JPS6134799A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （発明の技術分野） 本発明は、半導体集積回路装置に関し、特に不良回路部
分を冗長回路部分と置き換えて使用するために不良回路
部分のアドレス情報等を記憶するメモリ回路を有し、か
つ該メモリ回路の書き込み状態を迅速適確に検出できる
ようにした半導体集積回路装置に関する。

（技術の背景） 例えば半導体記憶装置等の集積回路装置においては、通
常使用される数のメモリセルの他に余分のメモリセルが
冗長ビットとして設けられており、ウェハ一段階等にお
ける動作テストによって不良メモリセルが検出された場
合には、この不良メモリセルを冗長ビットのメモリセル
と置き換えることによシ、するいは不良メモリセルを含
むビット線を冗長メモリセルを含む冗長ビット線と置き
換えることにより、製造歩留シの改善が図られる。

このような冗長ビットを備えた半導体記憶装置にオイテ
ハ、不良メモリセルのアドレスを記憶するためのリード
オンリメモリ（ＲＯＭ）を備えておシ、入力アドレス信
号がこのＲＯＭに記憶された不良メモリセルのアドレス
と一致する場合には該不良メモリセルに代えて冗長メモ
リセルがアクセスされるように回路の切シ換えが行なわ
れる。したがって、このようなＲＯＭにおいては適確に
書き込みおよび読み出し動作が行なわれる必要があると
共に、書き込み状態を迅速かつ適確に検出できることが
必要とされる。

（従来技術と問題点） 第１図は、従来形の半導体記憶装置に用いられている一
致検出回路を示す。同図の一致検出回路は半導体記憶装
置に人力されるアドレス信号が不良ビットを指示してい
るか否かを判定するものであシ、入力アドレス信号のビ
ット数に対応する数の一致回路ＣＭＰ　６　ａ　ＣＭＰ
ｔ　＊　”’　ｒ　ＣＭＰｎと為デプレッション形の負
荷トランジスタＱ１を具備する。

第１図のアドレス判定回路においては、各々の一致回路
Ｏ伊６　ｅ　ＣＭＰｌ＊・・・、ＣＭＰｎにそれぞれ非
反転および反転アドレス信号Ａ６　ｒ　ＡＯｒ　Ａｌ　
　ｌＡＩ＋・・・ｌ　Ａｎｌ　Ｋ、が入力される。そし
て、各々の一致回路において入力アドレス信号と各−数
回路内部のＲＯＭに記憶されたアドレス信号とが比較さ
れ、両者が一致した場合には制御線Ｎ１に接続された出
力端子と電源７０間が高インピーダンス、一致しない場
合には低インピーダンス状態となる。したがって、すべ
ての−数回路ＣＢ’ｌＰＯｅ　ＣＮＩＰＩ　＊・・・。

ＣＭＰｎにおいて一致状態となった場合には制御線Ｎ！
の電位が高レベルとなシ、少なくとも１つの一致回路に
おいて不一致状態となると該制御線Ｎ、が低レベルにな
る。すなわち、各−数回路ＣＭＰｏ　＋　ＣＭＰＩ　＋
　・・・、　ＣＭＰｎにそれぞれ内蔵されたＲＯＭによ
シネ良メモリセル等のアドレスを記憶しておき、このア
ドレスが入力アドレスと一致した場合に制御線Ｎ、の電
位が高レベルとなるから、制御線Ｎ１が高レベルの場合
にのみ不良メモリセルに代えて冗長メモリセルがアクセ
スされるように回路動作を行なわしめることによｐ不良
メモリセルと冗長メモリセルとの自動切シ換えを行なう
ことができる。

８２図は、第１図の回路に用いられている各々の一致回
路の構成を示す、第２図の回路において、電源ｖｃｃと
ｖＩＩｓ間に直列接続されたヒーーズＦ１およびトラン
ジスタＱ３はいわゆるヒユーズ溶断型のＲＯＭを構成す
るものであシ、このＲＯＭによって不良メモリセルのア
ドレス情報のうちの１ビットｔ−記憶する。トランジス
タＱ３およびＱ４はインバータ回路を構成するものでア
シ、トランジスＩＱｓ　　ＩＱＩＩ　　ＩＱ？　　＋Ｑ
ｓは比較回路を構成する。

トランジスタＱｓ　　、ＱｓおよびトランジスタＱｙ＋
Ｑ８はそれぞれ制御線Ｎ１　と電源線ｖｌＩｓとの間に
直列接続され、トランジスタＱ５のペースはインバータ
回路の出力ノードＮ２に接続され、トランジスタＱ７の
ダートはヒユーズ溶断型ＲＯＭの出力ノードＮ３に接続
されている。また、トランジスタＱ６およびＱｓのｆ−
）にはそれぞれ例えば１ピ、トの非反転アドレス信号Ａ
ｉ　および反転アドレス信号Ａｉが印加されている（　
１＝０　、１．２゜・・・ｏｎ）。

第２図の回路において、例えばヒユーズＦ１が溶断され
ている場合にはＲＯＭの出力ノードＮ３が低レベル、イ
ンバータ回路の出力ノードＮ２が高レベルとなる。した
がって、トランジスタＱ７がカットオフしトランジスタ
Ｑｓがオン状態となる。

このときもし、アドレス信号Ａ４が０”すなわチ低レベ
ルであればトランジスタＱ６がカットオフし、トランジ
スタＱ７　もカットオフしているから制御線Ｎ、の電位
が高レベルとなる。もし、アドレス信号桐が″１”すな
わち高レベルであればトランジスタＱ６がオン状態とな
るから制御線Ｎｌの電位が低レベルに引き下げられる。

これに対して、もしヒユーズＦ１が溶断されておらなけ
ればノードＮ３の電位が高レベル、かつノードＮ！の電
位が低レベルとなシ、トランジスタＱ７がオン状態かつ
トランジスタＱＩＩがオフ状態となる。したがって、ア
ドレス信号Ａ１が“０＃すなわち低レベルの場合に反転
アドレス信号ＡＩが高レベルとなシトランジスタＱ７お
よびＱｓによって制御線Ｎ１の電位が低レベルに引き下
げられると共に、アドレス信号Ａ１が″１”の場合には
制御線Ｎｌが高レベルとなる。すなわち、第２図の回路
においては、ヒユーズ溶断形ＲＯＭはヒユーズＦＢが溶
断することによってアドレスデータ″″０＃を記憶し、
ヒーーズＦ１が溶断しない状態によってデータ″″１″
を記憶し、これらの記憶データと入力アドレス信号Ａ１
とが一致した場合に制御線Ｎ。

が高レベルとなる・ 第３図は、従来形の半導体記憶装置に用いられている１
ピット分のＲＯＭおよび比較回路の他の回路例を示す。

第３図の回路においては、１点鎖線で囲まれたＲＯＭ部
の構成が第２図のものと異なっている。すなわち、第３
図のＲＯＭ部はヒユー゛ズＦ２とデプレッション形トラ
ンジスタＱ、の直列回路と、ヒユーズＦ３とデプレッシ
ョン形トランジスタＱ１ｏの直列回路と、デプレッショ
ン形トランジスタＱＩＩ、エンハンスメント形トランジ
スタＱ＋ｔおよびＱ１３の直列回路で構成されるナンド
ｆ−）回路を具備する。

第３図の回路においては、ヒユーズＦ２およびＦｌの内
少なくとも１個が溶断されておれば、トランジスタＱ１
１およびＱｔｓの内のいずれかがカットオフ状態となｆ
ｉ　ＲＯＭの出力ノードＮ３が高レベルとなる。また、
ヒユーズＦ、およびＦ３が共に溶断されていない場合に
はトランジスタＱｓｚおよびＱｌｓが共にオン状態とな
るからノードＮ３の電位が低レベルとなる。したがって
、１ｇ３図の回路においては、１個のヒユーズを用いる
第２図の回路に比べてＲＯＭ部の記憶データの信頼性を
より高くすることができる。その他の部分の動作は第２
図の回路の場合と同じである。

ところで、上述の従来形の一致検出回路においては、ア
ドレス信号の各ビットに対応せ　ＲＯＭ部の書き込み状
態を試験する場合には、入力アドレス信号へ〇　＋　Ａ
Ｉ　＋　”’　ｒ　ＡＨを順次０　、０　、　・、　０
から１．１．・・・、１まで変化させ制御線Ｎ１の状態
が高レベルになる場合のアドレス信号の値を調べればよ
い。すなわち、制御線Ｎ１が高レベルになる場合のアド
レス信号ＡＱ　＃　Ａｌ　　ｐ・・・、Ａｎの値は不良
回路部分のアドレスを示すことになる。このようにして
、ヒユーズ溶断形ＲＯＭの書き込み状態を知ることがで
きる。

しかしながら、上述の従来形においては、ＲＯＭの書き
込み状態を試験するために２ｎ＋１　回のテストサイク
ルが必要となり試験時間が非常に長くなるという不都合
があった。また、各ビットごとに複数本のヒユーズを用
いたＲＯＭの場合には該ＲＯＭの出力状態は検出できる
が、該ＲＯＭ内の複数本のヒユーズの内各々のヒユーズ
の溶断状態がどのようになっているかを知ることは不可
能であった。

すなわち、例えば第３図のＲＯＭ部においてはノードＮ
３の電位が高レベルである場合にはヒユーズＦ２および
Ｆ３が共に溶断されているのか、あるいはヒユーズＦ２
またはＦ３のうちの一方のみが溶断されているのかを知
ることは不可能であった・（発明の目的） 本発明の目的は、前述の従来形における問題点に鑑み、
不良メモリセル等の不良回路部分のアドレス情報を記憶
する複数ビットのメモリセルを有する半導体記憶装置に
おいて、該メモリモルに対応する特定のアドレス信号を
与えることによシ該メモリセルの書き込み状態を示す情
報を出力させるという構想に基づき、不良回路部分を示
すメモリセルの書き込み状態を迅速かつ的確に出力でき
るようにすると共に、該メモリセルが複数のヒユーズ等
を用いて構成されている場合にも各々のと−−ズの溶断
状態等を検出できるようにすることにある。

（発明の構成） そしてこの目的は、本発明によれば、不良回路部分がア
クセスされたとき該不良回路部分に代えて冗長回路部分
がアクセスされるようにするために該不良回路部分のア
ドレス情報を記憶する複数ビットのメモリセル、および
、該メモリセルのうちの任意の１つの書込状態を示す信
号を、該１つのメモリセルに対応する特定のアドレス信
号を与えることにより、複数のメモリセルに共通に設け
られた端子に出力する状態検出回路を具備する半導体集
積回路装置を提供することによって達成される。

以下余白 （発明の実施例） 以下、図面によシ本発明の詳細な説明する。

第４図は、本発明の１実施例に係わる半導体記憶装置に
用いられている一致検出回路の概略の構成を示す。同図
の回路は、各々１ビ、部分のＲＯＭを含む一致回路ＣＭ
Ｐ’６　ｇ　ＣＭＰ’ｌ　−＊　ＣＭＰ’と、デシレッ
ジ、／形の負荷トランジスタＱｌおよびＱ２１とを具備
する。各一致回路ＣＭＰ’ｏ　、　ＣＭＰ’ｌ・・・。

ＣＭＰ’。はそれぞれ非反転および反転アドレス信号Ａ
ｏ　　＋　ＡＯ、Ａｌ　ｌ　Ａ１　　ｇ”’ｔＡ１＋Ａ
Ｈが印加される入力端子、それぞれ制御線Ｎ１および検
出線１’Ｊｚｔに接続される２つの出力を有する。

第４図の回路においては、通常の使用状態では入力アド
レス信号と各一致回路ＣＭＰ’６　ＨＣＭＰ’１　＋・
・・、　ＣＭＰ’、内のＲＯＭに記憶されているアドレ
スデータとが一致しない場合には制御線Ｎｌが低しペ゛
ルとなるが両者のアドレスデータが一致した場合には制
御線Ｎｌが高レベルとなシネ良回路部分と冗長回路部分
との切シ換え動作が行なわれる。また、各一致回路ＣＭ
Ｐ’。、　ＣＰＩ！Ｐ’、　、−、ＣＭＰ’ｎ内のＲＯ
Ｍの記憶データを検出する場合には状態検出されるべき
ＲＯＭが含まれた一致回路の入力アドレス信号のみを例
えば高レベルにし他のすべての比較回路に入力されるア
ドレス信号を例えば低レベルとすることによシ、目的の
ＲＯＭの記憶データが検出線Ｎ２１に出力される。した
がって、第４図の回路においては、すべてのＲＯＭの状
態を検出するに要するテストサイクル数はｎ　＋　１回
となフ極めて短時間でＲＯＭ内容を検出することができ
る。

第５図は、第４図の回路に用いられている１ビツト分の
一致回路の構成を示す。同図の回路は、第２図の一致回
路にさらにトランジスタＱ２２および（ｈｓを有する回
路が追加されたものである。トランジスタＱ１！および
Ｑｚｓは新たに設けられた検出線Ｎ■と電源ｖｓｓ間に
直列に接続され、トランジスタＱ！意のダートはＲＯＭ
の出力ノードＮ３に接続され、トランジスタＱｍｓのダ
ートには入力アドレス信号Ａｌ　　が印加されている。

その他の部分は第２図の回路と同じであシ同−参照符号
で示されている。

第５図の回路において、半導体記憶装置の通常動作時に
おける比較動作は第２図の回路と同じであシ入カアドレ
ス信号Ａｉおよび石とＲＯＭの出力Ｎ３およびＮ、の状
態が一致した場合に制御線Ｎ！と電源Ｖ　間が訓放状態
となシネ一致の場合に短！ＩＩＩ 終状態となる。そして、ＲＯＭの記憶状態すなわちヒユ
ーズＦ１の溶断状態を検知する場合には、アドレス信号
Ａ４を高レベルにする。これによりトランジスタＱｚｓ
はオンとなシヒューズＦ１の溶断状態が検出線Ｎ２１に
出力される。すなわち、この場合、ヒユーズＦ１が溶断
されている場合にはノードＮ３が低レベルとなりトラン
ジスタＱ２！が力。

トオフするから検出線Ｎ２１と電源７８８間が開放状態
となる。したがって、検出線Ｎ２１と電源Ｖｃｅ間に接
続されたデプレッション形負荷トラ／−／スタ（ｈｔの
働きによシ検出線Ｎ２１が高レベルとなってヒユーズＦ
、が溶断されていることが検出されるＯ但し、この場合
、１ビツトのアドレス信号のみが高レベルとされ、他の
ビットのアドレス信号はすべて低レベルとされることが
必要である。また、ヒユーズＦｌが溶断されていない場
合にはノードＮ３が高レベルとなシトラ／ノスタＱ２２
がオンとなるから検出ａＮ雪１の電位が低レベルとなる
。

第６図は、各ＲＯＭが２本のヒユーズを用いている場合
における一致回路の構成を示す。同図の一致回路は第３
図の回路にさらにトランジスタＱ２４゜Ｑｚｓ　＋・・
・、０，８からなる回路を追加したものである。トラン
ジスタＱｚ４のンースと電源”ｓｓ間にそれぞれトラン
ジスタＱｚｓ　＋　Ｑｚａの直列回路およびトランジス
タＱｔｔ　＋　（ｈｓの直列回路が接続されている。ま
た、トランジスタＱ２４のドレイ／は検出線？’ｈｔに
接続されている。トランジスタＱｚｓおよび（ｈ７のダ
ートはそれぞれノードＮ４およびＮ。

に接続され、各ヒユーズＦ３およびＦ、の状態に応じた
信号が印加される。また、トランジスタ（ｈｓおよびＱ
ｔｓのダートにはそれぞれヒユーズＦ２ま念はＦ３を選
択するための非反転選択信号Ａｎ＋１および反転選択信
号時が印加されている。さらに、トランジスタＱ２４の
ダートには非反転アドレス信号Ａ１が印加されている。

第６図の回路において、各ヒユーズＦ、およびＦ８の状
態を検出するためには、アドレス信号Ａ１を高レベルに
するとともに非反転アドレス信号Ａｎ＋、およびＡｎ＋
１　　を順次高レベルとする。アドレス信号Ａ「および
Ａｎ−Ｎがともに高レベルになるとトランジスタｑｚ４
およびＱ２６がオン状態となる。

この状態でノードＮ４の電位に応じてトランジスタＱｘ
Ｂがオンオフすると検出線Ｎ２１の電位が低レベルまた
は高レベルとなる。したがって、ヒユーズＦ、が溶断さ
れておれはノードＮ４が低レベル、トランジスタＱ２１
が力、トオ７状態となシ検出線’Ｎｇｘが高レベルとな
る。逆にヒーーズＦ、が溶断されておらなければノード
Ｎ４が高レベル、トランジスタ（ｈｓがオンとなシ検出
線Ｎ２１が高レベルとなる。したがって、アドレス信号
Ａ１およびＡｎ＋。

をともに高レベルとすることＫよシヒューズＦ３の状態
を検出することが可能になる。同様にしてアドレス信号
Ａｔを高レベルとし、アドレス信号Ａｎ＋１を低レベル
したがって反転アドレス信号時を高レベルにすることに
よシヒーーズＦｓの状態を検出線Ｎ２１に出力すること
ができる。すなわち、第６図の各回路を用いることＫよ
シ、２個のヒユーズの各々の状態を別個に検出すること
が可能になる。

第６図の実施例は、特に半導体記憶装置におけるメモリ
セルマトリックスが行又は列方向に分割されて互いに相
似の複数ブロックを有する構成となっていて、冗長回路
への切シ換え制御も各プロ、りに対し並列的に同時に行
なわれるような構成である場合に有用である。何故なら
、その場合冗長アドレス信号のビット数は通常動作のア
ドレス信号のビット数よりもセルマトリックスの分割プ
ロ、り数に対応するピット数分だけ少なく、その余剰ビ
ットを第６図回路のＡｎ＋１及び礼讃に割シ当てると、
アドレス信号入力端子を増設する必要が生じないからで
ある。例えば、通常動作のアドレス信号Ａ、−Ａ、の９
ピツトに対応した５１２本の行線が４ｆ口、りに分割さ
れ、１２８本の行線からなる各ブロックが並列的に動作
される構成の記憶装置において、冗長回路部分（冗長行
）も各ブロック毎に設けられておシ、共通の単一の冗長
切シ換え制御回路によって、どのブロックに不良回路部
分が含まれているかは問わすに１各ブロツクに対し並列
的に切り換え制御を施すものとすると、冗長切シ換えに
必要なアドレス信号は例えばＡ、−Ａ、の７ビツトであ
シ、第６図のヒユーズ対を含む回路も７つ必要である。

そして第６図でのＡｎ＋、は通常のアドレス信号Ａ７又
はＡ＠に対応付ければ、これらは全てアドレス信号入力
端子から与えられるものである。

第７図は、本発明のさらに他の実施例に係わる半導体記
憶装置の一致検出回路に用いられている比較回路の構成
を示す。同図の比較回路は第３図の回路にさらにトラン
ジスタＱ！９　ｅ　Ｑｓｏ　＋　Ｑｓｔ　ｒＱｓ２から
なる回路を追加したものである。また、検出線Ｎ１１１
およびＮＳ１が新たに追加され、検出線Ｎ２□と電源Ｖ
。間にはトランジスタＱ２９およびＱｓｏが直列接続さ
れ、検出線Ｎｌｌと電源Ｖ　間に■ 社トランジスタＱｓｌおよびＱ１０が直列接５続されて
いる。トランジスタ（ｈｅおよびＱ３１のダートはそれ
ぞれＲＯＭ内のノードＮ４およびＮｌｉに接続されてい
る。また、トランジスタＱｓｏおよびＱｓｚのダートに
はともに例えばアドレス信号Ａｉが印加されている。

第７図の回路において各ヒユーズＦ、およびＦ３の状態
を検出するためにはアト１／ス信号Ａ１を高レベルにし
てトランジスタＱＩＧおよびＱｓｚをともにオン状態と
すればよい。この状態で、ヒユーズＦ２が溶断されてお
ればノードＮ４が低レベルとなシトランジスタＱ■が力
、トオフされ、図示しない負荷トランジスタの働きによ
シ検出線Ｎ２１が高レベルになる。これに対して、ヒユ
ーズＦ、が溶断されておらなければノードＮ４が高レベ
ルとなシトランジスタＱ２９がオンとなシ検出線Ｎ２１
が低レベルとなる。同様にしてヒユーズＦ、が溶断され
ておればトランジスタＱａ１がオフとなシ図示しない負
荷トランジスタによって検出線Ｎｓｔは高レベルに引き
上げられる。逆に、ヒユーズＦ３が溶断されておらなけ
れば、トランジスタＱｓｔがオ／とな力検出！Ｎｓｔが
低レベルとなる。すなわち、第７図の回路においては、
アドレス信号Ａ１を高レベルとすることによル各ヒユー
ズＦ２およびＦ３の状態がそれぞれ検出線？’ｈｔおよ
びＮ３１に出力される。

上述の各実施例においては、アドレス信号の各ビットに
対応するＲＯＭの状態を検出するため各ビットのアドレ
ス信号を１ビツトずっＩ［次高レベルにする場合につき
説明した。しかしながら、例えば第５図の回路において
トランジスタＱｘｓのｙ−トに印加する信号を非反転ア
ドレス信号Ａ１ではなく反転アドレス信号Ａｉとした場
合にはアドレス信号Ａｌを低レベルにすることによって
ヒユーズの溶断状態を検出することができる。そして、
各ビットの一致回路のトランジスタＱｇｓのダートに印
加されるアドレス信号を各ビットごとに非反転または反
転アドレス信号とすることにょシＲＯＭの書き込み状態
検出用のアドレス信号の・臂ターンを任意のものに設定
することができる。例えば、アドレス信号が８ビツト（
Ａ６　　ｅ　Ａｔ　　ｖ・・・、Ａ７　）の場合に表１
に示すようにトランジスタＱ！３のｒ−）にそれぞれア
ドレス信号ＡＯ＊　Ａｌ　　ｔ　Ａ、　　ｔ　Ａ３＋Ａ
４　　＋　ＡＳ　　ｅ　ＡＳ　　ｙ　Ａ７が入力されて
いるものとする。この時、いずれのピットのＲＯＭも読
み出しが行なわれない場合、すなわち、全非選択の場合
には８ビ、トのアドレス信号ＡＯｅ　Ａｌ　　ｅ・・・
＋Ａ７のアドレス？ヤターンとして００１１１０００と
なる。そして、１つのビットのＲＯＭの状態検出を行な
う場合にはそのビットのアドレス信号のみを反転すれば
よい。例えば、アドレスビｙｌ’ｊ’ｋｏに対応するＲ
ＯＭの状態を検出する場合にはアドレス・やターンは１
０１１１０００となる。

第１表 第８図は本発明のさらに他の実施例の一致回路の構成を
示す。同図の一致回路は、第５図実施例回路の一点鎖線
枠で囲んだ状態検出回路をトランジスタＱｓｓ　ｌ　Ｑ
３４　＋・・・、Ｑ３６から成る回路に変えたものであ
る。トランジスタＱｓｓはそのダートにヒユーズＦ１の
切断有無に応じた信号を受け、トランジスタＱ３４．・
・・＃ＱＳ８は各々アドレス信号の対応ピットの非反転
又は反転信号Ａ、又は活　。

・・・ｌＡｋ又はＡｋのいずれか一方をそれぞれダート
に受ける。したがって、トランジスタＱ３４．・・・。

Ｑ１０からなる比較回路はアドレス信号ＡＯ＋・・・。

Ａｋが、各ダートに入力される非反転又は反転信号の組
合せに対応した特定の値となったときに全て導通し、ト
ランジスタＱｓａの導通又は非導通、したがってヒユー
ズＦ１の断又は続、に対応し九出力信号をノードＮ２１
に生じる。この状態検出回路は冗長アドレス一致回路と
は独立して、特定ヒユーズを選択するための選択回路を
構成するトランジスタＱ３４．・・・ｅＱｓ＠を備えて
いるので、更に多数本のヒユーズの状態検出を行なうこ
とができる。

つま夛、第８図の例の如く、八〇　（Ａｏ　　）ｅ・・
・。

Ａｋ（Ａｋ）のに＋１ビ、トのアドレス信号を用いてに
＋１個のトランジスタＱ３４．・・・、Ｑ３．で選択回
路を構成すれば、２に＋１種の選択回路を構成できるか
ら、２に＋１個のヒユーズの状態検出を独立して行なえ
る。

第９図は本発明のさらに他の実施例であシ、上記第８図
実施例の選択回路の技法を第６図のヒユーズ対を用いた
回路に適用したものである。その機能、動作は第６図及
び第８図についての説明から明らかなので、詳細説明は
省略する。

（発明の効果） 以上のように、本発明によれば、不良回路部分のアドレ
ス情報等を記憶するメモリセルの書き込み状態を極めて
迅速かつ適確に検出できるとともに１各メモリセルが複
数のヒユーズ等を用いて構成されている場合にも個々の
ヒーーズの溶断状態を検出することが可能になる。

【図面の簡単な説明】

第１図は従来形の半導体記憶装置に用いられている−数
構出回路を示すブロック回路図、第２図は第１図の回路
に用いられている一致回路の構成を示す電気回路図、第
３図は第１図の回路に用いられる一致回路の他の例を示
す電気回路図、第４図は本発明の１実施例に係わる半導
体集積回路装置に用いられる一致検出回路の構成を示す
ブロック回路図、第５図および第６図は第４図の回路に
用いられる一致回路の詳細な構成を示す電気回路図、そ
して第７．第８および第９図はそれぞれ本発明のさら釦
他の実施例に係わる半導体集積回路装置に用いられる一
致回路の構成を示す電気回路図である。 ＣＭＰ６　＋　ＣＭＰＩ＋　”’　、　ＣＭＰ　＋　Ｃ
ＭＰ’６　、　ＣＭＰ’１　＋　”’＋ＣＭＰ’・・・
一致回路、Ｑｔ　ｔ　Ｑｚ　ｒ・・・ｅ　Ｑｔｓ　ｒ　
Ｑ２１　ｒＱ、２．・・・、Ｑ３２・・・トランジスタ
、Ｆｌ　　＊　ｐ、　＃　Ｆ＊・・・ヒユーズ。

Claims (1)

【特許請求の範囲】
1. 　不良回路部分がアクセスされたとき該不良回路部分に
   代えて冗長回路部分がアクセスされるようにするために
   該不良回路部分のアドレス情報を記憶する複数ビットの
   メモリセル、および、該メモリセルのうちの任意の１つ
   の書込状態を示す信号を、該１つのメモリセルに対応す
   る特定のアドレス信号を与えることにより、複数のメモ
   リセルに共通に設けられた端子に出力する状態検出回路
   を具備する半導体集積回路装置。