JP2658267B2 - 半導体メモリの冗長回路 - Google Patents
半導体メモリの冗長回路Info
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- JP2658267B2 JP2658267B2 JP63241922A JP24192288A JP2658267B2 JP 2658267 B2 JP2658267 B2 JP 2658267B2 JP 63241922 A JP63241922 A JP 63241922A JP 24192288 A JP24192288 A JP 24192288A JP 2658267 B2 JP2658267 B2 JP 2658267B2
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- JP
- Japan
- Prior art keywords
- input
- redundant
- circuit
- memory cell
- data buffer
- Prior art date
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- Expired - Lifetime
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は半導体メモリに関し、特にシリアルアクセス
が可能なメモリの冗長機能に関する。
が可能なメモリの冗長機能に関する。
［従来の技術］ 従来、この種の冗長回路は第３図に示すようにメモリ
セルアレイ２の端に位置する冗長メモリセルアレイ３と
冗長シリアルデータバッファ４と欠陥のあるメモリセル
と冗長メモリセルアレイ３を切り換える冗長メモリ制御
回路６とから構成される。シリアルアクセスメモリは一
般にデータを出力する場合はロウアドレスデコーダ１に
より選択されたメモリセルアレイ２のデータをシリアル
データバッファ４に蓄積し、シリアルアドレスデコーダ
５により選択されたシリアルデータバッファ４のデータ
をシリアルアクセス入出力回路７に伝達し、シリアルア
クセス入出力端子８にデータを出力する。同様に入力の
場合は上記の手順を逆に行うことによってなされる。製
造工程においてメモリセルアレイ２の一部に欠陥があっ
た場合欠陥のあるメモリのアドレスが選択されることを
冗長メモリ制御回路６が検出し冗長メモリセルアレイ３
に選択が切り換えられる。第４図に冗長メモリ制御回路
６と冗長メモリセルアレイ３の構成を示す。まず欠陥の
ないメモリセルが選択される場合を説明する。一般にシ
リアルアドレス発生回路はＤ型フリップフロップ（Ｄ−
F/F）をカスケード接続したＮ出力のシフトレジスタ15
により構成される。シフトレジスタ15により選択された
節点N1が低レベルから高レベルとなり、ＮチャンネルMO
Sトランジスタ（以下、MOSTr）Q1,2が導通し、シリアル
データバッファBF1,2の内容が入出力信号I/O1,2に伝達
される。シリアルアドレスを１つ進めるためにはシリア
ルアドレスカウントアップ信号φをクロッキングするこ
とによりシフトレジスタ15をシフトアップし、節点N1が
低レベルになり節点N2が低レベルから高レベルになり、
ＮチャンネルMOSTrQ3,Q4が導通し、シリアルデータバッ
ファBF1,2の内容が入出力信号線I/O1,2に伝達される。
これら一連の動作によりシリアルデータが逐次読み出さ
れる。書き込む場合は入出力信号線I/O1,2を高レベルも
しくは低レベルに駆動することによりデータがＮチャン
ネルMOSTrQ1〜４を介してシリアルデータバッファBF1〜
４に書き込まれる。
セルアレイ２の端に位置する冗長メモリセルアレイ３と
冗長シリアルデータバッファ４と欠陥のあるメモリセル
と冗長メモリセルアレイ３を切り換える冗長メモリ制御
回路６とから構成される。シリアルアクセスメモリは一
般にデータを出力する場合はロウアドレスデコーダ１に
より選択されたメモリセルアレイ２のデータをシリアル
データバッファ４に蓄積し、シリアルアドレスデコーダ
５により選択されたシリアルデータバッファ４のデータ
をシリアルアクセス入出力回路７に伝達し、シリアルア
クセス入出力端子８にデータを出力する。同様に入力の
場合は上記の手順を逆に行うことによってなされる。製
造工程においてメモリセルアレイ２の一部に欠陥があっ
た場合欠陥のあるメモリのアドレスが選択されることを
冗長メモリ制御回路６が検出し冗長メモリセルアレイ３
に選択が切り換えられる。第４図に冗長メモリ制御回路
６と冗長メモリセルアレイ３の構成を示す。まず欠陥の
ないメモリセルが選択される場合を説明する。一般にシ
リアルアドレス発生回路はＤ型フリップフロップ（Ｄ−
F/F）をカスケード接続したＮ出力のシフトレジスタ15
により構成される。シフトレジスタ15により選択された
節点N1が低レベルから高レベルとなり、ＮチャンネルMO
Sトランジスタ（以下、MOSTr）Q1,2が導通し、シリアル
データバッファBF1,2の内容が入出力信号I/O1,2に伝達
される。シリアルアドレスを１つ進めるためにはシリア
ルアドレスカウントアップ信号φをクロッキングするこ
とによりシフトレジスタ15をシフトアップし、節点N1が
低レベルになり節点N2が低レベルから高レベルになり、
ＮチャンネルMOSTrQ3,Q4が導通し、シリアルデータバッ
ファBF1,2の内容が入出力信号線I/O1,2に伝達される。
これら一連の動作によりシリアルデータが逐次読み出さ
れる。書き込む場合は入出力信号線I/O1,2を高レベルも
しくは低レベルに駆動することによりデータがＮチャン
ネルMOSTrQ1〜４を介してシリアルデータバッファBF1〜
４に書き込まれる。
次に欠陥のあるメモリセルが選択される場合を説明す
る。シリアルアドレスカウンタ９はシリアルアドレスカ
ウントアップ信号φのクロッキング回数をカウントす
る。冗長アドレスＡ記憶ROM10もしくは冗長アドレスＢ
記憶ROM11に記憶された欠陥メモリセルアドレスと、シ
リアルアドレスカウンタ９により、カウントされた回
数、つまり現在選択されているシリアルアドレスをアド
レス比較器12,13により比較し、双方のアドレスが一致
したときに信号線R1もしくはR2が低レベルから高レベル
となる。信号線R1が高レベルになるとＮチャンネルMOST
rQ5,6が導通し、冗長メモリ入出力信号線RI/O1,2と冗長
シリアルデータバッファRBF1,2が接続される。同様に信
号線R2が高レベルになるとＮチャンネルMOSTrQ7,8が導
通し、冗長メモリ入出力信号線RI/O3,4と冗長シリアル
データバッファRBF3,4が接続される。つまり欠陥のある
メモリセルのデータバッファと冗長メモリセルのデータ
バッファがそれぞれ別の入出力信号I/O1,2と冗長入出力
信号線RI/O1〜４に接続されることになるが、入出力信
号線セレクタ14により信号線R1が高レベルの時は冗長入
出力信号線RI/O1,2が、信号線R2が高レベルの時は冗長
入出力信号線RI/O3,4がシリアルアクセス入出力回路７
に接続される。また欠陥のないメモリセルが選択された
場合は信号線R1,R2が共に低レベルであり入出力信号線I
/O1,2がシリアルアクセス入出力回路７に接続される。
これら一連の動作により欠陥のあるメモリセルが選択さ
れた場合は冗長メモリセルに置換される。
る。シリアルアドレスカウンタ９はシリアルアドレスカ
ウントアップ信号φのクロッキング回数をカウントす
る。冗長アドレスＡ記憶ROM10もしくは冗長アドレスＢ
記憶ROM11に記憶された欠陥メモリセルアドレスと、シ
リアルアドレスカウンタ９により、カウントされた回
数、つまり現在選択されているシリアルアドレスをアド
レス比較器12,13により比較し、双方のアドレスが一致
したときに信号線R1もしくはR2が低レベルから高レベル
となる。信号線R1が高レベルになるとＮチャンネルMOST
rQ5,6が導通し、冗長メモリ入出力信号線RI/O1,2と冗長
シリアルデータバッファRBF1,2が接続される。同様に信
号線R2が高レベルになるとＮチャンネルMOSTrQ7,8が導
通し、冗長メモリ入出力信号線RI/O3,4と冗長シリアル
データバッファRBF3,4が接続される。つまり欠陥のある
メモリセルのデータバッファと冗長メモリセルのデータ
バッファがそれぞれ別の入出力信号I/O1,2と冗長入出力
信号線RI/O1〜４に接続されることになるが、入出力信
号線セレクタ14により信号線R1が高レベルの時は冗長入
出力信号線RI/O1,2が、信号線R2が高レベルの時は冗長
入出力信号線RI/O3,4がシリアルアクセス入出力回路７
に接続される。また欠陥のないメモリセルが選択された
場合は信号線R1,R2が共に低レベルであり入出力信号線I
/O1,2がシリアルアクセス入出力回路７に接続される。
これら一連の動作により欠陥のあるメモリセルが選択さ
れた場合は冗長メモリセルに置換される。
［発明が解決しようとする問題点］ 上述した従来の冗長回路は半導体メモリの高集積化に
より増加すると予想される冗長メモリに比例して冗長メ
モリ入出力信号線も増加するため、半導体メモリのチッ
プ面積が増大し、また入出力信号線切換回路も複雑にな
るという欠点がある。
より増加すると予想される冗長メモリに比例して冗長メ
モリ入出力信号線も増加するため、半導体メモリのチッ
プ面積が増大し、また入出力信号線切換回路も複雑にな
るという欠点がある。
［発明の従来技術に対する相違点］ 上述した従来の冗長回路に対し、本発明はシリアルデ
ータバッファBF1〜４と冗長シリアルデータバッファRBF
1〜４で入出力信号線I/O1,2を共用し、シフトレジスタ
９とシリアルデータバッファBF1〜４の間に欠陥メモリ
セルの選択時にデータバッファBF1〜４と入出力信号線I
/O1,2との接続を無効にする回路を有し、入出力信号線
切換回路を不要にしたという相違点を有する。
ータバッファBF1〜４と冗長シリアルデータバッファRBF
1〜４で入出力信号線I/O1,2を共用し、シフトレジスタ
９とシリアルデータバッファBF1〜４の間に欠陥メモリ
セルの選択時にデータバッファBF1〜４と入出力信号線I
/O1,2との接続を無効にする回路を有し、入出力信号線
切換回路を不要にしたという相違点を有する。
［問題点を解決するための手段］ 本発明の半導体メモリの冗長回路はシリアルアクセス
が可能な半導体メモリの冗長回路においてメモリセルア
レイに接続されたデータバッファと、シリアルアクセス
入出力回路もしくはデータアンプを結ぶ入出力バス線を
前期データバッファと冗長データバッファで共用し、欠
陥メモリセルのアドレスが選択された場合には該当する
前期データバッファと、前記入出力バス線の接続を無効
にする回路と、欠陥メモリセルのアドレスの選択によ
り、前期冗長データバッファと前期入出力バス線を接続
する回路を有することを特徴とする。さらに前期データ
バッファと前記入出力バス線の接続を無効にする回路は
シリアスアドレス信号線各々にスイッチを設け信号線に
よりスイッチを制御する。また、前期データバッファと
前期入出力バス線の接続を無効にする回路は前期データ
バッファと前期入出力バス線との接続を直列に接続した
２つのトランジスタを介して行い、１方のトランジスタ
のゲートをシリアルアドレス信号線でもう１方のトラン
ジスタのゲートを信号線により制御することを特徴とす
る。
が可能な半導体メモリの冗長回路においてメモリセルア
レイに接続されたデータバッファと、シリアルアクセス
入出力回路もしくはデータアンプを結ぶ入出力バス線を
前期データバッファと冗長データバッファで共用し、欠
陥メモリセルのアドレスが選択された場合には該当する
前期データバッファと、前記入出力バス線の接続を無効
にする回路と、欠陥メモリセルのアドレスの選択によ
り、前期冗長データバッファと前期入出力バス線を接続
する回路を有することを特徴とする。さらに前期データ
バッファと前記入出力バス線の接続を無効にする回路は
シリアスアドレス信号線各々にスイッチを設け信号線に
よりスイッチを制御する。また、前期データバッファと
前期入出力バス線の接続を無効にする回路は前期データ
バッファと前期入出力バス線との接続を直列に接続した
２つのトランジスタを介して行い、１方のトランジスタ
のゲートをシリアルアドレス信号線でもう１方のトラン
ジスタのゲートを信号線により制御することを特徴とす
る。
［実施例］ 次に、本発明の実施例について図面を参照して説明す
る。
る。
第１図は本発明の第１実施例の回路図である。シフト
レジスタSR1,2と節点N1,2の間にＮチャンネルMOSTrQ9,1
0がトランスファ接続され、ゲートは共に信号線R3に接
続される。また節点N1,2と接地との間にＮチャンネルMO
STrQ11,12が接続されゲートは共に信号線R4に接続され
る。信号線R3は信号線R1とR2が入力となるノア（NOR）
ゲートG1の出力に接続され、信号線R4は信号線R3が入力
となるインバータG2の出力に接続される。シリアルデー
タバッファBF1〜４と冗長シリアルデータバッファRBF1
〜４はＮチャンネルMOSTrQ1〜８を介して入出力信号線I
/O1,2に接続される。
レジスタSR1,2と節点N1,2の間にＮチャンネルMOSTrQ9,1
0がトランスファ接続され、ゲートは共に信号線R3に接
続される。また節点N1,2と接地との間にＮチャンネルMO
STrQ11,12が接続されゲートは共に信号線R4に接続され
る。信号線R3は信号線R1とR2が入力となるノア（NOR）
ゲートG1の出力に接続され、信号線R4は信号線R3が入力
となるインバータG2の出力に接続される。シリアルデー
タバッファBF1〜４と冗長シリアルデータバッファRBF1
〜４はＮチャンネルMOSTrQ1〜８を介して入出力信号線I
/O1,2に接続される。
本実施例では、欠陥のないメモリセルを選択した場合
は従来例と同じ動作を行うが、欠陥のあるメモリセルを
選択した場合は従来例とは異なる。以下にその説明を行
う。欠陥のあるメモリセルが選択された場合、信号線R1
もしくはR2が高レベルとなりNORゲートG1により信号線R
3は低レベルとなり信号線R4はインバータG2により高レ
ベルとなり、節点N1,2は低レベルとなる。従ってシフト
レジスタ15により選択されたシリアルデータバッファは
入出力信号線I/O1,2には接続されない。そして信号線R1
が高レベルの場合には冗長シリアルデータバッファBF5,
6が、信号線R2が高いレベルの場合には冗長シリアルデ
ータバッファBF7,8がシリアルアクセス入出力回路７に
接続される。これら一連の動作により欠陥のあるメモリ
セルが冗長メモリに置換される。
は従来例と同じ動作を行うが、欠陥のあるメモリセルを
選択した場合は従来例とは異なる。以下にその説明を行
う。欠陥のあるメモリセルが選択された場合、信号線R1
もしくはR2が高レベルとなりNORゲートG1により信号線R
3は低レベルとなり信号線R4はインバータG2により高レ
ベルとなり、節点N1,2は低レベルとなる。従ってシフト
レジスタ15により選択されたシリアルデータバッファは
入出力信号線I/O1,2には接続されない。そして信号線R1
が高レベルの場合には冗長シリアルデータバッファBF5,
6が、信号線R2が高いレベルの場合には冗長シリアルデ
ータバッファBF7,8がシリアルアクセス入出力回路７に
接続される。これら一連の動作により欠陥のあるメモリ
セルが冗長メモリに置換される。
［発明の効果］ 以上説明したように本発明はシリアルデータバッファ
と冗長シリアルデータバッファを接続する入出力信号線
を同一にすることにより、冗長メモリセルが増加しても
入出力信号線は増加せず、半導体メモリのチップ面積の
増大は冗長メモリセル分だけですみ、また従来例で説明
した入出力信号線セレクタも不要になるという効果があ
る。
と冗長シリアルデータバッファを接続する入出力信号線
を同一にすることにより、冗長メモリセルが増加しても
入出力信号線は増加せず、半導体メモリのチップ面積の
増大は冗長メモリセル分だけですみ、また従来例で説明
した入出力信号線セレクタも不要になるという効果があ
る。
第２図は本発明の第２実施例の回路図である。第１実
施例とはＮチャンネルMOSTrQ9〜12で構成されたスイッ
チ回路をＮチャンネルMOSTrQ1〜４と直列に接続したＮ
チャンネルMOSTrQ13〜16で構成している点で異なる。Ｎ
チャンネルMOSTrQ13〜16を入れることにより信号線R3が
低レベルとなるだけで欠陥メモリセルと入出力信号線I/
O1,2が接続されなくなり、スイッチ回路に使用する信号
線が１本ですむという利点がある。
施例とはＮチャンネルMOSTrQ9〜12で構成されたスイッ
チ回路をＮチャンネルMOSTrQ1〜４と直列に接続したＮ
チャンネルMOSTrQ13〜16で構成している点で異なる。Ｎ
チャンネルMOSTrQ13〜16を入れることにより信号線R3が
低レベルとなるだけで欠陥メモリセルと入出力信号線I/
O1,2が接続されなくなり、スイッチ回路に使用する信号
線が１本ですむという利点がある。
第１図は本発明の第１実施例を示す回路図、第２図は本
発明の第２実施例を示す回路図、第３図は従来例のブロ
ック図、第４図は従来例の冗長メモリとその制御回路を
示す回路図である。 １……ロウアドレスデコーダ、 ２……メモリセルアレイ、 ３……冗長メモリセルアレイ、 ４……シリアルデータバッファ、 ５……シリアルアドレスデコーダ、 ６……冗長メモリ制御回路、 ７……シリアルアクセス入出力回路、 ８……シリアルアクセス入出力端子、 BF1〜４……シリアルデータバッファ、 RBF5〜８……冗長シリアルデータバッファ、 I/O1,2……入出力信号線、 RI/O1〜４……冗長入出力信号線、 φ……シリアルアドレスカウントアップ信号、 Q1〜16……ＮチャンネルMOSトランジスタ、 ９……シリアルアドレスカウンタ、 10……冗長アドレスＡ記憶ROM、 11……冗長アドレスＢ記憶ROM、 12,13……アドレス比較器、 14……入出力信号線セレクタ、 R1〜４……信号線、 N1,2……節点、 G1……ノアゲート、 G2……インバータ、 15……Ｎ出力シフトレジスタ。
発明の第２実施例を示す回路図、第３図は従来例のブロ
ック図、第４図は従来例の冗長メモリとその制御回路を
示す回路図である。 １……ロウアドレスデコーダ、 ２……メモリセルアレイ、 ３……冗長メモリセルアレイ、 ４……シリアルデータバッファ、 ５……シリアルアドレスデコーダ、 ６……冗長メモリ制御回路、 ７……シリアルアクセス入出力回路、 ８……シリアルアクセス入出力端子、 BF1〜４……シリアルデータバッファ、 RBF5〜８……冗長シリアルデータバッファ、 I/O1,2……入出力信号線、 RI/O1〜４……冗長入出力信号線、 φ……シリアルアドレスカウントアップ信号、 Q1〜16……ＮチャンネルMOSトランジスタ、 ９……シリアルアドレスカウンタ、 10……冗長アドレスＡ記憶ROM、 11……冗長アドレスＢ記憶ROM、 12,13……アドレス比較器、 14……入出力信号線セレクタ、 R1〜４……信号線、 N1,2……節点、 G1……ノアゲート、 G2……インバータ、 15……Ｎ出力シフトレジスタ。
Claims (1)
- 【請求項１】シリアルアクセスが可能な半導体メモリの
冗長回路において、メモリセルアレイに接続されたデー
タバッファと、シリアルアクセス入出力回路もしくはデ
ータアンプを結ぶ入出力バス線を前記データバッファと
冗長データバッファとで共用し、欠陥メモリセルのアド
レスが選択された場合には該当する前記データバッファ
と、前記入出力バス線の接続を無効にする回路と、欠陥
メモリセルのアドレスの選択により前記冗長データバッ
ファと前記入出力バス線とを接続する回路とを有するこ
とを特徴とするシリアルアクセスが可能な半導体メモリ
の冗長回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241922A JP2658267B2 (ja) | 1988-09-27 | 1988-09-27 | 半導体メモリの冗長回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63241922A JP2658267B2 (ja) | 1988-09-27 | 1988-09-27 | 半導体メモリの冗長回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0291899A JPH0291899A (ja) | 1990-03-30 |
| JP2658267B2 true JP2658267B2 (ja) | 1997-09-30 |
Family
ID=17081555
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63241922A Expired - Lifetime JP2658267B2 (ja) | 1988-09-27 | 1988-09-27 | 半導体メモリの冗長回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2658267B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140147677A (ko) * | 2013-06-20 | 2014-12-30 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR20150001612A (ko) * | 2013-06-20 | 2015-01-06 | 삼성전자주식회사 | 반도체 메모리 장치 |
-
1988
- 1988-09-27 JP JP63241922A patent/JP2658267B2/ja not_active Expired - Lifetime
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140147677A (ko) * | 2013-06-20 | 2014-12-30 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR20150001612A (ko) * | 2013-06-20 | 2015-01-06 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR102146071B1 (ko) | 2013-06-20 | 2020-08-21 | 삼성전자주식회사 | 반도체 메모리 장치 |
| KR102146080B1 (ko) | 2013-06-20 | 2020-08-21 | 삼성전자주식회사 | 반도체 메모리 장치 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0291899A (ja) | 1990-03-30 |
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