JP2530610B2 - 半導体記憶装置 - Google Patents

半導体記憶装置

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JP2530610B2
JP2530610B2 JP61042586A JP4258686A JP2530610B2 JP 2530610 B2 JP2530610 B2 JP 2530610B2 JP 61042586 A JP61042586 A JP 61042586A JP 4258686 A JP4258686 A JP 4258686A JP 2530610 B2 JP2530610 B2 JP 2530610B2
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    • G11C29/70—Masking faults in memories by using spares or by reconfiguring
    • G11C29/78—Masking faults in memories by using spares or by reconfiguring using programmable devices
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  • For Increasing The Reliability Of Semiconductor Memories (AREA)
  • Techniques For Improving Reliability Of Storages (AREA)
  • Read Only Memory (AREA)

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、冗長機能を有する半導体記憶装置に関し、
必要に応じて外部から冗長機能を解除可能にしようとす
るものである。
〔従来の技術〕
半導体記憶装置は大容量になる程不良メモリセルが発
生する確率が高くなり、そこで冗長メモリセルを用意し
ておいてテストで不良メモリセル（以後、不良セルと称
するものに同じ）が発見されるとそを冗長メモリセル
（以後、冗長セルと称するものに同じ）に置き換えると
いう方法がとられており、これにより歩留りが大幅に向
上する。第６図に冗長機能付きの半導体メモリの概要を
示す。
この図で10は正規のメモリセルアレイ、12はそれに付
属させて設けられるスペア（冗長）セルアレイ、14はセ
ルアレイ10に対するデコーダ、16はスペアセルアレイ12
に対する冗長用デコーダである。18はスペアセルへの切
換え判定回路、20は冗長アドレスを記憶ROMであって、
冗長（不良）アドレスを記憶するROM（読み取り専用メ
モリ）である。22は冗長使用／未使用記憶するROMであ
って，冗長セルの使用もしくは未使用を表す情報を記憶
するROMである。冗長セルへの不良セルの置き換えはワ
ード線単位又はビット線単位、あるいは複数のワード線
又はビット線（ワード線ブロック又はビット線ブロック
ノ単位で行なわれ、本例ではワード線ブロック単位での
置き換えとしている。従って冗長用デコーダ14,16はワ
ードデコーダであり、スペアセルアレイ12は複数のワー
ド線と、それらのワード線とビット線との各交点に設け
られるメモリセルからなる。また冗長アドレス記憶ROM2
0には不良メモリセルを含むワード線のアドレスが書込
まれ、デコーダ14およびスペアセルへの切り換え判定回
路18へ加えられるアドレス信号はメモリをアクセスする
複数ビットからなるアドレス信号のうちのワード線アド
レスである。また冗長使用／未使用記憶用ROM22は冗長
セルを使用しておれば例えばＨ（ハイ）レベル、使用し
ていなければＬ（ロー）レベルの出力を生じる。
スペアセルへの切り換え判定回路18はメモリをアクセ
ルするアドレスが冗長アドレス記憶ROM20に記憶されて
いるアドレスと不一致の場合は例えばＬレベルである出
力信号S1を生じ、これは冗長用デコーダ16に入力して該
デコーダを不動作にし、またインバータ24で反転されて
デコーダ14に入力してこれをアクティブにする。そこで
デコーダ14は入力するアドレス信号に従ってセルアレイ
10のワード線選択を行ない、通常のメモリ動作が行なわ
れる。これに対してアドレス信号が冗長アドレス記憶RO
M20が記憶している冗長アドレスと一致し、そして冗長
使用／未使用記憶用ROM22から冗長使用を示すＨレベル
信号が入っているとスペアセルへの切り換え判定回路18
は出力信号S1をＨレベルにする。この結果デコーダ14は
不動作になり、代って冗長用デコーダ16がアクティブに
なり、入力するアドレス信号に従ってスペアセルアレイ
のワード線選択を行なう。
スペアセルアレイのワード線が１本だけなら冗長用デ
コーダ16はなくてもよく、Ｈレベルの信号S1で直接又は
ワードドライバを介してスペアセルアレイ12の当該ワー
ド線を選択すれば（Ｈレベルにすれば）よい。勿論この
場合は、救済できる不良セルは１ワード線のそれだけで
あり、冗長アドレス記憶ROM20に記憶させるアドレスは
該不良セルのワードアドレスである。スペアセルアレイ
にＮ本のワード線を持たせる場合は、救済できる不良セ
ルはＮワード線分であり、その場合冗長アドレス記憶RO
M20に記憶させる不良アドレスは最大Ｎワードアドレス
である。スペアセルアレイにＮ本のワード線を用意し、
それを全て使用する場合も動作は上記と同様であり、こ
の場合はアドレス一致がＮ回生じ、その度に上記の切換
えが行なわれる。
スペアセルで置き換える正規セルアレイの不良セル
は、連続した複数本のワード線上にあるものとすると、
冗長アドレス記憶ROM20に記憶させるアドレスのビット
数を少なくすることができる。例えばＮ＝４とし、連続
する４本を１ブロックとしてセルアレイ10のそれと置き
換えるようにすると下位２ビットは省略してよく、スペ
アセルへの切り換え判定回路18は残りの上位ビットのみ
を比較すればよい。
〔発明が解決しようとする問題点〕
スペアセルへの不良セルの置き換えは通常、メモリ製
造工程で自動的に行なわれる。即ちウエハーの最終試験
段階でテスターにより各チップの不良セルの検出が行な
われ、不良セルが検出されると救済可能か否かがチェッ
クされ（例えば不良ワード線はスペアワード線以内でな
ければならない）、救済可能なら不良セルのスペアセル
への切換えが行なわれ、次のチップの不良セル検出へ移
って行く。
不良セルが冗長セルで置換されてしまうともはや外部
からは不良セルは見えず、良品と差異はなくなってしま
う。メモリ使用上は冗長セルを使用したものも使用しな
いものも差異はなく、冗長使用／未使用（冗長セルの使
用もしくは冗長セルの未使用）が外部から知ることがで
きなくても不都合はないが、故障原因の究明などには冗
長使用／未使用、使用ならどのセルが不良であったかを
知ることは重要である。そこで冗長アドレス記憶ROM20
の内容を外部へ出力可能にする等のことが考えられてい
るが、この方法では連続複数本を１ブロックとして置換
してしまう場合にはそのブロック内のどのワード線又は
ビット線が不良かは分らない。また冗長アドレス記憶RO
M20の読出しで不良ワード線又はビット線アドレスが分
ったとしても、不良セルはそのワード線又はビット線上
のどのメモリセルかは分らない。
本発明は冗長機能使用メモリでも、どのメモリセルが
不良なのかを知ることができ、故障原因究明、製造工程
の改善などに役立てようとするものである。
〔問題点を解決するための手段〕
本発明は、メモリセルアレイと、前記メモリセルアレ
イ内のメモリセルをアクセスするためのデコーダと、前
記メモリセル内の不良セルを救済するためのスペアセル
アレイ、前記スペアセルアレイをアクセスするための冗
長用デコーダと、前記不良セルを救済するための冗長機
能の使用／未使用を指示する情報を記憶する冗長使用／
未使用記憶用ROMと、冗長アドレスを記憶する冗長アド
レス記憶ROMと、前記冗長使用／未使用記憶ROMが冗長使
用を示し、且つ入力アドレスと前記冗長アドレスとが一
致するときに前記デコーダを不動作にして前記冗長用デ
コーダをアクティブにする回路とを具備し、複数のワー
ド線又はビット線を含むブロック単位で前記スペアセル
アレイへの置換をチップの製造工程で行う半導体記憶装
置において、所定の端子ピンに接続され，該端子ピンよ
り加えた強制解除信号の入力時には、前記冗長使用／未
使用記憶用ROMが冗長使用を指示している状態で、前記
入力アドレスが冗長アドレスに一致した場合でも、前記
冗長用デコーダを不動作とし、前記デコータをアクティ
ブにすることで不良ブロック内の各メモリセルをアクセ
ス可能とする回路を具備することを特徴とするものであ
る。
〔作用〕
冗長機能付きメモリで、外部より冗長回路の切り離し
を可能にすれば、冗長機能切り離し状態でメモリ読出し
を行なってみてその読出しデータに異常がなければ当該
メモリは正常、冗長使用せずであり、読出しデータにビ
ットエラーがあれば当該アドレスのワード線又はビット
線が冗長ワード線又はビット線に置換された、不良セル
は上記アドレス、であり、こうして容易に不良セルアド
レスを知ることができる。
〔実施例〕
冗長機能を切り離すには第４図のスペアセルへの切り
換え判定回路18の出力信号S1をメモリをアクセルするア
ドレスが冗長アドレス記憶ROMの記憶しているアドレス
と一致した場合でもＬレベルにすればよく、このように
する回路を第１図に示す。冗長使用／未使用記憶用ROM2
2は本例では冗長使用でＨレベル、未使用でＬレベルの
出力を生じるから、インバータ25でこれを反転してこの
逆の信号S2とし、ｐチャネルMOSドランジスタQ1,Q2とｎ
チャネルMOSトランジスタQ3,Q4からなるノアゲートの一
方の入力端に加える。そしてこのノアゲートの他方の入
力端には強制解除（冗長切り離し）でＨレベルとなる信
号S3を加え、このノアゲートの出力信号S4をスペアセル
への切り換え判定回路18へ入力する。
このようにすると、冗長を切り離さない通常時は信号
S3はＬレベルであり、そして冗長使用ならS2はＬレベ
ル、従ってS4はＨレベルになり、また冗長未使用ならS2
はＨレベル、従ってS4はＬレベルになり、S1はＬレベル
となる。従って、S3がＬレベルの時は、第６図で説明し
たのと同様な動作になる。これに対して冗長切り離しな
らS3はＨレベルであり、冗長使用のためS2がＬレベルで
あってもあるいはS2がＨレベルであっても、S4がＬレベ
ルであり、S1はＬレベルとなる。従って、冗長用デコー
ダ16は不動作になる。そのため、不良アドレス（ワード
線アドレスとする）がアクセスされるときはセルアレイ
10の不良ワード線が選択され、該ワード線上のメモリセ
ルが読み出される。この読出しデータは不良メモリセル
の所でエラーとなっており（これは正しいデータと対比
すれば分る）、このエラービットから不良セル（のアド
レス）を知ることができる。
第２図は他の実施例で、この場合はスペアセルへの切
り換え判定回路18の出力信号を変えている。即ちスペア
セルへの切り換え判定回路18の出力信号S1はインバータ
26で反転して信号S5としたのち、ｐチャンネルMOSトラ
ンジスタQ1,Q2及びｎチャネルMOSトランジスタQ3,Q4で
構成されるノアゲートの一方の入力端に加え、このノア
ゲートの他方の入力端には強制解除信号S3を加える。
このようにすると、冗長を切り離さない通常時は信号
S3はＬレベルであり、そしてメモリアクセスアドレスと
冗長アドレス記憶ROM2が記憶するアドレスが一致すると
信号S1はＨレベル、従ってS5はＬレベル、S6はＨレベル
になり、この信号S6が冗長用デコーダ16に入力してこれ
をアクティブに、またインバータ24を通してデコーダ14
に入力してこれを不動作する。メモリアクセスアドレス
と冗長アドレス記憶ROM20が記憶している冗長アドレス
が不一致のときは信号S1はＬレベル、従ってS5はＨレベ
ル、S6はＬレベルでデコーダ14がアクティブ、冗長用デ
コーダ16が不動作になる。即ち第６図で説明した前記動
作が行なわれる。冗長を切り離すときはS3がＨレベルで
ある。この時、S5のＨレベル、Ｌレベルにかかわりな
く、S6はＬレベルである。そのため、S6はメモリをアク
セスするアドレスが冗長アドレス記憶ROM20の記憶して
いるアドレスと一致した場合でもＬレベルでデコーダ14
がアクティブ、冗長用デコーダ16は不動作になる。
第３図は強制解除信号S3を発生する回路の例を示す。
Q11とQ12,Q13とQ14,Q15とQ16はCMOSインバータで、これ
らは縦続接続され、そして初段のCMOSインバータはゲー
ト、ドレインを短絡したｐチャネルMOSトランジスタQ10
を介して入力信号S7へ接続される。この回路では通常
時、S7Vccの時には、初段インバータの出力はＬ、２
段目インバータの出力はＨ、３段目インバータの出力S3
はＬである。冗長切り離し時はS7》Vccにする。このよ
うにすると初段インバータの出力レベルが上り、２段目
インバータはＨレベルが入力したと判断してＬレベルを
出力し、従って３段目インバータの出力S3はＨレベルに
なる。こうして強制解除信号S3が得られる。
入力信号S7はパッケージの適宣の端子ピンより加え
る。この端子ピンにアドレス信号用の端子ピンを使用す
るとメモリアクセスに支障を来たすから、それ以外の端
子ピンでメモリアクセス中にＨレベルに固定されている
ような端子ピン、例えば反転PGMなどの端子ピンを使用
することができる（反転PGM端子ピンは記憶プログラム
等のデータを記憶させる時にＬとし，書き込まれている
データを読み出す通常の使用状態ではＨとして使用する
端子である）。
第４図は本発明の実施例１のブロック図である。第４
図は、第１図の回路を使用する場合の本発明のブロック
図を示す。
第４図において、10はセルアレイ,12はスペアセルア
レイ、14はデコーダ、16は冗長用デコーダ、18はスペア
セルへの切り換え判定回路、20は冗長アドレス記憶RO
M、22は冗長使用／未使用記憶用ROM、24はインバータ、
25はインバータである。31は第１図の回路Ａの部分であ
る。33は強制解除信号発生部であって、例えば、第３図
の回路である。
第１図，第３図を参照して第４図の動作を説明する。
強制解除信号S7が所定の端子（端子ピンであって、例
えば,PGM端子）から入力される。強制解除信号発生部33
（例えば，第３図の回路）から強制解除信号S3が出力さ
れる。強制解消信号S3は第１図の回路Ａに入力される。
一方，冗長使用／未使用記憶用ROM22の出力はインバー
タ25で反転されて信号S2となり、第１図の回路Ａに入力
される。そして、第１図の回路Ａは信号S4を出力し，信
号S4はスペアセルへの切り換え判定回路18に入力され
る。スペアセルへの切り換え判定回路18は、従来と同様
に信号S4がＬレベルの時Ｌレベルの信号S1を出力し、信
号S4がＨレベルの時Ｈレベルの信号S1を出力する。第４
図の構成において、信号S1、S3、S4、S7の関係は前述し
た通りである。
第５図は本発明の実施例２のブロック図である。第５
図は、第２図の回路を使用した場合の本発明のブロック
図を示す。
第５図において,10はセルアレイ,12はスペアセルアレ
イ、14はデコーダ、16は冗長用デコーダ、18はスペアセ
ルへの切り換え判定回路、20は冗長アドレス記憶ROM、2
2は冗長使用／未使用記憶用ROM、26はインバータであ
る。32は第２図の回路Ｂの部分である。33は強制解除信
号発生部であって、例えば、第３図の回路である。
第２図，第３図を参照して第５図の動作を説明する。
スペアセルへの切り換え判定回路18は、従来と同様
に、冗長使用／未使用記憶用ROM22の出力がＨレベルの
時Ｈレベルの信号を出力し、冗長使用／未使用記憶用RO
M22の出力がＬレベルの時Ｌレベルの信号を出力する。
強制解除信号S7が所定の端子（端子ピンであって、例え
ば,PGM端子）から入力される。強制解除信号発生部33
（例えば，第３図の回路）から強制解除信号S3が出力さ
れる。強制解除信号S3は第２図の回路Ｂに入力される。
一方，スペアセルへの切り換え判定回路18の出力信号S1
はインバータ26で反転されて信号S5となり、信号S5は第
２図の回路Ｂに入力される。そして，第２図の回路Ｂは
信号S6を出力する。そして、信号S6は冗長用デコーダ16
に入力される。また，信号S6はインバータ24で反転さ
れ，デコーダ14に入力される。第５図において、信号
S1、S3、S5、S6、S7の関係は前述した通りである。
〔発明の効果〕
以上説明したように本発明によれば、例えば端子ピン
の１つに高電圧を加える等の手段で冗長回路を切り離
し、この状態でメモリ読出しを行なって不良セルアドレ
スを知ることができ、故障原因の究明などに甚だ有効で
ある。
【図面の簡単な説明】
第１図および第２図は本発明の実施例を示す回路図、第
３図は強制解除信号の発生例を示す回路図、第４図は本
発明の実施例１のブロック図、第５図は実施例２のブロ
ック図、第６図は冗長機能付き半導体メモリの要部ブロ
ック図である。 図面で10はセルアレイ、14はそのデコーダ、12はスペア
セルアレイ、16はその冗長用デコーダ、18はスペアセル
への切り換え判定回路、第１図および第２図は常にセル
アレイのデコーダをアクティブに冗長用デコーダを不動
作にする回路である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭56−77997（ＪＰ，Ａ) 特開 昭59−135700（ＪＰ，Ａ) 特開 昭58−115828（ＪＰ，Ａ) 特開 昭59−217300（ＪＰ，Ａ) 特開 昭60−151899（ＪＰ，Ａ) 特開 昭59−117799（ＪＰ，Ａ)

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】メモリセルアレイと、 前記メモリセルアレイ内のメモリセルをアクセスするた
    めのデコーダと、 前記メモリセル内の不良セルを救済するためのスペアセ
    ルアレイ、 前記スペアセルアレイをアクセスするための冗長デコー
    ダと、 前記不良セルを救済するための冗長機能の使用／未使用
    を指示する情報を記憶する冗長使用／未使用記憶ROM
    と、 冗長アドレスを記憶する冗長アドレス記憶ROMと、 前記冗長使用／未使用記憶ROMが冗長使用を示し、且つ
    入力アドレスと前記冗長アドレスとが一致するときに前
    記デコーダを不動作にして前記冗長用デコーダをアクテ
    ィブにする回路とを具備し、複数のワード線又はビット
    線を含むブロック単位で前記スペアセルアレイへの置換
    をチップ製造工程で行う半導体記憶装置において、 所定の端子ピンに接続され，該端子ピンより加えた強制
    解除信号の入力時には、前記冗長使用／未使用記憶用RO
    Mが冗長使用を指示している状態で、前記入力アドレス
    が冗長アドレスに一致した場合でも、前記冗長デコーダ
    を不動作とし、前記デコータをアクティブにすることで
    不良ブロック内の各メモリセルをアクセス可能とする回
    路を具備することを特徴とする半導体記憶装置。
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