JP3862330B2 - 半導体記憶装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）における、冗長メモリセルの構成に係り、特に固定不良による不良セルとリフレッシュインターバルが短い不良による不良セルとを救済するための冗長メモリセルの新規な構成に関する。
【０００２】
【従来の技術】
情報処理装置のデータ処理量の増加に伴い、使用される記憶装置の容量も増加している。その記憶装置のうち主記憶装置として、ある一定時間内でのリフレッシュ（再書き込み）動作を必要とするようなＤＲＡＭの大容量メモリが広く使用されいてる。また、ＳＲＡＭにおいても、本来はデータ保持時間が無限大であるが、種々の原因から発生するデータ保持不良セルが存在しある意味では完全にデータ保持期間が無限大とはいえない。
【０００３】
大容量化の要請に伴い、微細加工技術により巨大チップを形成する必要があるが、製造過程で生じる種々の要因により大小の不良が発生する。このような不良の発生は、製品の歩留りの低下を招くため、従来から不良ビットを有する不良チップを良品にするフォールトトレラント技術が採用されている。
【０００４】
不良ビットの救済は、所謂ハードフェイルアー（Hard Failure) と呼ばれる固定不良を主眼においている例が多い。固定不良の原因は、例えば、拡散層、酸化膜、ゲートポリシリコン層、セルの容量電極層、金属配線等の形成層の互いのショートやオープンによる場合が多い。これは製造中のゴミなどが原因となり発生し、比較的集中した場所に発生する傾向を持つ。その為、従来の固定不良救済用の冗長メモリセルは、１本ないし４本のワード線を置換の単位としたり、２本ないし４本のビット線を置換の単位とするライン冗長構成またはブロック冗長構成が一般的である。
【０００５】
従って、置換の対象となるメモリセルのアドレスを記憶するＲＯＭ領域はそれ程大きな容量を必要とせず、消費電流の増大を犠牲にしてもアドレスが不良セルのアドレスに一致するかどうかの検出のスピードを重視した回路構成を取ることが一般的である。
【０００６】
一方、もう一つの不良ビットとして考えられるのは、データを書き込み、記憶し、そして読みだすことは正常に動作できるが、データの保持時間が他のメモリセルよりも短いためカタログ上のデータ保持時間をクリアできないメモリセルである。即ち、上記の固定不良による不良ビットは、ワード線単位またはビット線単位で置換することにより救済でき、一応全てのメモリセルは読み書き可能になる。しかし、リフレッシュ・インターバルが所望の規格より短いセルが存在する可能性がある。この種のチップは規格値を満足することができず不良チップに分類される。このような不良セルを、この明細書ではリフレッシュ不良セルと称する。
【０００７】
このリフレッシュ不良セルが発生する原因は、例えばメモリセル領域内の拡散層の基板側へのリーク、チャネル領域のリーク、セルの容量の酸化膜の欠陥等が考えられる。従って、どちらかと言えばライン単位ではなくビット単位で発生する不良である。そのため、リフレッシュ不良セルの分布は集中的ではなくむしろ分散的に発生することが多い。
【０００８】
このリフレッシュ・インターバルを長いメモリセルに置換することを目的とする公知例として、特開平4-232688（米国特許出願番号602037 1990年10月23日出願）がある。ここでは、リフレッシュ不良セルをビット単位でスタティックメモリで置き換えることが提案されている。
【０００９】
また、リフレッシュ不良セルに関してではないが、ビット単位で固定不良セルを置換する技術が、特開昭62-250599 、特開昭64-59700、特開平4-263199等に開示されている。
【００１０】
【発明が解決しようとする課題】
例えば、２５６ＭＤＲＡＭレベルの大容量になると、従来から提案されている固定不良セルをライン冗長またはブロック冗長セルにより置き換えるだけでは歩留りの向上には不十分である。大容量化に伴い、１チップ内に発生するリフレッシュ不良セルが発生する確率が高くなる傾向にあるからである。従って、固定不良セルの救済と共にリフレッシュ不良セルの救済も同時に考慮した冗長セルの構成を検討する必要がある。
【００１１】
リフレッシュ不良セルは前述した通り、その発生の分布が分散的であるため、ビット単位での置換がより効果的である。しかしながら、大容量化と共にリフレッシュ・インターバルを長くするという要請に答える為には、より多くのリフレッシュ不良セルを救済することが必要になる。その結果、不良セルをアクセスしているか否かを検出するＲＯＭセットは大容量化してしまう。
【００１２】
前述の特開平4-232688で提案されているようなＮＯＲ型のＲＯＭセットによるアドレス比較回路の構成では、その大容量化と共に消費電流が大きくなる問題点を有している。ＮＯＲ型の場合は高速性は確保されるが、不一致のアドレスに対して全てのＮＯＲ回路が一斉に電流を消費し、しかもその比較回路としてのＮＯＲ回路が冗長ビット毎に設けられるので、その消費電流は膨大となる。
【００１３】
更に、そもそも固定不良セル救済の為のライン冗長セルとリフレッシュ不良セル救済の為のビット冗長セルの両方を設けた場合、更に両冗長セルのためのアドレス比較回路としてのＲＯＭセットは膨大となる。従って、それらの構成をどのようにすべきは、大容量で長いリフレッシュ・インターバル特性のメモリを実現するためには非常に重要な課題である。
【００１４】
また、リフレッシュ不良セルを救済する為のリフレッシュ不良用の冗長セルアレイは、リフレッシュ不良の発生が分散的であるので、１ビットまたは少数ビット毎に置き換えられる構成にするのが望ましい。しかし、かかるリフレッシュ用の冗長セルアレイの構成は、メモリが大容量化していくと必ずしも単純ではない。即ち、置き換えられるセルの単位が小さいので、記憶すべき不良アドレスセットの数と各セットのアドレスの数が大きくなり、その為のアドレス記憶回路とそのアドレス比較回路は大型化する傾向にある。従って、それに伴う消費電力の増大、設計の困難さを解決しなければならない。
【００１５】
そこで、本発明の目的は、固定不良ビットとリフレッシュ不良ビットの両方を救済することができる半導体記憶装置を提供することにある。
【００１６】
また、本発明の別の目的は、リフレッシュ不良ビットを救済する為の冗長セルを選択するアドレス比較回路として消費電流が少なく、且つ読み書きのアクセス時間に支障をきたさない回路を有する半導体記憶装置を提供することにある。
【００１７】
更に、本発明の目的は、固定不良ビットとリフレッシュ不良ビットの両方を救済するためのライン冗長セルまたはブロック冗長セルとビット単位冗長セルを選択するためのアドレス比較回路の新規な構成を有する半導体記憶装置を提供することにある。
【００１８】
更に、本発明の目的は、固定不良ビットとリフレッシュ不良ビットの両方を救済するための冗長セルとそれを選択する為のアドレス比較回路の効率的な構成を有する半導体記憶装置を提供することにある。
【００１９】
更に、本発明の目的は、リフレッシュ不良セルを救済する冗長セルアレイの新規で少ない消費電力で動作可能な構成を有する半導体記憶装置を提供することにある。
【００２０】
【課題を解決するための手段】
上記の目的は、第一の発明によれば、複数のワード線とそれに交差する複数のビット線と、それらの交差部に配置されるメモリセルとを有するメモリセルアレイを有するメモリ装置において、
前記メモリセルとビット単位または少数ビット単位で置換される第一の冗長メモリセルアレイと、
該置換されるメモリセルに対応するアドレスを記憶し、入力されるアドレスと一致する時に前記第一の冗長メモリセルとの置換を有効にする第一のアドレス比較回路と、
前記メモリセルアレイとワード線単位またはビット線単位で置換される第二の冗長メモリセルアレイと、
該置換されるワード線またはビット線に対応するアドレスを記憶し、入力されるアドレスと一致する時に前記第二の冗長メモリセルとの置換を有効にする第二のアドレス比較回路とを有することを特徴とするメモリ装置を提供することにより達成される。
【００２１】
このような構成にすることで、リフレッシュ不良セルに対応する冗長メモリはビット単位または少数のビット単位で置換される第一の冗長メモリセルアレイを利用し、固定不良セルに対応する冗長メモリはワード線単位またはビット線単位或いはそれらの複数本単位で置換される第二の冗長メモリセルアレイを利用することで、より効率的な置換を行なうことができ、スペース効率、歩留りの向上につながる。尚、少数のビット単位とは、例えば一本のワード線に属するビット数よりも少ないビット数を意味する。
【００２２】
更に、本発明は、上記の第一の発明において、前記第一のアドレス比較回路によって有効にされる置換において、当該置換されるメモリセルの記憶データを表示する電荷が所定の許容レベル以下まで低下するデータ保持時間が、該第一の冗長メモリセルアレイ内の置換対象のメモリセルの該データ保持時間よりも短いことを特徴とする。
【００２３】
即ち、リフレッシュ不良セルを救済するために、第一の冗長メモリセルアレイ内の不良セルよりも長いリフレッシュサイクル期間を有するメモリセルと置換される。
【００２４】
更に、本発明は、上記の第一の発明において、前記第二のアドレス比較回路によって有効にされる置換において、当該置換されるワード線またはビット線に属するメモリセルは、読み出しまたは書き込み動作に不良があることを特徴とする。
【００２５】
即ち、ワード線短絡やビット線短絡等により通常の読み書きができないメモリセルを含むワード線またはビット線単位での置換が第二の冗長メモリセルアレイにより行なわれる。
【００２６】
更に、本発明は、上記の第一の発明において、前記第二のアドレス比較回路は、ワード線選択用の行アドレスが記憶されているアドレスと一致する時に、前記ワード線単位での置換を有効にし、ビット線選択用の列アドレスが記憶されているアドレスと一致する時に、前記ビット線単位での置換を有効にする。
【００２７】
即ち、第二の冗長メモリセルアレイでは、行アドレスが一致する時にワード線単位での置き換えが有効にされ、列アドレスが一致する時にビット線単位での置き換えが有効にされるのである。
【００２８】
更に、本発明は、上記の第一の発明において、前記メモリセルアレイから出力されるデータと、前記第一の冗長メモリセルアレイから出力されるデータと、前記第二の冗長メモリセルアレイから出力されるデータの中から、メモリ装置の例えば出力段に設けられたマルチプレクサにより一つのデータが選択されて出力されることを特徴とする。
【００２９】
即ち、それぞれのメモリセルアレイから出力されるデータが、出力段手前のマルチプレクサにおいて、第一及び第二のアドレス比較回路からのアドレス一致信号に従って選択されて、出力される。
【００３０】
更に、第二の発明は、複数のワード線とそれに交差する複数のビット線と、それらの交差部に配置されデータを表示する電荷を保持する容量を含むメモリセルとを有するメモリセルアレイを有するメモリ装置において、
該メモリセルアレイは、前記電荷が所定の許容レベルまで低下するデータ保持時間が第一の時間とそれより短い第二の時間を有するメモリセルを有し、
該メモリセルアレイ内の該第二の時間を有するメモリセルと置換されるメモリセルを有する第一の冗長メモリセルアレイと、
該第二の時間を有するメモリセルに対応するアドレスを記憶し、入力されるアドレスが該記憶されたアドレスと一致する時に、前記第一の冗長メモリセルアレイ内の該第二の時間より長い第三の時間を持つメモリセルへの置換を有効にする第一のアドレス比較回路とを有し、
該第一のアドレス比較回路は、前記入力されるアドレスが該記憶アドレスと一致した時に出力端への電流パスが形成されるＡＮＤ型の論理回路で構成されたことを特徴とするメモリ装置である。
【００３１】
即ち、リフレッシュ不良セルを救済する場合、ビット単位または少数ビット単位での置換が有効な場合があり、その場合にはアドレス比較回路は全アドレス信号またはそれに近い数のアドレス信号を比較する必要があり、消費電流が膨大になる。従って、第二の発明では、従来のＮＯＲ型ではなくＡＮＤ型の回路を利用している。
【００３２】
更に、本発明は、上記第二の発明において、前記第一のアドレス比較回路は、入力されるアドレス信号がゲートに与えられるトランジスタとそれに接続されるフューズ素子とからなる１対の単位回路が、比較するアドレスの数に対応して縦列接続され、
該一対のフューズ素子に前記記憶アドレスが記憶され、該トランジスタの導通とフューズ素子の導通状態によって前記電流パスが形成された時に、アドレス一致信号が出力されることを特徴とする。
【００３３】
更に、本発明は、上記第二の発明において、前記第一のアドレス比較回路は、入力されるアドレス信号がゲートに与えられ電気的手段によってその閾値電圧が上昇または低下される一対のトランジスタからなる単位回路が、比較するアドレスの数に対応して縦列接続され、
該トランジスタに前記記憶アドレスが閾値電圧の上昇または低下で記憶され、該トランジスタの導通状態によって前記電流パスが形成された時にアドレス一致信号が出力されることを特徴とする。
【００３４】
即ち、これらの発明では、アドレスが一致する時のみ電流パスが形成されるだけであり、消費電流を抑えることができる。
【００３５】
更に、本発明は、前記二の発明において、前記アドレスは、行アドレスと列アドレスを有し、
前記第一のアドレス比較回路は、該行アドレスを比較する行アドレス比較回路と該列アドレスを比較する列アドレス比較回路とを有し、該行アドレス比較回路内及び該列アドレス比較回路内に前記電流パスが形成された時に、前記アドレス一致信号が出力されることを特徴とする。
【００３６】
即ち、この発明によれば、第一のアドレス比較回路が行と列とで分離され、それぞれが電流パスを形成するので、最終的にアドレス一致信号が出力されるまでの時間が短くなる。従って、多くのアドレス信号の比較を行なう場合でも、アドレス比較を高速に行なうことができる。
【００３７】
更に、本発明は、前記二の発明において、前記第一のアドレス比較回路は、該縦列接続された複数の単位回路が複数のブロックに分割され、該ブロック間に該電流パスを増幅するバッファ回路が設けられたことを特徴とする。
【００３８】
即ち、第二の発明によれば、バッファ回路が設けられることで電流パスが増幅されて高速化されるので、アドレス比較が高速に行なわれる。
【００３９】
更に、本発明は、前記二の発明において、前記第一のアドレス比較回路は、該縦列接続された複数の単位回路を複数セット有し、それぞれの縦列接続された複数の単位回路が少なくとも二つのブロックに分割され、一方のブロックの出力が複数のセットに属する他方のブロックに供給されることを特徴とする。
【００４０】
即ち、第二の発明によれば、例えば２ビットまたは４ビットの入力アドレスを比較する回路が、縦列接続された２つの各セットに共通も設けられ、その共通回路からの出力を複数のセットが共有する。こうすることで、共通回路部分を節約することができ、全体としての消費電流を抑えることができる。
【００４１】
更に、本発明によれば、上記の発明において、前記一方のブロックの出力が供給される該他方のブロックのセット数がマスクオプションにより適宜変更されることを特徴とする。こうすることで、リフレッシュ不良が発生する確率または分布に従って省略すべき第一のアドレス回路の数を決定することができる。
【００４２】
更に、本発明によれば、前記マスクオプションは、最上層のメタル層で行われることを特徴とする。
【００４３】
更に、第三の発明は、複数のワード線とそれに交差する複数のビット線と、それらの交差部に配置されるメモリセルとを有するメモリセルアレイを有するメモリ装置において、
前記メモリセルアレイ内のメモリセルとビット単位または少数ビット単位で置換される第一の冗長メモリセルアレイと、
該置換されるメモリセルに対応するアドレスを記憶し、入力されるアドレスと一致する時に前記第一の冗長メモリセルアレイ内の第一のリフレッシュサイクル期間を有するメモリセルと前記メモリセルアレイ内の第一のリフレッシュサイクル期間より短い第二のリフレッシュサイクル期間を有するメモリセルとの置換を有効にする第一のアドレス比較回路と、
前記メモリセルアレイとワード線単位またはビット線単位で置換される第二の冗長メモリセルアレイと、
該置換されるワード線またはビット線に対応するアドレスを記憶し、入力されるアドレスと一致する時に前記第二の冗長メモリセルアレイ内のワード線またはビット線との置換を有効にする第二のアドレス比較回路と、
前記メモリセルアレイから出力されるデータと、前記第一の冗長メモリセルアレイから出力されるデータと、前記第二の冗長メモリセルアレイから出力されるデータの中から、一つのデータを選択して出力するマルチプレクサとを有することを特徴とするメモリ装置である。
【００４４】
即ち、第三の発明によれば、リフレッシュ不良セル用の冗長メモリセルはビット単位または少数ビット単位で置換され、固定不良セル用の冗長メモリセルはワード線単位またはビット線単位で置換され、それらの出力データは出力段手前のマルチプレクサにより、正規のメモリセルアレイからの出力データとの間で選択される。
【００４５】
更に、本発明は、前記三の発明において、該メモリ装置は、半導体チップ上に形成され、
前記第一のアドレス比較回路と第二のアドレス比較回路とが隣接して設けられ、前記入力されるアドレス信号が該第一及び第二のアドレス比較回路に共通に与えられることを特徴とする。
【００４６】
即ち、この発明によれば、両冗長メモリセルアレイ用の第一と第二のアドレス比較回路を隣接させることで、多数のアドレス信号を共通に供給することができ、チップ上でのスペース効率を上げることができる。
【００４７】
更に、本発明は、前記第三の発明において、該メモリ装置は、半導体チップ上に形成され、
前記メモリセルアレイは、該チップ上に複数設けられ、
前記第一及び第二の冗長メモリセルアレイが該複数のメモリセルアレイに対して共通に設けられ、
該第一の冗長メモリセルアレイに隣接して該第一のアドレス比較回路が設けられ、該第二の冗長メモリセルアレイに隣接して該第二のアドレス比較回路が設けられ、該第一及び第二のアドレス比較回路に前記入力されるアドレス信号が共通に与えられることを特徴とする。
【００４８】
即ち、この発明によれば、第一及び第二の冗長メモリセルアレイをチップ上に集中して配置し、更に第一及び第二のアドレス比較回路もそれらに隣接して設けることで、更にチップ上でのスペース効率を上げることができる。
【００４９】
更に、本発明は、前記第三の発明において、該メモリ装置は、半導体チップ上に形成され、
前記第一のアドレス比較回路と第二のアドレス比較回路とが隣接して設けられ、前記入力されるアドレス信号の一部が該第一及び第二のアドレス比較回路に共通に与えられ、該アドレス信号の残りの部分が該第一のアドレス比較回路に与えられ、
該第二のアドレス比較回路がアドレス一致信号を出力して、複数のワード線またはビット線単位での置換を有効にすることを特徴とする。
【００５０】
即ち、リフレッシュ不良セル用の第一の冗長メモリセルアレイではビット単位または少数ビット単位での置換が行なわれるのに対して、固定不良セル用の第二の冗長メモリセルアレイでは複数の例えばワード線を単位として置換すると、第二のアドレス比較回路には少ないアドレス信号だけを記憶して比較すれば良い。従って、その分アドレス比較回路を簡素化することができる。
【００５１】
更に、本発明は、前記第三の発明において、該メモリ装置は半導体チップ上に形成され、
該アドレスは行アドレスと列アドレスとを有し、
前記第一のアドレス比較回路は、該行アドレスを記憶し入力される行アドレスとの比較を行なう第一の行アドレス比較部と、該列アドレスを記憶し入力される列アドレスとの比較を行なう第一の列アドレス比較部とを有し、
前記第二のアドレス比較回路は、該行アドレスを記憶し入力される行アドレスとの比較を行なう第二の行アドレス比較部と、該列アドレスを記憶し入力される列アドレスとの比較を行なう第二の列アドレス比較部とを有し、
前記第一の冗長メモリセルアレイは、該第一の行アドレス比較部と第一の列アドレス比較部との間に配置され、それぞれのアドレス一致信号に応答して置換されるメモリセルのデータを出力し、
前記第二の行アドレス比較部は前記第一の行アドレス比較部に隣接して設けられ、それらに該入力される行アドレス信号が共通に与えられ、
前記第二の列アドレス比較部は前記第一の列アドレス比較部に隣接して設けられ、それらに該入力される列アドレス信号が共通に与えられることを特徴とする。
【００５２】
即ち、この発明は、チップ上のスペース効率を更に高めることができる。
【００５３】
更に、本発明は、上記の発明において、前記メモリセルアレイが該チップ上に複数個設けられ、前記第二の冗長メモリセルアレイが、前記第二のアドレス比較回路に隣接して配置され、前記複数個のメモリセルアレイに対して共通に設けられていることを特徴とする。
【００５４】
即ち、この発明によれば、更にチップ上のスペース効率を上げることができる。
【００５５】
更に、第四の発明によれば、複数のワード線とそれに交差する複数のビット線と、それらの交差部に配置されデータを表示する電荷を保持する容量を含むメモリセルとを有するメモリセルアレイを有するメモリ装置において、
該メモリセルアレイは、前記電荷が所定の許容レベルまで低下するデータ保持時間が第一の時間とそれより短い第二の時間を有するメモリセルを有し、
該メモリセルアレイ内の該第二の時間を有するメモリセルと置換されるメモリセルを有する冗長メモリセルアレイと、
該第二の時間を有するメモリセルに対応するアドレスを記憶し、入力されるアドレスが該記憶されたアドレスと一致する時に、前記冗長メモリセルアレイ内の該第二の時間より長い第三の時間を持つメモリセルへの置換を有効にするアドレス比較回路とを有し、
前記冗長メモリセルアレイとそれに対応するアドレス比較回路を有する冗長回路が、分割されたメモリセルアレイそれぞれに対応して設けられた複数の第一の層の冗長回路と、該複数の第一の層の冗長回路に共通に設けられた第二の層の冗長回路とを有し、前記分割されたメモリセルアレイ内の前記第二の時間を有するメモリセルが対応する該第一の層の冗長回路内の冗長メモリセルアレイのメモリセルと置換され、更に該第一の層の冗長回路で置換されない前記第二の時間を有するメモリセルが前記第二の層の冗長回路内の冗長メモリセルアレイのメモリセルと置換されることを特徴とするメモリ装置である。
【００５６】
即ち、上記第四の発明では、リフレッシュ不良セルを救済する為の冗長回路を、階層構造にし、メモリセルアレイを分割したメモリブロック毎に下層の冗長回路を設け、それぞれのブロック内のリフレッシュ不良セルを冗長セルと置換し、その下層の冗長回路で救済できない不良セルについては、複数の分割されたメモリセルアレイに共通に設けた上層の冗長回路で置換して救済する。かかる構成にすると冗長回路が分散されると共に救済確率を高い値にすることができる。
【００５７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。しかしながら、本発明の技術的範囲はかかる実施の形態に限定されない。
【００５８】
［全体構成］
図１は、本発明の実施の形態のメモリの全体構成図である。この例では、チップ１０上に１Ｍビットのメモリセルを有するメモリセルブロックＭＣＢが合計１６個設けられている。そして、メモリセルブロックＭＣＢの間の領域には、アドレスバッファ、読み出しアンプ、書き込みアンプ、入出力回路、その他の制御回路等が設けられた周辺回路１６と、リフレッシュ不良セル用の冗長メモリセルアレイＡ２とそのアドレス比較回路Ａ１、また固定不良セル用の冗長メモリセルアレイＢ２とそのアドレス比較回路Ｂ１とが設けられている。
【００５９】
メモリセルブロックＭＣＢ内には、例えばＤＲＡＭの場合では１トランジスタと１キャパシタからなるメモリセルがワード線とビット線の交差部に配置され、ビット線に接続されるセンスアンプによりメモリセルのデータが読みだされる。このメモリセルの回路構成は前述の公知例等にも開示される通り、良く知られた構成であるので、ここでは省略する。但し、図２０に従って後にその例を説明する。
【００６０】
メモリセルブロックＭＣＢ内にはそれぞれローカルバスＬＢＵＳが設けられ、メモリセルへのデータのアクセスに使用される。ローカルバスＬＢＵＳは例えばローカルバス用のアンプ及び選択回路１２を介してグローバルバスＧＢＵＳに接続され、グローバルバスアンプ１４に接続される。
【００６１】
一方、固定不良セルを救済するためのライン冗長セルまたはブロック冗長セルはＢ２に示される通り、各メモリセルブロックＭＣＢ毎に配置される分散型ではなく、一か所に集中して配置される。従って、固定不良セルが一つのメモリセルブロックに集中して発生した場合でも、効率的に冗長セルへの置換を行うことが可能になる。
【００６２】
また、リフレッシュ不良セルを救済するための冗長セルは、ビット単位での或いは数ビット単位での置換を行う構成である。かかる冗長セルアレイは図中Ａ２に示される通り、全チップに対して一か所に集中して配置される。従って、リフレッシュ不良セルの場合も、どのような分布をもって発生しても柔軟に冗長セルへの置換を行うことができる。
【００６３】
本発明では、固定不良セルとリフレッシュ不良セルの両方を救済するためのライン・ブロック冗長セルＢ２とビット単位冗長セルＡ２を設ける為、その冗長セルへのアクセスか否かを判定するアドレス比較回路は大容量になる。このアドレス比較回路は、冗長セルに置換されるべきアドレスを記憶するＲＯＭ回路と入力されるアドレスとＲＯＭの値を比較する比較回路とから構成される。従って、アドレス比較回路には１６Ｍビットの場合には２４本のアドレス線を供給する必要があり、図１に示される通り集中的に一か所で構成することがスペース効率的に優位である。冗長セルを各メモリブロックに分散させることに伴い、アドレス比較回路も分散させることはより大きなスペースを必要とするからである。
【００６４】
本発明では、アドレス比較回路の消費電流を抑えるために、後述するＡＮＤ型の比較回路を採用している。但し、この回路は、前述のＮＯＲ回路に比べてアドレスマッチングの結果が得られるまで比較的長い時間を要する。従って、そのデメリットを補う為に、本発明では、不良セルがアクセスされる場合に、通常のメモリセルブロック内でもそのセルがアクセスされ、同時に冗長セルもアクセスされる。アドレス比較回路のアドレスマッチングに要する時間が長くとも、通常のメモリセルブロックからローカルバス、グローバルバス、それらのアンプを介して出力信号が出力されるまでには、冗長セルからの出力がまにあうようにしている。従って、最終段の入出力回路Ｉ／Ｏの前段で、それらの出力をマルチプレクサＭＰＸにて選択するようにしている。
【００６５】
図１に示される通り、固定不良セル用の冗長セルアレイＢ２は、ライン毎またはブロック毎の置換であるので、冗長セルアレイ自身の容量は比較的大きくなる。しかし、その為のアドレス比較回路Ｂ１の容量は比較的小さくなる。一方、リフレッシュ不良セル用の冗長セルアレイＡ２は、ビット単位での置換であるので、その容量は比較的小さい。しかし、その為のアドレス比較回路Ａ１は大容量になる。
【００６６】
図２は、本発明の別の実施の形態のメモリの全体構成図である。図１と異なる点は、固定不良セル救済用の冗長セルアレイＢ２とリフレッシュ不良セル用の冗長セルアレイＡ２用のアドレス比較回路Ｃ１が融合している点である。即ち、アドレス比較回路Ｃ１は、ラインまたはブロック冗長セルであってもビット単位冗長セルであっても全てのアドレスとの比較が必要な点では同じであるので、両者を融合することでよりスペース効率を上げることが可能になる。
【００６７】
図３は、図１または図２のメモリのマルチプレクサＭＰＸの論理構成を示す図である。前述した通り、アドレス比較回路Ｂ１，Ｂ２に多少スピードは遅くなるが消費電流を抑えることができるＡＮＤ型の回路を採用したため、通常のメモリセルブロックＭＣＢからの出力と両冗長セルアレイからの出力とをマルチプレクサＭＰＸで選択し、最終の入出力回路Ｉ／Ｏに出力している。
【００６８】
図中１７は、メモリセルブロックを構成する通常のメモリセルのための書き込み及び読み出しアンプ部分を示し、Ｂ３，Ａ３も同様にアンプ部分を示す。図１，２中の左右のグローバルバス線ＧＢＵＳは、ＯＲゲート２１にて何れか一方が選択される。固定不良用のアドレス比較回路Ｂ１からは比較一致信号／ＣＦが出力され、アドレスが一致した時は冗長セルアレイＢ２内の記憶データが置換データバスＤＢＦに出力される。アドレスバッファ１８から供給されるアドレスとアドレス比較回路Ｂ１内のＲＯＭのデータとが一致した場合には、比較一致信号／ＣＦがＬレベルとなり、ＡＮＤゲート２３を介してＡＮＤゲート２５からの通常のメモリセルブロックからの出力を禁止する。そして、リフレッシュ不良セル用のアドレス比較回路Ａ１で不一致が検出されるとその比較一致信号／ＣＲがＨレベルとなり、ＡＮＤゲート２４を介して置換データバスＤＢＦの出力がＡＮＤゲート２６を介して選択される。
【００６９】
また、リフレッシュ不良セル救済用の冗長メモリセルＡ２からの出力ＤＢＲについては、アドレスが一致した時は比較一致信号／ＣＲがＬレベルになり、ＡＮＤゲート２３，２４により通常のメモリセルブロックＭＣＢからの出力、固定不良セル用の冗長セルアレイＢ２からの出力がを禁止され、出力ＤＢＲがＡＮＤゲート２８を介して選択される。
【００７０】
それぞれの３つの出力はＯＲゲート２９を介して入出力回路Ｉ／Ｏに出力される。ＩＯＥは入出力イネーブル信号である。
【００７１】
図３から理解される通り、メモリセルブロックＭＣＢ内の固定不良セルに対しては、ラインまたはブロック冗長セルによりラインまたはブロック単位で置換され、更に、メモリセルブロックＭＣＢ内または固定不良セル用の冗長セルＢ２内のリフレッシュ不良セルに対しては、ビット単位の冗長セルＡ２によりビット単位または数ビット単位で置換される。
【００７２】
［リフレッシュ不良セル救済用冗長メモリセルアレイ］
図４は、リフレッシュ不良セル救済用冗長メモリセルアレイＡ２とそれに隣接されるアドレス比較回路Ａ１の構成図である。この例では、アドレス比較回路Ａ１には、行アドレスＡ０−Ａ１１を比較する行アドレス比較回路ＲＡＣと列アドレスＡ１２−Ａ２３を比較する列アドレス比較回路ＣＡＣとが隣接して設けられる。両比較回路ＲＡＣ，ＣＡＣ内のＲＯＭのデータと一致した時に一方のレベルになるアドレス一致信号（Address Matching Signal)ＡＭＳ０−ＡＭＳＮａが冗長メモリセルアレイＡ２に出力される。
【００７３】
アドレス比較回路ＲＡＣ，ＣＡＣは、それぞれＮａセットのＡＮＤ回路から構成され、それぞれのセットが行アドレスと列アドレスを入力し、ＲＯＭ内の記憶アドレス（置換ビットに対応するアドレス）と比較し、一致した時アドレス一致信号ＡＭＳを例えばＨレベルにする。
【００７４】
冗長メモリセルアレイＡ２内には、Ｎａビットの冗長メモリセルが設けられ、アドレス一致信号ＡＭＳのＨレベルにより選択される。冗長メモリセル内の記憶データは、バス線ＢＵＳを介してアンプＡ３で増幅され、置換データバスＤＢＲを介してマルチプレクサ回路に出力される。また、アドレス一致信号により生成される比較一致信号／ＣＲは置換状態を表すＬレベル信号となる。
【００７５】
図５は、その冗長メモリセルアレイ（スペアメモリ）Ａ２の回路図である。冗長メモリセルは、４つのトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４と二つの容量Ｃ１，Ｃ２から構成される４トランジスタ・ダイナミック型メモリセルである。アドレス一致信号ＡＭＳのＨレベルによりトランジスタＱ１，Ｑ２が選択され、二つの容量Ｃ１，Ｃ２のいずれかに蓄積されたＨレベル電位が読みだされる。読みだされたデータはバス線対ＢＵＳ，／ＢＵＳを介してアンプＡ３に伝えられる。
【００７６】
このメモリセルは上記４トランジスタ・ダイナミック型メモリセルに限定する必要はなく、静的または動的な負荷回路をそれぞれのメモリセルに設けてもよい。その一例として、図２１に示したＣＭＯＳインバータを交差接続したフリップフロップをメモリセルにしたＳＲＡＭメモリセルが好ましい。このタイプのメモリセルは良く知られているので詳しい説明は省略する。図５と対応する部分には同じ番号が付されている。
【００７７】
また、アドレス一致信号ＡＭＳは比較一致信号／ＣＲを生成するためにトランジスタＱ５，Ｑ６に与えられる。いずれか一本のアドレス一致信号ＡＭＳがＨレベルになると、トランジスタＱ５，Ｑ６等がオン状態となり、比較一致信号／ＣＲがＬレベルとなる。
【００７８】
図６は、アドレス比較回路Ａ１と冗長メモリセルアレイＡ２の別の構成例を示す図である。この例では、アドレス比較回路Ａ１が行アドレス比較回路ＲＡＣと列アドレス比較回路ＣＡＣに分割され、それぞれの比較回路からのアドレス一致信号ＲＡＭＳ，ＣＡＭＳが冗長メモリセルアレイ（スペアＲＡＭ）Ａ２に与えられる。そして、後述する通り冗長メモリセルアレイＡ２内で両アドレス一致ＲＡＭＳ，ＣＡＭＳのＡＮＤを取り、冗長メモリセルの選択信号としている。
【００７９】
かかる構成にすることで、後述するＡＮＤ回路で構成されるアドレス比較回路の全体のスピードを上げることができる。行アドレスと列アドレスとを平行して比較するので、図４の如く一括して比較するよりも約２倍の高速化ができる。
【００８０】
図７は、図６の冗長メモリセルアレイＡ２内の回路図である。４トランジスタ・ダイナミック型メモリで冗長メモリセルが構成されている点は同じである。唯一、行アドレス比較回路からの一致信号ＲＡＭＳと列アドレス比較回路からの一致信号ＣＡＭＳを入力とするＡＮＤゲートが設けられている点のみ異なる。
【００８１】
［アドレス比較回路］
図８は、アドレス比較回路Ａ１の回路図である。図４，６で説明した通り、アドレス比較回路Ａ１はＮａセットのＡＮＤ回路から構成される。図８ではＡＣ１，ＡＣ２がそれぞれのＡＮＤ回路セットである。ＡＮＤ回路ＡＣ１は、電源ＶＬに接続され判定アクティブイネーブル信号／ＪＡＥにより活性化されるアクティブ化回路ＪＡＣ、冗長ビットのアドレスが記憶され入力アドレスＡ０−Ａｎと比較するＡＮＤゲート３０、クランプ回路３４及びバッファアンプＢＵＦから構成される。
【００８２】
この回路の基本的な動作は、アクティブ化回路ＪＡＣがアクティブ状態になると電源ＶＬから電流をＡＮＤゲート３０に供給する。従って、ノードＮ１，ｎはＨレベルとなる。ＡＮＤゲートのヒューズ３０３，３０４，３０７，３０８，３１１，３１２からなるＲＯＭには、予め不良セルに対応するアドレスが記憶される。図８のＡＮＤ回路ＡＣ１では、全て右側のフューズが書き込みにより開放状態にされている。従って、アドレスＡｎ，Ａ１，Ａ０が全てＨレベルの時、トランジスタ３０１，３０５，３０９がオン状態となりノードＮ１，０にＨレベルが出力される。即ち、アドレスＡｎ，Ａ１，Ａ０のＡＮＤ論理が出力される。
【００８３】
従って、アドレスが一致する場合のみ電流が電源ＶＬから各ノードの容量負荷を充電してＨレベルにしていくだけである。アドレスがＲＯＭに記憶されているアドレスと一致しない場合は、何れかのノードで電流が止まることになる。その為、アドレスに対して１つだけが比較一致となるので、殆どのＡＮＤ回路での消費電流は僅かなものとなる。これに比べて、前述の特開平4-232688に開示されたＮＯＲ回路の場合は、比較不一致回路の各ＮＯＲトランジスタ全てに電流が流れ、比較一致するＮＯＲ回路のみ電流が流れない構成になっているので、消費電流が大きくなる。
【００８４】
アクティブ化回路ＪＡＣには、Ｐチャネルトランジスタ３２２，３２３、ヒューズ３２４，３２６及びＮチャネルトランジスタ３２５が設けられている。判定アクティブイネーブル信号／ＪＡＥによりＰチャネルトランジスタ３２２が導通し、アドレス比較回路を活性状態にする。工場出荷時における最終チェック試験で不良セルが見つかると、それに対応するアドレスがＡＮＤ回路ＡＣ１，ＡＣ２内のフューズからなるＲＯＭに書き込まれる。そして、一旦アドレスが書き込まれると、フィーズ３２６が開放状態にされる。従って、アクティブ化回路ＪＡＣによりノードＮ２，ｎに電流が供給される。また、アドレスが書き込まれないＡＮＤ回路に対しては、フューズ３２４が開放状態にされる。従って、アドレスが書き込まれないＡＮＤ回路のノードＮ２，ｎは強制的にＧＮＤレベルに固定される。ブロックイネーブル信号／ＦＢＥは、複数ブロックに分割されたアドレス比較回路に対して、使用ブロックだけを活性化するための信号である。使用ブロックに対してはＬレベル、不使用ブロックにはＨレベルが供給されるようにする。ブロックイネーブル信号／ＦＢＥは、その発生回路３２内のフューズ３２１を開放にして使用状態の信号Ｌレベルに固定される。
【００８５】
クランプ回路３４はデプレッショントランジスタ３４１とクランプ活性化信号ＳＣＡで導通状態になるトランジスタ３４２から構成される。リセット時にクランプ活性化信号ＳＣＡをＨレベルにしてノードＮ1,0 ，Ｎ2,0 をＬレベルにクランプする。このクランプ回路３４はアクティブ回路である必要はない。例えば、所定のインピーダンスを介して常時グランドに接続させる回路であっても良い。図８の例では、アドレス比較回路の出力のアドレス一致信号／ＡＭＳ１，／ＡＭＳ２は、図４，６の場合と逆相になっている。
【００８６】
図９は、図８と同様のアドレス比較回路内のＡＮＤ回路の別の例である。この例では、不良セルに対応するアドレスを記憶するＲＯＭはＥＥＰＲＯＭ（フラッシュメモリを含む）等の電気的に書き込みと消去が可能な素子（メモリセル）で構成されている。このＥＥＰＲＯＭは、図９の右下に示される通り、書き込み状態でトランジスタの閾値電圧Ｖｔｈが高くなり、消去状態で低くなる特性を有する。従って、書き込み状態では如何なる信号がゲートに印加されても導通状態にならず、フューズの開放状態と同等の機能を持つことになる。
【００８７】
このようなＥＥＰＲＯＭを利用することにより、図９に示される通り、ＡＮＤ回路の各素子４０をＲＯＭとＡＮＤ回路のトランジスタの両方の機能を持つトランジスタで構成することができる。図９の例では、ＡＮＤ回路ＡＣ１では、トランジスタ４０２，４０４，４０５に書き込みがなされ、閾値電圧が高い状態になっている。従って、アドレス信号Ａｎ，Ａ１，Ａ０がＨ，Ｈ，Ｌレベルになった時のみ最下段のノードＮ1,0 まで電流が達してＨレベルにする。
【００８８】
判定アクティブ化回路ＪＡＣとクランプ回路４４、ブロックイネーブル信号発生回路４２は図８と同様の機能を有する。アクティブ化回路ＪＡＣは、Ｐチャネルトランジスタ４２２、二つのＥＥＰＲＯＭトランジスタ４２３，４２４及びＮチャネルトランジスタ４２５から構成される。不良セルに対応するアドレスが書き込まれると、トランジスタ４２４が書き込まれ高い閾値電圧状態とされる。一方、アドレスが書き込まれないＡＮＤ回路にはトランジスタ４２３が書き込まれ、電源からの電流がカットされる。
【００８９】
またブロックイネーブル信号ＦＢＥを生成する回路では、使用中のブロックに対してトランジスタ４２１が書き込み状態とされ、ブロックイネーブル信号ＦＢＥがＨレベルとされる。その結果、トランジスタ４２３がオン、４２５がオフとなり、電源ＶＬからの電流がＡＮＤ回路に供給される。
【００９０】
尚、図９ではＥＥＰＲＯＭを利用しているが、説明を簡単にするためそれらのＥＥＰＲＯＭ素子への書き込み及び消去回路は省略されている。また、ＥＥＰＲＯＭ素子は、消去状態が高い閾値電圧で書き込むことにより閾値電圧が低くなる場合でも同様に使用することができる。その場合は、ブロックイネーブル信号の生成回路４２において、トランジスタ４２１が電源ＶＬとインバータとの間に設けられる点で異なる。
【００９１】
図８や図９で示したＡＮＤ型のアドレス比較回路は、電源から供給される電流パスが、アドレス信号に対応するＡＮＤ素子のトランジスタが全て導通した時に形成され、比較結果としてアドレス一致信号が出力される。従って、アドレス信号が多くなるとそれだけ比較結果が出力されるまで長い時間を要することになる。これが、このＡＮＤ型のアドレス比較回路の不利な点である。
【００９２】
図１０は、その点を改良したアドレス比較回路の構成図である。図１０のアドレス比較回路は、アドレス信号Ａ１１−Ａ８を比較する回路部分ＡＣＩと、アドレス信号Ａ７−Ａ４を比較する回路部分IIと、アドレス信号Ａ３−Ａ０を比較する回路部分ＡＣIIIの３つの部分に分割されている。そして、それぞれのアドレス比較回路ＡＣの出力部にはクランプ回路４４とバッファ４６が挿入されている。リセット時にクランプ信号ＳＣＡで一斉にバッファの入力端子がＬレベルになった後、アドレスが入力される。従って、電源ＶＬからの電流は、先ず判定アクティブ化回路ＪＡＣからアドレスＡ１１−Ａ８を入力するＡＮＤ回路ＡＣＩを流れる。その上位ビットで一致した場合は、今度は再度バッファ４６に接続される電源からの電流が中位ビットＡ７−Ａ４を入力するＡＮＤ回路ＡＣIIを流れる。再度その中位ビットで一致した場合は、最後にバッファ４６からの電流が下位ビットＡ３−Ａ０を入力するＡＮＤ回路ＡＣIIIを流れる。全て一致した場合のみ、アドレス一致信号／ＡＭＳ１−ＮａがＬレベルとなる。
【００９３】
従って、それぞれのバッファ回路ＪＡＣ，４６が駆動すべきＡＮＤ回路の長さが短くなり、それに応じてそのＣＲ時定数が小さくなり、出力の確定を高速に行うことができる。しかも、消費電流は単純に３倍にはならない。
【００９４】
尚、図１０の例ではアドレス比較回路は、縦方向にも複数のブロックに分割されている。例えば、上側の４セットのＡＮＤ回路はブロックイネーブル信号／ＦＢＥ１で活性化され、下側の４セットのＡＮＤ回路はブロックイネーブル信号／ＦＢＥ２で活性化される。
【００９５】
図１１は、更に図１０のアドレス比較回路を改良した例を示す図である。アドレス比較回路をＡＣＩ，ＡＣII，ＡＣIIIに分割した点は同じである。そして、アドレスＡ１１−Ａ８を比較するＡＮＤ回路ＡＣＩの部分をＮａ／２セットに減らして、２セットのＡＮＤ回路に１つの上位アドレス用のＡＮＤ回路を配置するようにした点で異なる。こうすることで、ＡＮＤ回路の個数を減らすことができ、その分消費電流を節約することができる。勿論、アドレス比較回路ＡＣＩの部分をもっと少ないセット数に減らしても良い。
【００９６】
図１１の例では、最上位アドレス部分と残りの下位アドレス部分との間が１対２の対応関係になっている。従って、上位アドレスＡ１１−Ａ８を比較した比較一致信号は、バッファ４６を介して下位の２セットのＡＮＤ回路に供給される。この様な構成にしても、置換される冗長セルの数が減っていないので、救済できるアドレスのビット数は単純には減ることはない。しかし、確率的には救済できるアドレスの数が減ることになる。つまり、アドレス信号の上位の４ビットＡ１１−Ａ８が共通な領域で２ビット救済が行われずに１ビットのみが救済される場合が続出すると、最悪ケースでは全体で救済可能なセル数は１／２まで減少することになる。
【００９７】
しかしながら、通常は、リフレッシュ期間が短い不良セルの分布はポアソン分布に類似するふるまいをするので、上記の様に最悪ケースとなることは殆どない。従って、リフレッシュ不良セルの分布を考慮しながら、省略すべき上位ビットのＡＮＤ回路の数を最適化すれば、少ない消費電流で、十分なビット数のリフレッシュ不良セルを救済することができる。
【００９８】
このような省略を実施する方法は、種々考えられるが、後でマスク変更が可能なように、バルクトランジスタはそのまま残しておき、将来のマスク変更で、省略ＡＮＤ回路セットを変更する方法が有効である。その場合は、プロセスの最終工程に近いマスク層でそのような切り替えを行うことができるようにしておくことで、省略する回路の変更を柔軟に行うことができる。特に、最上層に位置する配線層（通常メタル層）のマスクオプションで省略するＡＮＤ回路の数を変更することが好ましい。
【００９９】
［固定不良セル救済用冗長セルアレイとアドレス比較回路］
図１，２にて、固定不良セルを救済するためのライン毎またはブロック毎に置換される冗長セルアレイＢ２を、チップ内の複数のメモリセルブロックに共通に設けることを説明した。以下、その固定不良セル救済用の冗長セルアレイの例を説明する。
【０１００】
図１２は、そのような共通に設けられた冗長セルアレイＢ２が不良セルを含むラインまたはブロックとどの様に置換されるかについて説明する図である。この例では、半導体チップ１０上に１６つのメモリセルブロックＭＣＢが設けられ、その間に周辺回路が設けられている。チップ１０内には図示しないが、冗長セルアレイＢ２とアドレス比較回路Ｂ１も設けられる。
【０１０１】
今、仮に斜線の５０と５２の領域に固定不良セルが検出されたとする。例えば、５０はワード線の短絡不良、５２がビット線の短絡不良とする。その場合は、領域５０は複数の隣接ワード線を一括して冗長メモリセルアレイＢ２内の領域５０Ｓと置き換えられる。また、領域５２は複数の隣接ビット線を一括して冗長メモリセルアレイＢ２内の領域５２Ｓと置き換えられる。冗長メモリセルアレイＢ２内には、チップ１０内のメモリセルブロックＭＣＢと同じ容量のメモリセルアレイ５４がセンスアンプＳＡ、行デコーダ・ドライバＲＤＥＣ，列デコーダ・選択回路ＣＤＥＣに加えて、行方向の冗長メモリセルアレイ５１と列方向の冗長メモリセルアレイ５３がそれぞれのデコーダＤＥＣと共に設けられている。この冗長メモリセルアレイ５１，５３に対するデコーダＤＥＣには、アドレス比較回路Ｂ１からのアドレス一致信号ＡＭＳが供給され、置き換えられた冗長セル領域５０Ｓ，５２Ｓが選択される。また、行及び列デコーダＲＤＥＣ，ＣＤＥＣには通常のアドレス信号が供給され、置換された冗長メモリセルへのアクセスを通常通り行なう。
【０１０２】
図１３は、冗長メモリセルアレイＢ２とそのアドレス比較回路Ｂ１との関係を詳細に示す図である。冗長メモリセルアレイＢ２の構成は、図１２に示したのと略同じである。通常のメモリセルブロックと同じ容量の２５６×４０９６のメモリセルアレイ５４に加えて、Ｎｘセットのワード線からなる行側の冗長メモリセルアレイ５１と、Ｎｙセットのビット線対からなる列側の冗長メモリセルアレイ５３とが設けられている。ワード線の置換セットが４本のワード線からなる場合は、冗長メモリセルアレイ５１のワード線本数はＮｘ×４となる。またビット線対の置換セットが２対のビット線対からなる場合は、冗長メモリセルアレイ５３のビット線対の数はＮｙ×２となる。従って、センスアンプＳＡは、合計４０９６＋（Ｎｙ×２）個設けられる。
【０１０３】
アドレス比較回路Ｂ１は、行アドレス比較回路ＲＡＣと列アドレス比較回路ＣＡＣに分けられ、それぞれのアドレス一致信号ＡＭＳが冗長セルアレイ５１，５３のデコーダＤＥＣに供給される。図１３の例では、行アドレス比較回路ＲＡＣは、ＮｂセットのＡＮＤ回路からなり、従ってＮｂ個の行アドレスを記憶することができる。しかしながら、前述した通り、冗長セルアレイへの置換は複数のワード線単位で行なうのがより効率的であるので、Ｎｂ個のアドレス一致信号ＡＭＳは一旦エンコーダ５６で行側の冗長セルアレイのワード線の置換セット数のＮｘにエンコードされる。そして、配線の引回し領域を節約する為に、ワード線セットＮｘを選択するために必要な選択信号log2Nxビットが出力される。また、同時に行側アドレス比較回路ＲＡＣに入力された行アドレスＡ０−Ａ１１の内下位の８ビットＡ０−Ａ７は、冗長セルアレイの行デコーダＲＤＥＣにも入力される。
【０１０４】
一方、列アドレス比較回路ＣＡＣも同様に、ＮｃセットのＡＮＤ回路から構成されＮｃ個の列アドレスを記憶する。そして、エンコーダ５８によりＮｙビットにエンコードされ、列側冗長メモリセルアレイ５３のデコーダＤＥＣにビット線対Ｎｙセットを選択するために必要な選択信号log2Nyビットが出力される。また、同時に列側アドレス比較回路ＣＡＣに入力された列アドレスＡ１２−Ａ２３は、冗長セルアレイの列デコーダＣＤＥＣにも入力される。
【０１０５】
行アドレス比較回路ＲＡＣから出力される行アドレス一致信号ＲＡＭＳと列アドレス比較回路ＣＡＣから出力される列アドレス一致信号ＣＡＭＳとがＡＮＤゲートを介して比較一致信号／ＣＦとしてマルチプレクサＭＰＸに供給される。更に、置換データバスＤＢＦからの置換データもマルチプレクサＭＰＸに供給される。行アドレス一致信号ＲＡＭＳは行デコーダ・ドライバＲＤＥＣに与えられ、冗長セルアレイ５１が選択される時にセルアレイ５４が選択されるのが禁止される。また列アドレス一致信号ＣＡＭＳも同様に列デコーダＣＤＥＣに与えられ、冗長セルアレイ５３が選択される時にセルアレイ５４が選択されるのが禁止される。
【０１０６】
図１４は、冗長セルアレイＢ２の他の構成例を示す図である。固定不良セルの発生は、例えばワード線方向において配線短絡不良等が発生する確率がビット線方向において同等の不良が発生する確率よりも高い場合がある。或いは、ワード線の置換はできるだけ多くのワード線を含むブロック単位で行なうことが歩留りの改善につながる場合もある。その場合は、ワード線側の置換に使用する冗長メモリセルの容量をビット線側よりも大きくすることが、置換効率の改善につながる。
【０１０７】
図１４では、ワード線側の置換用の冗長メモリセルアレイを５１Ａ，５１Ｂ，５１Ｃと大きな容量にしている。ビット線側の置換用の冗長メモリセルアレイ５３は、行側に比較して３分の１の容量である。行・列デコーダＲＤＥＣ，ＣＤＥＣや冗長メモリセルアレイ用のデコーダＤＥＣを共用してスペース効率を上げる為に、図１４の例では、行側の冗長メモリセルアレイ５１Ａ，５１Ｂ，５１Ｃと列側の冗長メモリセルアレイ５３とが図示される様に配置されている。それぞれのデコーダには、図示される通りのアドレス信号Ａ，Ｃとエンコードされた冗長メモリセル選択信号Ｂ，Ｄが与えられる。
【０１０８】
図１４の例では、行側の冗長メモリセルアレイ５１は、２５６本×３＝７６８本のワード線を有する。また列側の冗長メモリセルアレイ５３は、４０９６対のビット線対を有する。
【０１０９】
図１５は、図１４と同等の構成をもつ固定不良セル用の冗長メモリセルアレイＢ２の変形例である。この例では、行側の冗長メモリセルアレイ５１Ａ，５１Ｂ，５１Ｃはそれぞれ６４本のワード線を有するので、全部で６４×３＝１９２本のワード線を有する。また、列側の冗長メモリセルアレイ５３は１０２４対のビット線対を有する。これらのワード線とビット線対の比率は、それぞれのチップが持つ不良発生状況に応じて最適化されることが好ましい。
【０１１０】
［融合したアドレス比較回路と冗長セルアレイ］
図１６は、リフレッシュ不良セル用のアドレス比較回路Ａ１、その冗長メモリセルアレイＡ２と、固定不良セル用のアドレス比較回路Ｂ１、その冗長メモリセルアレイＢ２とが融合した場合の詳細なブロック図である。融合させる場合は、図２で示した通り、アドレス比較回路Ａ１，Ｂ１がＣ１として融合するのが最も効率的である。
【０１１１】
図１６では、行アドレスＡ０−Ａ１１と列アドレスＡ１２−Ａ２３の供給に対して、リフレッシュ不良セル用のアドレス比較回路６０Ｒ，６０Ｃ、固定不良セル用のアドレス比較回路６２Ｒ，６２Ｃ，６４Ｒ，６４Ｃが図示される通り配置されている。また、リフレッシュ不良セル用の冗長メモリセルアレイＡ２では、対応するアドレス比較回路６０Ｒ，６０Ｃからのアドレス一致信号ＡＭＳにより直接置換すべきメモリセルがアクセスされる。一方、固定不良セル用の冗長メモリセルアレイＢ２では、図１３で説明した通り、アドレス比較回路Ｂ１からのアドレス一致信号ＡＭＳをエンコーダ５６，５８を介して与えられる選択信号Ｂ，Ｄをデコードして、置換すべきメモリセルがアクセスされる。
【０１１２】
そして、リフレッシュ不良セル用の比較一致信号／ＣＲと置換データＤＢＲが図３で示したマルチプレクサＭＰＸに与えられる。また、固定不良セル用の比較一致信号／ＣＦと置換データＤＢＦも同様にマルチプレクサＭＰＸに与えられる。
【０１１３】
図１６の例では、冗長セルアレイＡ２は、１ビット単位で置換される。従って対応するアドレス比較回路Ａ１には、全ての１６Ｍビット分に対応するアドレス信号Ａ０−Ａ２３が供給され、前述したＡＮＤ回路により記憶された置換アドレスとの比較が行なわれる。
【０１１４】
また、図１６の例では、冗長セルアレイＢ２は、１ビット単位で置換されることもできるし、また前述してきた通りライン毎またはブロック毎の置換を行なうこともできる。アドレス比較回路Ｂ１には、全てのアドレス信号が入力されて、置換アドレスとの比較を行なうＡＮＤ回路群６２Ｒ，６２Ｃ，６４Ｒ，６４Ｃが設けられている。従って、理論的には１ビット単位での冗長メモリセルとの置換が可能になる。但し、現実的にはライン毎またはブロック毎の置換になり、その場合は、対応するＡＮＤ回路からの比較一致信号が一部無視される。
【０１１５】
固定不良セル用の冗長メモリセルアレイＢ２は、図１６では、２ブロックに分割され、各ブロックが中央に行デコーダＲＤＥＣ／ＤＥＣを有する。この冗長メモリセルアレイＢ２は、大容量である為、１トランジスタと１キャパシタからなるメモリセルをマトリクス状に並べたＤＲＡＭと同じ構成である。
【０１１６】
図１７は、同様に図２で示した融合型のアドレス比較回路と冗長メモリセルアレイの構成例を示す図である。この例では、図１６と比べると、固定不良セル用のアドレス比較回路Ｂ１の内、行アドレスを比較するＡＮＤ回路群６２Ｒと列アドレスを比較するＡＮＤ回路群６４Ｃとが省略されている。
【０１１７】
図１３で示した通り、固定不良セル用の冗長メモリセルアレイは、不良の発生確率からワード線またはビット線単位のライン毎の置換が現実的である。その場合、行デコーダＲＤＥＣ／ＤＥＣに供給される選択信号は、行アドレスを比較した比較回路６４Ｒからのアドレス一致信号ＡＭＳから生成されれば十分である。また、列デコーダＣＤＥＣ／ＤＥＣに供給される選択信号も、列アドレスを比較した比較回路６２Ｃからのアドレス一致信号ＡＭＳから生成されれば十分である。従って、図１６の場合と比較して、ＡＮＤ回路群６２Ｒと６４Ｃが省略された分、消費電流が節約できることになる。
【０１１８】
図１８は、図１７の例を更に改良した融合型のアドレス比較回路と冗長メモリセルアレイの構成例を示す図である。この例では、先ず第一に、リフレッシュ不良セル用の冗長メモリセルアレイＡ２が１６ビット出力になっている。従って置換データバスＤＢＲ，ＤＢＦはそれぞれ１６本で構成される。それに伴って、アドレス比較回路６０Ｃ、６２Ｃからは、４ビット分の列アドレスを比較するＡＮＤ回路群７０と７２が省略されている。従ってアドレス比較回路６０Ｃでは、アドレスＡ１２〜Ａ２０の８本についての記憶回路と比較回路が設けられるだけで足りる。冗長メモリセルアレイＡ２内は、図５で示したスタティック型のメモリセルが、アドレス一致信号ＡＭＳに沿って１６個設けられる構成となる。また、冗長メモリセルアレイＢ２内では、１６のビット線対単位で一括して置換される。
【０１１９】
第二に、固定不良セル用の冗長メモリセルアレイＢ２は、４本のワード線単位で置換が行なわれる。従って、アドレス比較回路６４Ｒから、２ビット分の行アドレスを比較するＡＮＤ回路群７４が省略されている。そのため、アドレス比較回路６４ＲではアドレスＡ０〜Ａ９の１０本に対応する構成となっている。
【０１２０】
第三に、各アドレス比較回路６０Ｒ，６０Ｃ，６４Ｒ，６２Ｃは、図１０で説明した通り、太線で示される如く複数ブロックに分割されている。図１８中には示されないが、図１０で示した通り、分割ブロック間にはクランプ回路と増幅バッファ回路が設けられて、アドレス比較のスピードを上げている。
【０１２１】
図１８の例では、置換データバスＤＢＦ，ＤＢＲが１６ビット構成である。この構成は、メモリ内のグローバルデータバス線が１６ビットで入出力回路も１６ビットで構成される場合には整合性が高い。即ち、図３で示したマルチプレクサＭＰＸでは、これらの１６ビットのデータ信号についてのマルチプレクスが行なわれるからである。
【０１２２】
図１９は、更に図１８の例を改良した融合型のアドレス比較回路と冗長メモリセルアレイの構成例を示す図である。図１９の例では、第一に、リフレッシュ不良セル用の冗長メモリセルアレイＡ２とそのアドレス比較回路Ａ１との関係を、図６で示した様にした点が、図１８と異なる。即ち、行アドレス比較回路６０Ｒと列アドレス比較回路６０Ｃとの間に冗長メモリセルアレイＡ２を設けた。こうすることで、固定不良セル用のアドレス比較回路も行側６４Ｒと列側６２Ｃをそれぞれエンコーダ５６，５８の両側に配置することができる。図から明らかな通り、図１８に比較してスペース効率が向上する。
【０１２３】
第二に、リフレッシュ不良セル用のアドレス比較回路Ａ１の行側６０Ｒについて、図１１で示した通り、アドレス２ビット分についてのＡＮＤ回路を半分にしている。即ち、行アドレスの左から２ビットＡ０，Ａ１が入力されるＡＮＤ回路は、一つ飛びに省略される。図中７６が省略されたＡＮＤ回路部分であり、図中７８のＡＮＤ回路の出力が、他のアドレス信号を受けるＡＮＤ回路群の２セットに対して供給される。
【０１２４】
図１９の場合は、ＡＮＤ回路群の数が非常に少なくなっているので、アドレス比較回路のスピードを向上させることができる。また、無駄なＡＮＤ回路群が省略されたため、消費電流も節約される。
【０１２５】
図２０は、本発明のメモリ装置内のメモリセルアレイ又は固定不良セル用の冗長メモリセルアレイＢ２に利用されるメモリセルの回路例を示す。各メモリセルＭＣは、一個のトランジスタＱ１とキャパシタＣ１から構成される。このようなダイナミック型メモリセルは、一般的によく知られている通り、キャパシタＣ１にデータを表示する電荷が蓄積され、ビット線ＢＬを介してセンスアンプＳＡにより読みだされる。そして、キャパシタＣ１に蓄積された電荷は、所定の時間後に所定の許容レベルまで減少する前に、センスアンプＳＡで増幅され再書き込みが行なわれる。これが、リフレッシュ動作である。プロセス条件等により、その許容レベルまで電荷が減少する時間は、メモリセルによりバラツキがある。
【０１２６】
以上説明したが、リフレッシュ不良セル用の冗長メモリは、前述した４トランジスタ・ダイナミック型メモリセルを含むダイナミック型のメモリセルよりも、リフレッシュ時間が長いか無限大のスタティック型のメモリセルのほうが好ましい場合がある。リフレッシュ不良セルに対しては、前述した通り、単位ビットまたは数ビット単位での置換が効率が良い。従って、アドレス比較回路では、全てのアドレス信号との比較を行なう必要があり、アドレス比較に時間がかかる場合がある。それに対して、スタティック型のメモリセルではセンスアンプ回路による増幅が容易に高速化でき、冗長メモリセルアレイとしてのアクセスタイムも大幅に高速にできる。勿論、メモリセルの素子数は多いので面積が大きくなるが、ビット単位で置換されるメモリであるので、それほどの容量は求められない。
【０１２７】
一方、固定不良セル用の冗長メモリは、不良の発生の原因からライン毎またはブロック単位での置換が好ましい。従って、大容量のメモリになりがちである。そのため、冗長メモリセルは、１トランジスタと１キャパシタからなるＤＲＡＭタイプのメモリセルで構成することが好ましい。
【０１２８】
しかしながら、本発明はそれに限定されるわけではない。全てをスタティック型または全てをダイナミック型のメモリセルにすることでも良い。また、本発明は、１トランジスタと１キャパシタで構成されるメモリセルのＤＲＡＭに限らず、４トランジスタで構成されるメモリセルのＳＲＡＭの場合でも適用することが可能である。
【０１２９】
［階層構造のリフレッシュ不良救済用の冗長セル構造］
以上説明してきたメモリ装置は、基本的に図１或いは図２で示した様なリフレッシュ不良用の冗長メモリセルをチップ全体で一箇所に集中して配置させた例である。このような集中型の構成は、リフレッシュ不良がチップ全体に分散的に発生するので、不良セルの救済の柔軟性を上げてその救済確率を上げることができると言う利点を有する。
【０１３０】
しかしながら、メモリの大容量化に伴いそのような集中的に形成されるリフレッシュ不良用の冗長セルアレイとそのアドレス比較回路は、チップ内の大きな領域を占有することになると共に、アドレス比較回路での消費電力が増大ししかもスピードが遅くなるという欠点を有する。従って、例えば２５６Ｍビットの様に大容量化されたメモリ装置では、上記した様な集中的に配置したリフレッシュ不良用の冗長セル構成では限界を招く。
【０１３１】
そこで、考えられる解決策は、メモリ装置を構成する複数のメモリセルブロック毎にリフレッシュ不良救済用の冗長セルとそのアドレス比較回路を設けることである。即ち分散型の冗長セル構成である。ところが、そのような分散型の構成では、集中型と同等の救済可能なビット数を確保する為には、各ブロックに要求される救済用冗長セルのビット数がを非常に多く設けなければならず、チップ全体でのトータルの救済用冗長セルのビット数は膨大な数になる。
【０１３２】
この点を説明する為に、一例として、１Ｍ（２20）ビットのメモリであって、６４Ｋ（２16）ビットのメモリブロックが１６ブロック設けられている場合を仮定する。そして、平均的に１６Ｋ（２16）ビット当たり１ビット分の不良率まで救済したいとする。即ち、チップ全体では６４ビット（１Ｍ／１６Ｋ）のリフレッシュ不良セルをある程度十分な救済確率（例えば９９％）程度救済するとする。この場合に、前述してきた救済用の冗長セルを集中的に配置する場合は、単純に６４セット（単ビット救済なら６４ビット、１６ビット一括救済なら６４セット）の冗長セルアレイとそれに対応するアドレス比較回路を設ければ良い。その場合の各セットのアドレス幅は行と列を合わせて２０ビット（１Ｍ＝２20）となる。
【０１３３】
一方、１６個からなる６４Ｋビットのメモリブロック毎に救済用の冗長セルアレイを形成する分散式の場合は、平均値である４ビット（＝６４Ｋ／１６Ｋ）分を救済する４セットの冗長セルアレイでは、同様の救済確率を得ることができない。即ち、各メモリブロックでｎビット救済可能な確率をｆ（ｎ）とすると、チップ全体での救済確率はそのべき乗の｛ｆ（ｎ）｝16となるからである。従って、ブロック内での救済確率ｆ（ｎ）＝０．９９であったとしても、チップ全体では、｛ｆ（ｎ）｝16＝０．８５に低下してしまう。
【０１３４】
図２２は、１つのメモリブロック内でのリフレッシュ不良ビット数とその発生確率の関係を示すグラフである。前述した様に、ブロック内では４ビットの不良が発生する確率が最も大きいが、１０ビット以上の不良が発生する確率が０になることはない。図２３は、図２２のグラフの不良ビット数とそれに対応する積分値を示すグラフである。このグラフから明らかな通り、１メモリブロック内での救済確率を９９％より高くする為には、救済できる不良ビット数を例えば１１ビット以上にする必要がある（１１ビットで９９．６％）。それでも、チップ全体での救済確率は、上記した様にその１６乗になる。従って、仮に１メモリブロック内に１２ビットの冗長セルアレイを設けたとすると、１６個のメモリブロックを合計すると１２×１６＝１９２ビットとなり、集中型にした場合の６４ビットに比較してかなり多くなる。
【０１３５】
ブロック毎にリフレッシュ不良救済用の冗長セルアレイを設けることにより、各ブロック内のアドレスの本数が、上記の例では１６ビットに減るので、そのアドレス比較回路で比較すべきアドレスの本数が少なくなり、集中型の欠点を補うことができるが、一方で、図２２、２３に示される通り、救済確率を上げる為にはブロック毎に用意すべき冗長セルアレイのビット数（セット数）が大きくなり、チップ全体での合計の冗長セルアレイの容量が非常に大きくなる。
【０１３６】
そこで、リフレッシュ不良セルを救済する為の冗長セルアレイ構成として、本実施の形態例では、各メモリブロック毎にある程度の救済確率を達成できる程度の冗長セルアレイを設け、更にチップ全体で共通に救済用の冗長セルアレイを設けるという階層構造を採用する。かかる階層構造にすることで、各メモリブロックでは例えば平均不良ビット数あるいはそれより少し多い不良ビットまでを救済し、各ブロックで救済できなかった不良セルをチップ全体に共通に設けた救済用冗長セルアレイで救済する。更に、この階層構造は２層ではなく３層、４層とすることもできる。全体のメモリ容量とメモリブロック数、そのブロックの容量等のパラメータに従って最適の階層数が選択される。
【０１３７】
図２４は、かかる階層構造のリフレッシュ不良セル救済用の冗長セルアレイを有するメモリ装置のチップ全体構成図である。この例は、２５６Ｍビットの容量を有するメモリの例であり、図１と対応する部分には同様の引用番号を付している。チップ１０内には、それぞれ３２ＭビットのメモリセルブロックＭＣＢ（１６Ｍのブロックが図示しないコラムデコーダの両側に設けられている。）が８個設けられ、その間に周辺回路１６が設けられている。そして、リフレッシュ不良セル救済用の冗長セルアレイは、各メモリブロックＭＣＢ毎に設けた下位の冗長セルアレイＡ２０１〜Ａ２０８とチップ全体で共通の上位の冗長セルアレイＡ２０の２階層構造となっている。そして、それぞれのアドレス比較回路Ａ１０１〜Ａ１０８とＡ１０がそれらの冗長セルアレイに併設される。
【０１３８】
そして、集中型の冗長セルアレイＡ２０では、例えばＮ１セット分の冗長セルアレイを有する。そして、対応するアドレス比較回路Ａ１０ではメモリ全体のアドレス（１６ビットの行アドレスと１２ビットの列アドレス、２28＝２５６Ｍ）について、不良アドレスの記憶とアドレス比較ができる様に構成される。一方、各メモリブロックＭＣＢに設けられた分散型の冗長セルアレイＡ２０１〜２０８では、例えばＮ２セット分の冗長セルアレイを有する。また、各メモリブロックＭＣＢでのアドレス比較回路Ａ１０１〜１０８では、１３ビットの行アドレスと１２ビットの列アドレス（２15＝３２Ｍ）について不良アドレスを記憶し入力されるアドレスと比較する。
【０１３９】
そして、各メモリブロックＭＣＢでの不良ビットは、それぞれのブロック内の冗長セルと置換され、ブロック内の不良ビット数がＮ２を越える時は、集中型の冗長セルアレイＡ２０内の冗長セルアレイと置換される。
【０１４０】
図２５は、図２４のメモリの全体のブロック図の例である。この例では、リフレッシュ不良セル救済用の冗長セルアレイに加えて、固定不良セル救済用の冗長セルの構成も示している。この例では、固定不良セル救済用の冗長セルアレイは、各メモリブロックＭＣＢ内にそれぞれ設けられている。
【０１４１】
ブロック１内には、メモリセルアレイＭＣに隣接してその中の固定不良セルを救済する為の冗長セルアレイＢ２０１（例えばＳＲＡＭ）がアドレス比較回路Ｂ１０１と共に設けられている。そして、メモリセルＭＣまたは冗長セルアレイＢ２０１のいずれかのデータが出力される。メモリセルブロックＭＣＢには、その中のリフレッシュ不良セルを救済する為の冗長セルアレイＡ２０１とそのアドレス比較回路Ａ１０１とが設けられている。そして、分散型の冗長セルアレイＡ２０１からは、アドレス信号の比較一致信号judge と置換データバスdataとが出力される。そして、ブロック内に設けたマルチプレクサＭＵＸにより、いずれかのデータが比較一致信号judge に従って選択されて、ブロック１の出力データとしてローカルバス線ＬＢＳに出力される。
【０１４２】
この様に、固定不良セル用の冗長セルアレイを一般的に行われる様にメモリセルＭＣに併設したので、そのアドレス比較回路はＮＯＲ回路により高速に動作し、通常のメモリセルか救済用の置換される冗長セルかの一方がアクセスされて、記憶されたデータを読みだす。一方、分散型のリフレッシュ不良救済用の冗長セルのアドレス比較回路Ａ１０１では、前述してきた様なＡＮＤ回路構成にして、スピードは劣るがその消費電力が低減された構成になっている。従って、前述した通りに一致信号judge と置換データdataとがマルチプレクサ回路ＭＵＸに与えられて、メモリセルからのデータと置換データのいずれか一方が選択される。
【０１４３】
各ブロック内で、各ブロックに設けた集中型の冗長セルアレイで救済できない程多くのビット数のリフレッシュ不良セルが発生した場合は、足りない分のビットが、チップに共通に設けた集中型の冗長セルアレイＡ２０にて救済される。従って、各ブロック内のリフレッシュ不良救済用の冗長セルアレイＡ２０１のビット数をそれ程大きくすることなく、全体の救済確率を上げることができる。
【０１４４】
図２５に示される様に、各ブロックからのローカルバスＬＢＳはブロック出力選択回路ＢＯＳにて選択され、更に、マルチプレクサＭＵＸにて集中型の冗長セルアレイＡ２０からの置換データdataとグローバルバスＧＢＳとの間の選択が、比較一致信号judge に従って行われる。この場合も、集中型の冗長セル用のアドレス比較回路Ａ１０は、前述したＡＮＤ構成の回路が採用される。
【０１４５】
図２６は、チップ全体に共通に設けられた集中型の冗長回路の冗長セルアレイＡ２０とそのアドレス比較回路Ａ１０とを示すブロック図である。この図は、図１９に示したリフレッシュ不良救済用のアドレス比較回路Ａ１とその冗長セルアレイＡ２と同等である。但し、この例のメモリ容量が２５６Ｍと大きいので、行アドレスはＡ０〜Ａ１５と１６本あり、列アドレスはＡ１６〜Ａ２７と１２本ある。即ち、２28＝２５６Ｍビットである。但し、置換用の冗長セルアレイＡ２０は同様に１６ビット構成であるので、アドレス比較回路Ａ１０内の列アドレス比較回路ＣＡＣへのアドレスはＡ２０〜Ａ２７の８本である。
【０１４６】
更に、この集中型の冗長用回路では、置換可能セット数がＮ１セット（例えば１０２４（１Ｋ）セット）設けられている。従って、各ブロックで救済できなかったリフレッシュ不良ビットの数が１Ｋビットになるまで、そのチップを救済することができる。
【０１４７】
尚、１６ビットの出力セットが置換データバスdata(DBR) に出力され、アドレス比較回路の出力が比較一致信号judge(/CR)として出力される点は、前述した図１９の場合と同じであり、ここでの説明は省略する。
【０１４８】
図２７は、図２５中の各ブロックの構成を示すブロック図である。この図は、図２５のブロック１を例にしている。１６Ｍビットのメモリセルブロックが真ん中に設けられたコラムデコーダ８０の両側（図中では上下側）に設けられ、トータルで３２Ｍビットのブロックになっている。しかも、上下の１６Ｍビットのブロックも真ん中の行デコーダ・ドライバ８１をはさんで両側に分けられている。アドレス信号Ａ３〜Ａ２７は、各行デコーダ・ドライバ８１、列デコーダ８０に与えられると共に、ブロック内の固定不良用のアドレス比較回路Ｂ１０１にも与えられる。そして、行側のアドレス比較回路Ｂ１０１で一致信号ＲＯＭ１，ＲＯＭ２が出力されたときは、通常のメモリセルＭＣへのアクセスは禁止され、置換用に設けた固定不良用の冗長セルの冗長ワード線ＲＷＬが立ち上がり、冗長ワード線が代わりにアクセスされる。また、列側のアドレス比較回路Ｂ１０１で一致信号ＣＯＭが出力された時は、通常のセンスアンプＳＡではなく冗長センスアンプＲＳＡが選択されてデータバス線に接続される。上記の構成は、一般的に実施されている固定不良救済用の冗長回路の場合と同等である。
【０１４９】
図２７のブロック内には、ブロック内のリフレッシュ不良セル救済用の冗長セルアレイＡ１０１とそのアドレス比較回路Ａ２０１とが設けられている。そして、アドレス比較回路Ａ２０１内にはリフレッシュ不良セルのアドレスがフューズやＥＥＰＲＯＭからなるＲＯＭ内に記憶され、供給されるアドレス信号と比較される。そして、比較一致信号JUDGE と冗長セルＡ１０１からのdataとがブロック内のマルチプレクサ回路ＭＵＸに供給される。そして、比較一致信号JUDGE に従って、メモリセルからのデータバスのデータか、リフレッシュ不良救済用の冗長セルアレイＡ１０１からのデータかの選択が行われ、ローカルバスＬＢＳに選択されたデータが出力される。
【０１５０】
図２８は、図２７のブロック内に設けられる分散型の冗長回路Ａ１０１，Ａ２０１のブロック図である。この分散型のリフレッシュ不良セル救済用の冗長回路は、基本的には図２６の集中型の冗長回路と同等の構成である。但し、ブロック内のリフレッシュ不良セルを救済する為の回路であるので、その行アドレスＡ３〜Ａ１５は１３本と少なくなっている。また、救済できるセット数はＮ２セットであり、例えば２０４８（２Ｋ）セットである。即ち、平均的な不良ビット数である３２Ｍ／１６Ｋ＝２Ｋである。このブロック内に設けられる分散型の冗長回路は、そのブロックが選択されない時はアドレス比較回路Ａ１０１の活性化が行われず、ブロックが選択された時のみ、ブロック選択信号により活性化信号／ＪＡＥがＡＮＤゲートを介して活性化回路ＪＡＣに与えられて活性化する。
【０１５１】
従って、図２６に示した集中型の冗長回路では常にアドレス比較回路が活性化されるのに対して、各ブロックに設けた分散型の冗長回路では、当該ブロックが選択されている時のみ活性化する。従って、集中型冗長回路の場合に比較してトータルの消費電力という観点では有利である。なお、行アドレスＡ３〜Ａ１５をブロック選択信号により活性化される時のみ比較回路に供給する構成にしても良い。
【０１５２】
さて、本例では２５６Ｍビットの容量のメモリが３２Ｍビットのメモリブロック８個から構成される。そして、図２６に示した集中型の冗長回路内の置換可能なセット数の例は、例えば１０２４ビット（１Ｋビット）、また図２８に示した分散型の各ブロックに設けられた冗長回路の置換可能セットの数は例えばそれぞれ２０４８ビット（２Ｋビット）である。前述した通り、リフレッシュ不良セルが発生する確率が１６Ｋビットに１個までを救済可能とした場合、集中型の冗長回路だけで対応すると、その置換可能セットの数は１６３８４セット（１６Ｋ＝２５６Ｍ／１６Ｋ）である。
【０１５３】
しかしながら、本発明の階層型の冗長構成を採用することで、各ブロックに２Ｋセットでトータル１６Ｋセット、そしてチップ全体に共通に１Ｋセットとすることで、同等の救済確率を得ることができ、それぞれの比較回路はできるだけ少なくできる。この場合のトータルの置換可能セット数は、１７Ｋセットである。従って、トータルの冗長セル容量は、全て集中型の冗長セルにした場合よりも大きくなるが、個々の冗長回路内の置換可能セット数は十分小さくすることができる。従って、集中的に大電流が消費されるなどの回路構成を避けることができる。しかも、それに伴う追加の冗長回路の容量はさほど大きなものではない。そして、全て分散型の冗長回路で実現するよりも、トータルの冗長回路内の置換可能セット数は少なくなる。
【０１５４】
更に、上記の上位階層の集中型の冗長回路を、チップ全体で単一の構成とせずに、チップの１／４の６４Ｍビットに対してそれぞれ上位階層の冗長回路として２５６セット（１０２４ビットの１／４）の置換可能セットを配置しても良い。その場合は、それぞれ記憶すべきアドレスと比較すべきアドレスの数は２ビット少なくなる。但し、その場合は、１０２４セットの集中冗長回路を上位階層として設ける場合よりもその救済確率は低下する。それを避ける為には、更に上位階層の冗長回路をチップ全体で一つ設け、その置換可能セット数を４セット等の最適のセット数に設定すれば良い。従って、その場合は冗長回路が各ブロック毎とチップ１／４毎とチップ全体用との３階層の構造となる。
【０１５５】
図２９は、リフレッシュ不良救済用の冗長回路を階層型にした場合の別の例を示すブロック図である。この例では、図２５の例と比較して、固定不良セル救済用の冗長回路Ｂ１，Ｂ２をチップ全体で共通に設けた例である。従って、固定不良セルに対しては集中型の冗長回路を、リフレッシュ不良セルに対しては集中型と分散型の階層構造の冗長回路を設けている。こうすることで、前述の通りアドレス比較回路のレイアウトを効率的に行うことができる。それ以外の点は、図２５の場合と同等である。
【０１５６】
図３０は、図２９の固定不良用冗長回路Ｂ１，Ｂ２とリフレッシュ不良用の冗長回路Ａ１０，Ａ２０を融合させて配置した例を示す図である。この回路図は、図１９に示した回路図と殆ど同等である。しかしながら、本例ではリフレッシュ不良救済用の冗長回路を階層構造にしているので、その置換可能セット数Ｎ１は、図１９の場合に比較するとかなり少なくなっている。上記した２５６Ｍビットの例では、ここの置換可能セット数Ｎ１は例えば１０２４ビット（１Ｋビット）である。
【０１５７】
それ以外の固定不良用の冗長回路のエンコーダ５６、５８や、冗長セルアレイＢ２の構成等は、図１９の場合と同様であるので繰り返して説明することはしない。
【０１５８】
［階層化ＲＡＭ型のリフレッシュ不良救済用冗長回路］
リフレッシュ不良セルを救済する冗長回路を階層化する点について説明した。上記の説明から理解される通り、冗長回路を階層化すると、最も最下層にある冗長回路はメモリセルアレイに隣接して設けられることになる。そこで、以下の実施の形態例では、ランダム・アクセス・メモリ（ＲＡＭ）であるメモリセルに不良ビットのアドレスを記憶させる構成を取ることで、最下層の冗長回路のアドレス記憶回路を簡略化する。
【０１５９】
一般に、不良ビットのアドレスをＲＯＭではなく、メモリセルと同じＲＡＭで構成することが提案されている。その場合の方法として、電源投入時にメモリチップ外に設けたプログラム可能なＲＯＭ（ＰＲＯＭ）から冗長アドレスを内部のメモリに書き込む方式と、メモリチップの周辺に形成したＲＯＭから電源投入時に冗長アドレスを内部のメモリに書き込む方式とが提案されている。従って、かかるＲＡＭ内に冗長アドレスを記憶させる方式を採用することで、最下層のブロック内の冗長回路を簡略化することができる。
【０１６０】
図３１は、このＲＡＭ型の冗長回路を採用したメモリセルブロック（３２Ｍビット）の全体ブロック図である。この構成は、図面の水平方向にワード線が配置され、そのワード線はメインワード線ＭＷＬ８４とサブワードデコーダ８５によって駆動されるサブワード線から構成される。２５６本のメインワード線を有する１Ｍビットのブロック８２が３２個形成されている。そして、それらのブロック８２の中央にメインワードデコーダとそのドライバ８３が形成される。センスアンプ９２は、各１Ｍビットのブロック８２の間にシェアードセンスアンプ方式で形成されている。従って、各１Ｍビットのブロックはその上下にあるセンスアンプを使用する。また、列アドレスをデコードするコラムデコーダ８６がブロックの下側に配置され、センスアンプを選択する。
【０１６１】
そして、この１Ｍビットのブロックは、更に１６個の６４ＫビットのセルアレイＭＣからなり、それぞれのセルアレイＭＣ毎に、冗長アドレスを実質的に記憶するマークＲＡＭ８７、８８が形成される。即ち、１Ｍビットのブロックは２５６本のワード線と２５６対のビット線、センスアンプＳＡから構成される。
【０１６２】
図３２は、図３１の６４Ｋビットのメモリセルアレイの部分を拡大した図である。上記した通り、６４ＫのメモリセルアレイＭＣは、２５６本のサブ・ワード線ＷＬと上下に１２８個づつのセンスアンプ９２から構成される。そして、サブワードデコーダ８５によって選択されたサブワード線が立ち上げられ、その記憶データがセンスアンプ９２で増幅されて、コラムデコーダ８６で選択されてデータが出力される。１００はプリデコードされた列アドレスである。
【０１６３】
このメモリセルアレイＭＣの左端に、本例の特徴的な点であるマークＲＡＭ８７、８８が形成され、更にリフレッシュ不良セルとの置換がされる冗長ＲＡＭ８９、９０がその横に形成される。この例では、８ビットを１セットとしてセット９３が冗長ＲＡＭ８９と、セット９４が冗長ＲＡＭ９０と置換される。不良セルのアドレスを記憶するアドレス記憶回路は、マークＲＡＭ８７、８８に置き換えられる。即ち、前述した通り、電源がオンになると同時にアドレス記憶用のＲＯＭからその記憶アドレスに従って、マークＲＡＭ８７、８８のデータが書き込まれる。その結果、不良セル９３、９４を選択するアドレスが入力されると、マークＲＡＭ８７、８８がオール０以外のそれぞれの位置データをマークＲＡＭ用のセンスアンプ８７ＳＡを介してマークＲＡＭ出力９７出力する。従って、置換される不良セルがアクセスされると、その行アドレスに関してはマークＲＡＭ８７、８８等により出力９７にオール０以外の場所データがＥＯＲ回路９３に与えられる。
【０１６４】
従って、冗長アドレスの内、行アドレスに関しては、マークＲＡＭ８７、８８を選択して出力９７にオール０以外のデータが出力されることで入力アドレスとの比較一致が行われる。そこで残るは、その行における冗長列アドレスと入力される列アドレスとが一致するか否かの判定が必要である。
【０１６５】
その為に、図３２の例では、ＥＯＲ回路９３、マークＲＡＭ番号ＲＡＭ９４、冗長コラムアドレスＲＡＭ９５を設けている。マークＲＡＭ番号ＲＡＭ９４と冗長コラムアドレスＲＡＭ９５には、その３２本のワード線にメモリブロック選択信号１０２が３２本与えられる。例えば、各メモリブロック（１Ｍビット）で４セットの置き換えを可能にするとすると、ブロック選択信号１０２に沿って横方向に４セットのマークＲＡＭ番号ＲＡＭ９４、冗長コラムアドレスＲＡＭ９５及びＥＯＲ回路９３１〜９３４が設けられる。
【０１６６】
図３３は、ＥＯＲ回路９３１の例を示すブロック図である。このＥＯＲ回路９３１内には、マークＲＡＭ８７、８８の出力９７とマークＲＡＭ番号ＲＡＭ９４１の記憶データと比較する４ビットのＥＯＲ回路１１０〜１１３と、それらの出力の論理和をとるＡＮＤ回路１２６を有する。更に、ＥＯＲ回路９３１内には、マークＲＡＭ８７、８８の行に対応する列アドレスを記憶するコラムアドレスＲＡＭ９５１の記憶アドレスと入力されるコラムアドレス信号１００とを比較するＥＯＲ回路１１４〜１２５とそれらの論理和をとるＡＮＤ回路１２８を有する。そして、両ＡＮＤ回路１２６，１２８の論理和をとるＡＮＤ回路１２７が設けられる。
【０１６７】
従って、対応するブロック選択信号１０２が選択されて立ち上がった時に、そのブロック内の記憶した冗長列アドレスが入力アドレスと一致するか否かの比較が行われ、一致する場合には、一致信号ｊｕｄｇｅがＯＲ回路１２９を介して出力される。
【０１６８】
上記の様に、マークＲＡＭを利用する場合においては、最下層のリフレッシュ不良セル救済用の冗長セルアレイを通常のメモリ領域内に設けることができ、少なくとも行アドレスについての比較一致回路が不要になる。そして、各メモリブロックでリフレッシュ不良セルが救済できない場合は、更に上層の冗長セルアレイによって救済される。この上層の冗長セルアレイは、マークＲＡＭの如き構成にはならず、前述と同等のＡＮＤ型の比較回路とＳＲＡＭメモリ等の様な冗長セルアレイから構成される。
【０１６９】
【発明の効果】
以上説明した通り、本発明によれば、リフレッシュ・インターバル期間が短い不良セルを冗長メモリセルに置換することができると共に、固定不良セルに対しても専用の冗長メモリセルに置換することができる。しかも、リフレッシュ不良セルの発生分布が分散的であるので、単ビットまたは数ビットのメモリセルを置換の単位とすることが効率的であり、それに伴い大容量の欠陥ビットのアドレス記憶部とアドレス比較回路を設ける必要がある。しかし、本発明ではＡＮＤ型のアドレス比較回路を採用することで、大容量化したアドレス記憶部及びアドレス比較回路での消費電流を抑えることができる。ただし、ＡＮＤ型の場合には従来一般的なＮＯＲ型に比べてスピードが劣るので、それぞれの冗長メモリからのデータと通常メモリからのデータとを入出力回路の前段付近に設けたマルチプレクサ回路で適宜選択し、全体としてのメモリのアクセス時間が長くならないようにしている。
【０１７０】
更に、２５６Ｍビットの様に大容量化した場合、リフレッシュ不良セル救済用の冗長回路を階層構造にすることで、スペースと消費電力を効率的に配置させることが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態のメモリの全体構成図である。
【図２】本発明の別の実施の形態のメモリの全体構成図である。
【図３】マルチプレクサＭＰＸの論理構成を示す図である。
【図４】リフレッシュ不良セル救済用冗長メモリセルアレイＡ２とそれに隣接されるアドレス比較回路Ａ１の構成図である。
【図５】冗長メモリセルアレイ（スペアメモリ）Ａ２の回路図である。
【図６】アドレス比較回路Ａ１と冗長メモリセルアレイＡ２の別の構成例を示す図である。
【図７】図６の冗長メモリセルアレイＡ２内の回路図である。
【図８】アドレス比較回路Ａ１の回路図である。
【図９】アドレス比較回路内のＡＮＤ回路の別の例である。
【図１０】 改良したアドレス比較回路の構成図である。
【図１１】別の改良したアドレス比較回路の構成図である。
【図１２】共通に設けられた冗長セルアレイＢ２が不良セルを含むラインまたはブロックとどの様に置換されるかについて説明する図である。
【図１３】冗長メモリセルアレイＢ２とそのアドレス比較回路Ｂ１との関係を詳細に示す図である。
【図１４】冗長セルアレイＢ２の他の構成例を示す図である。
【図１５】図１４と同等の構成をもつ固定不良セル用の冗長メモリセルアレイＢ２の変形例である。
【図１６】リフレッシュ不良セル用のアドレス比較回路Ａ１、その冗長メモリセルアレイＡ２と、固定不良セル用のアドレス比較回路Ｂ１、その冗長メモリセルアレイＢ２とが融合した場合の詳細なブロック図である。
【図１７】融合型のアドレス比較回路と冗長メモリセルアレイの別の構成例を示す図である。
【図１８】図１７の例を更に改良した融合型のアドレス比較回路と冗長メモリセルアレイの構成例を示す図である。
【図１９】図１８の例を改良した融合型のアドレス比較回路と冗長メモリセルアレイの構成例を示す図である。
【図２０】本発明のメモリ装置内のメモリセルアレイ又は固定不良セル用の冗長メモリセルアレイＢ２に利用されるメモリセルの回路例を示す図である。
【図２１】冗長メモリセルアレイ（スペアメモリ）Ａ２の別の回路図である。
【図２２】１つのメモリブロック内でのリフレッシュ不良ビット数とその発生確率の関係を示すグラフである。
【図２３】図２２のグラフの不良ビット数とそれに対応する積分値を示すグラフである。
【図２４】階層構造のリフレッシュ不良セル救済用の冗長セルアレイを有するメモリ装置のチップ全体構成図である。
【図２５】図２４のメモリの全体のブロック図の例である。
【図２６】チップ全体に共通に設けられた集中型の冗長セルアレイＡ２０とそのアドレス比較回路Ａ１０とを示すブロック図である。
【図２７】図２５中の各ブロックの構成を示すブロック図である。
【図２８】ブロック内に設けられる分散型の冗長回路Ａ１０１，Ａ２０１のブロック図である。
【図２９】リフレッシュ不良救済用の冗長回路を階層型にした場合の別の例を示すブロック図である。
【図３０】図２９の固定不良用冗長回路Ｂ１，Ｂ２とリフレッシュ不良用の冗長回路Ａ１０，Ａ２０を融合させて配置した例を示す図である。
【図３１】ＲＡＭ型の冗長回路を採用したメモリセルブロック（３２Ｍビット）の全体ブロック図である。
【図３２】図３１の６４Ｋビットのメモリセルアレイの部分を拡大した図である。
【図３３】ＥＯＲ回路９３１の例を示すブロック図である。
【符号の説明】
１０ 半導体チップ
ＭＣＢ メモリセルアレイブロック
Ａ１ 第一のアドレス比較回路
Ａ２ 第一の冗長メモリセルアレイ
Ｂ１ 第二のアドレス比較回路
Ｂ２ 第二の冗長メモリセルアレイ
ＭＰＸ マルチプレクサ
Ｉ／Ｏ 入出力回路
／ＣＲ，／ＣＦ 比較一致信号
ＤＢＲ，ＤＢＦ 置換データバス
ＲＡＣ 行アドレス比較部
ＣＡＣ 列アドレス比較部
ＡＭＳ アドレス一致信号
ＲＡＭＳ 行アドレス一致信号
ＣＡＭＳ 列アドレス一致信号
４６ バッファ回路
【発明の属する技術分野】
本発明は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）やスタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）における、冗長メモリセルの構成に係り、特に固定不良による不良セルとリフレッシュインターバルが短い不良による不良セルとを救済するための冗長メモリセルの新規な構成に関する。
【０００２】
【従来の技術】
情報処理装置のデータ処理量の増加に伴い、使用される記憶装置の容量も増加している。その記憶装置のうち主記憶装置として、ある一定時間内でのリフレッシュ（再書き込み）動作を必要とするようなＤＲＡＭの大容量メモリが広く使用されいてる。また、ＳＲＡＭにおいても、本来はデータ保持時間が無限大であるが、種々の原因から発生するデータ保持不良セルが存在しある意味では完全にデータ保持期間が無限大とはいえない。
【０００３】
大容量化の要請に伴い、微細加工技術により巨大チップを形成する必要があるが、製造過程で生じる種々の要因により大小の不良が発生する。このような不良の発生は、製品の歩留りの低下を招くため、従来から不良ビットを有する不良チップを良品にするフォールトトレラント技術が採用されている。
【０００４】
不良ビットの救済は、所謂ハードフェイルアー（Hard Failure) と呼ばれる固定不良を主眼においている例が多い。固定不良の原因は、例えば、拡散層、酸化膜、ゲートポリシリコン層、セルの容量電極層、金属配線等の形成層の互いのショートやオープンによる場合が多い。これは製造中のゴミなどが原因となり発生し、比較的集中した場所に発生する傾向を持つ。その為、従来の固定不良救済用の冗長メモリセルは、１本ないし４本のワード線を置換の単位としたり、２本ないし４本のビット線を置換の単位とするライン冗長構成またはブロック冗長構成が一般的である。
【０００５】
従って、置換の対象となるメモリセルのアドレスを記憶するＲＯＭ領域はそれ程大きな容量を必要とせず、消費電流の増大を犠牲にしてもアドレスが不良セルのアドレスに一致するかどうかの検出のスピードを重視した回路構成を取ることが一般的である。
【０００６】
一方、もう一つの不良ビットとして考えられるのは、データを書き込み、記憶し、そして読みだすことは正常に動作できるが、データの保持時間が他のメモリセルよりも短いためカタログ上のデータ保持時間をクリアできないメモリセルである。即ち、上記の固定不良による不良ビットは、ワード線単位またはビット線単位で置換することにより救済でき、一応全てのメモリセルは読み書き可能になる。しかし、リフレッシュ・インターバルが所望の規格より短いセルが存在する可能性がある。この種のチップは規格値を満足することができず不良チップに分類される。このような不良セルを、この明細書ではリフレッシュ不良セルと称する。
【０００７】
このリフレッシュ不良セルが発生する原因は、例えばメモリセル領域内の拡散層の基板側へのリーク、チャネル領域のリーク、セルの容量の酸化膜の欠陥等が考えられる。従って、どちらかと言えばライン単位ではなくビット単位で発生する不良である。そのため、リフレッシュ不良セルの分布は集中的ではなくむしろ分散的に発生することが多い。
【０００８】
このリフレッシュ・インターバルを長いメモリセルに置換することを目的とする公知例として、特開平4-232688（米国特許出願番号602037 1990年10月23日出願）がある。ここでは、リフレッシュ不良セルをビット単位でスタティックメモリで置き換えることが提案されている。
【０００９】
また、リフレッシュ不良セルに関してではないが、ビット単位で固定不良セルを置換する技術が、特開昭62-250599 、特開昭64-59700、特開平4-263199等に開示されている。
【００１０】
【発明が解決しようとする課題】
例えば、２５６ＭＤＲＡＭレベルの大容量になると、従来から提案されている固定不良セルをライン冗長またはブロック冗長セルにより置き換えるだけでは歩留りの向上には不十分である。大容量化に伴い、１チップ内に発生するリフレッシュ不良セルが発生する確率が高くなる傾向にあるからである。従って、固定不良セルの救済と共にリフレッシュ不良セルの救済も同時に考慮した冗長セルの構成を検討する必要がある。
【００１１】
リフレッシュ不良セルは前述した通り、その発生の分布が分散的であるため、ビット単位での置換がより効果的である。しかしながら、大容量化と共にリフレッシュ・インターバルを長くするという要請に答える為には、より多くのリフレッシュ不良セルを救済することが必要になる。その結果、不良セルをアクセスしているか否かを検出するＲＯＭセットは大容量化してしまう。
【００１２】
前述の特開平4-232688で提案されているようなＮＯＲ型のＲＯＭセットによるアドレス比較回路の構成では、その大容量化と共に消費電流が大きくなる問題点を有している。ＮＯＲ型の場合は高速性は確保されるが、不一致のアドレスに対して全てのＮＯＲ回路が一斉に電流を消費し、しかもその比較回路としてのＮＯＲ回路が冗長ビット毎に設けられるので、その消費電流は膨大となる。
【００１３】
更に、そもそも固定不良セル救済の為のライン冗長セルとリフレッシュ不良セル救済の為のビット冗長セルの両方を設けた場合、更に両冗長セルのためのアドレス比較回路としてのＲＯＭセットは膨大となる。従って、それらの構成をどのようにすべきは、大容量で長いリフレッシュ・インターバル特性のメモリを実現するためには非常に重要な課題である。
【００１４】
また、リフレッシュ不良セルを救済する為のリフレッシュ不良用の冗長セルアレイは、リフレッシュ不良の発生が分散的であるので、１ビットまたは少数ビット毎に置き換えられる構成にするのが望ましい。しかし、かかるリフレッシュ用の冗長セルアレイの構成は、メモリが大容量化していくと必ずしも単純ではない。即ち、置き換えられるセルの単位が小さいので、記憶すべき不良アドレスセットの数と各セットのアドレスの数が大きくなり、その為のアドレス記憶回路とそのアドレス比較回路は大型化する傾向にある。従って、それに伴う消費電力の増大、設計の困難さを解決しなければならない。
【００１５】
そこで、本発明の目的は、固定不良ビットとリフレッシュ不良ビットの両方を救済することができる半導体記憶装置を提供することにある。
【００１６】
また、本発明の別の目的は、リフレッシュ不良ビットを救済する為の冗長セルを選択するアドレス比較回路として消費電流が少なく、且つ読み書きのアクセス時間に支障をきたさない回路を有する半導体記憶装置を提供することにある。
【００１７】
更に、本発明の目的は、固定不良ビットとリフレッシュ不良ビットの両方を救済するためのライン冗長セルまたはブロック冗長セルとビット単位冗長セルを選択するためのアドレス比較回路の新規な構成を有する半導体記憶装置を提供することにある。
【００１８】
更に、本発明の目的は、固定不良ビットとリフレッシュ不良ビットの両方を救済するための冗長セルとそれを選択する為のアドレス比較回路の効率的な構成を有する半導体記憶装置を提供することにある。
【００１９】
更に、本発明の目的は、リフレッシュ不良セルを救済する冗長セルアレイの新規で少ない消費電力で動作可能な構成を有する半導体記憶装置を提供することにある。
【００２０】
【課題を解決するための手段】
上記の目的は、第一の発明によれば、複数のワード線とそれに交差する複数のビット線と、それらの交差部に配置されるメモリセルとを有するメモリセルアレイを有するメモリ装置において、
前記メモリセルとビット単位または少数ビット単位で置換される第一の冗長メモリセルアレイと、
該置換されるメモリセルに対応するアドレスを記憶し、入力されるアドレスと一致する時に前記第一の冗長メモリセルとの置換を有効にする第一のアドレス比較回路と、
前記メモリセルアレイとワード線単位またはビット線単位で置換される第二の冗長メモリセルアレイと、
該置換されるワード線またはビット線に対応するアドレスを記憶し、入力されるアドレスと一致する時に前記第二の冗長メモリセルとの置換を有効にする第二のアドレス比較回路とを有することを特徴とするメモリ装置を提供することにより達成される。
【００２１】
このような構成にすることで、リフレッシュ不良セルに対応する冗長メモリはビット単位または少数のビット単位で置換される第一の冗長メモリセルアレイを利用し、固定不良セルに対応する冗長メモリはワード線単位またはビット線単位或いはそれらの複数本単位で置換される第二の冗長メモリセルアレイを利用することで、より効率的な置換を行なうことができ、スペース効率、歩留りの向上につながる。尚、少数のビット単位とは、例えば一本のワード線に属するビット数よりも少ないビット数を意味する。
【００２２】
更に、本発明は、上記の第一の発明において、前記第一のアドレス比較回路によって有効にされる置換において、当該置換されるメモリセルの記憶データを表示する電荷が所定の許容レベル以下まで低下するデータ保持時間が、該第一の冗長メモリセルアレイ内の置換対象のメモリセルの該データ保持時間よりも短いことを特徴とする。
【００２３】
即ち、リフレッシュ不良セルを救済するために、第一の冗長メモリセルアレイ内の不良セルよりも長いリフレッシュサイクル期間を有するメモリセルと置換される。
【００２４】
更に、本発明は、上記の第一の発明において、前記第二のアドレス比較回路によって有効にされる置換において、当該置換されるワード線またはビット線に属するメモリセルは、読み出しまたは書き込み動作に不良があることを特徴とする。
【００２５】
即ち、ワード線短絡やビット線短絡等により通常の読み書きができないメモリセルを含むワード線またはビット線単位での置換が第二の冗長メモリセルアレイにより行なわれる。
【００２６】
更に、本発明は、上記の第一の発明において、前記第二のアドレス比較回路は、ワード線選択用の行アドレスが記憶されているアドレスと一致する時に、前記ワード線単位での置換を有効にし、ビット線選択用の列アドレスが記憶されているアドレスと一致する時に、前記ビット線単位での置換を有効にする。
【００２７】
即ち、第二の冗長メモリセルアレイでは、行アドレスが一致する時にワード線単位での置き換えが有効にされ、列アドレスが一致する時にビット線単位での置き換えが有効にされるのである。
【００２８】
更に、本発明は、上記の第一の発明において、前記メモリセルアレイから出力されるデータと、前記第一の冗長メモリセルアレイから出力されるデータと、前記第二の冗長メモリセルアレイから出力されるデータの中から、メモリ装置の例えば出力段に設けられたマルチプレクサにより一つのデータが選択されて出力されることを特徴とする。
【００２９】
即ち、それぞれのメモリセルアレイから出力されるデータが、出力段手前のマルチプレクサにおいて、第一及び第二のアドレス比較回路からのアドレス一致信号に従って選択されて、出力される。
【００３０】
更に、第二の発明は、複数のワード線とそれに交差する複数のビット線と、それらの交差部に配置されデータを表示する電荷を保持する容量を含むメモリセルとを有するメモリセルアレイを有するメモリ装置において、
該メモリセルアレイは、前記電荷が所定の許容レベルまで低下するデータ保持時間が第一の時間とそれより短い第二の時間を有するメモリセルを有し、
該メモリセルアレイ内の該第二の時間を有するメモリセルと置換されるメモリセルを有する第一の冗長メモリセルアレイと、
該第二の時間を有するメモリセルに対応するアドレスを記憶し、入力されるアドレスが該記憶されたアドレスと一致する時に、前記第一の冗長メモリセルアレイ内の該第二の時間より長い第三の時間を持つメモリセルへの置換を有効にする第一のアドレス比較回路とを有し、
該第一のアドレス比較回路は、前記入力されるアドレスが該記憶アドレスと一致した時に出力端への電流パスが形成されるＡＮＤ型の論理回路で構成されたことを特徴とするメモリ装置である。
【００３１】
即ち、リフレッシュ不良セルを救済する場合、ビット単位または少数ビット単位での置換が有効な場合があり、その場合にはアドレス比較回路は全アドレス信号またはそれに近い数のアドレス信号を比較する必要があり、消費電流が膨大になる。従って、第二の発明では、従来のＮＯＲ型ではなくＡＮＤ型の回路を利用している。
【００３２】
更に、本発明は、上記第二の発明において、前記第一のアドレス比較回路は、入力されるアドレス信号がゲートに与えられるトランジスタとそれに接続されるフューズ素子とからなる１対の単位回路が、比較するアドレスの数に対応して縦列接続され、
該一対のフューズ素子に前記記憶アドレスが記憶され、該トランジスタの導通とフューズ素子の導通状態によって前記電流パスが形成された時に、アドレス一致信号が出力されることを特徴とする。
【００３３】
更に、本発明は、上記第二の発明において、前記第一のアドレス比較回路は、入力されるアドレス信号がゲートに与えられ電気的手段によってその閾値電圧が上昇または低下される一対のトランジスタからなる単位回路が、比較するアドレスの数に対応して縦列接続され、
該トランジスタに前記記憶アドレスが閾値電圧の上昇または低下で記憶され、該トランジスタの導通状態によって前記電流パスが形成された時にアドレス一致信号が出力されることを特徴とする。
【００３４】
即ち、これらの発明では、アドレスが一致する時のみ電流パスが形成されるだけであり、消費電流を抑えることができる。
【００３５】
更に、本発明は、前記二の発明において、前記アドレスは、行アドレスと列アドレスを有し、
前記第一のアドレス比較回路は、該行アドレスを比較する行アドレス比較回路と該列アドレスを比較する列アドレス比較回路とを有し、該行アドレス比較回路内及び該列アドレス比較回路内に前記電流パスが形成された時に、前記アドレス一致信号が出力されることを特徴とする。
【００３６】
即ち、この発明によれば、第一のアドレス比較回路が行と列とで分離され、それぞれが電流パスを形成するので、最終的にアドレス一致信号が出力されるまでの時間が短くなる。従って、多くのアドレス信号の比較を行なう場合でも、アドレス比較を高速に行なうことができる。
【００３７】
更に、本発明は、前記二の発明において、前記第一のアドレス比較回路は、該縦列接続された複数の単位回路が複数のブロックに分割され、該ブロック間に該電流パスを増幅するバッファ回路が設けられたことを特徴とする。
【００３８】
即ち、第二の発明によれば、バッファ回路が設けられることで電流パスが増幅されて高速化されるので、アドレス比較が高速に行なわれる。
【００３９】
更に、本発明は、前記二の発明において、前記第一のアドレス比較回路は、該縦列接続された複数の単位回路を複数セット有し、それぞれの縦列接続された複数の単位回路が少なくとも二つのブロックに分割され、一方のブロックの出力が複数のセットに属する他方のブロックに供給されることを特徴とする。
【００４０】
即ち、第二の発明によれば、例えば２ビットまたは４ビットの入力アドレスを比較する回路が、縦列接続された２つの各セットに共通も設けられ、その共通回路からの出力を複数のセットが共有する。こうすることで、共通回路部分を節約することができ、全体としての消費電流を抑えることができる。
【００４１】
更に、本発明によれば、上記の発明において、前記一方のブロックの出力が供給される該他方のブロックのセット数がマスクオプションにより適宜変更されることを特徴とする。こうすることで、リフレッシュ不良が発生する確率または分布に従って省略すべき第一のアドレス回路の数を決定することができる。
【００４２】
更に、本発明によれば、前記マスクオプションは、最上層のメタル層で行われることを特徴とする。
【００４３】
更に、第三の発明は、複数のワード線とそれに交差する複数のビット線と、それらの交差部に配置されるメモリセルとを有するメモリセルアレイを有するメモリ装置において、
前記メモリセルアレイ内のメモリセルとビット単位または少数ビット単位で置換される第一の冗長メモリセルアレイと、
該置換されるメモリセルに対応するアドレスを記憶し、入力されるアドレスと一致する時に前記第一の冗長メモリセルアレイ内の第一のリフレッシュサイクル期間を有するメモリセルと前記メモリセルアレイ内の第一のリフレッシュサイクル期間より短い第二のリフレッシュサイクル期間を有するメモリセルとの置換を有効にする第一のアドレス比較回路と、
前記メモリセルアレイとワード線単位またはビット線単位で置換される第二の冗長メモリセルアレイと、
該置換されるワード線またはビット線に対応するアドレスを記憶し、入力されるアドレスと一致する時に前記第二の冗長メモリセルアレイ内のワード線またはビット線との置換を有効にする第二のアドレス比較回路と、
前記メモリセルアレイから出力されるデータと、前記第一の冗長メモリセルアレイから出力されるデータと、前記第二の冗長メモリセルアレイから出力されるデータの中から、一つのデータを選択して出力するマルチプレクサとを有することを特徴とするメモリ装置である。
【００４４】
即ち、第三の発明によれば、リフレッシュ不良セル用の冗長メモリセルはビット単位または少数ビット単位で置換され、固定不良セル用の冗長メモリセルはワード線単位またはビット線単位で置換され、それらの出力データは出力段手前のマルチプレクサにより、正規のメモリセルアレイからの出力データとの間で選択される。
【００４５】
更に、本発明は、前記三の発明において、該メモリ装置は、半導体チップ上に形成され、
前記第一のアドレス比較回路と第二のアドレス比較回路とが隣接して設けられ、前記入力されるアドレス信号が該第一及び第二のアドレス比較回路に共通に与えられることを特徴とする。
【００４６】
即ち、この発明によれば、両冗長メモリセルアレイ用の第一と第二のアドレス比較回路を隣接させることで、多数のアドレス信号を共通に供給することができ、チップ上でのスペース効率を上げることができる。
【００４７】
更に、本発明は、前記第三の発明において、該メモリ装置は、半導体チップ上に形成され、
前記メモリセルアレイは、該チップ上に複数設けられ、
前記第一及び第二の冗長メモリセルアレイが該複数のメモリセルアレイに対して共通に設けられ、
該第一の冗長メモリセルアレイに隣接して該第一のアドレス比較回路が設けられ、該第二の冗長メモリセルアレイに隣接して該第二のアドレス比較回路が設けられ、該第一及び第二のアドレス比較回路に前記入力されるアドレス信号が共通に与えられることを特徴とする。
【００４８】
即ち、この発明によれば、第一及び第二の冗長メモリセルアレイをチップ上に集中して配置し、更に第一及び第二のアドレス比較回路もそれらに隣接して設けることで、更にチップ上でのスペース効率を上げることができる。
【００４９】
更に、本発明は、前記第三の発明において、該メモリ装置は、半導体チップ上に形成され、
前記第一のアドレス比較回路と第二のアドレス比較回路とが隣接して設けられ、前記入力されるアドレス信号の一部が該第一及び第二のアドレス比較回路に共通に与えられ、該アドレス信号の残りの部分が該第一のアドレス比較回路に与えられ、
該第二のアドレス比較回路がアドレス一致信号を出力して、複数のワード線またはビット線単位での置換を有効にすることを特徴とする。
【００５０】
即ち、リフレッシュ不良セル用の第一の冗長メモリセルアレイではビット単位または少数ビット単位での置換が行なわれるのに対して、固定不良セル用の第二の冗長メモリセルアレイでは複数の例えばワード線を単位として置換すると、第二のアドレス比較回路には少ないアドレス信号だけを記憶して比較すれば良い。従って、その分アドレス比較回路を簡素化することができる。
【００５１】
更に、本発明は、前記第三の発明において、該メモリ装置は半導体チップ上に形成され、
該アドレスは行アドレスと列アドレスとを有し、
前記第一のアドレス比較回路は、該行アドレスを記憶し入力される行アドレスとの比較を行なう第一の行アドレス比較部と、該列アドレスを記憶し入力される列アドレスとの比較を行なう第一の列アドレス比較部とを有し、
前記第二のアドレス比較回路は、該行アドレスを記憶し入力される行アドレスとの比較を行なう第二の行アドレス比較部と、該列アドレスを記憶し入力される列アドレスとの比較を行なう第二の列アドレス比較部とを有し、
前記第一の冗長メモリセルアレイは、該第一の行アドレス比較部と第一の列アドレス比較部との間に配置され、それぞれのアドレス一致信号に応答して置換されるメモリセルのデータを出力し、
前記第二の行アドレス比較部は前記第一の行アドレス比較部に隣接して設けられ、それらに該入力される行アドレス信号が共通に与えられ、
前記第二の列アドレス比較部は前記第一の列アドレス比較部に隣接して設けられ、それらに該入力される列アドレス信号が共通に与えられることを特徴とする。
【００５２】
即ち、この発明は、チップ上のスペース効率を更に高めることができる。
【００５３】
更に、本発明は、上記の発明において、前記メモリセルアレイが該チップ上に複数個設けられ、前記第二の冗長メモリセルアレイが、前記第二のアドレス比較回路に隣接して配置され、前記複数個のメモリセルアレイに対して共通に設けられていることを特徴とする。
【００５４】
即ち、この発明によれば、更にチップ上のスペース効率を上げることができる。
【００５５】
更に、第四の発明によれば、複数のワード線とそれに交差する複数のビット線と、それらの交差部に配置されデータを表示する電荷を保持する容量を含むメモリセルとを有するメモリセルアレイを有するメモリ装置において、
該メモリセルアレイは、前記電荷が所定の許容レベルまで低下するデータ保持時間が第一の時間とそれより短い第二の時間を有するメモリセルを有し、
該メモリセルアレイ内の該第二の時間を有するメモリセルと置換されるメモリセルを有する冗長メモリセルアレイと、
該第二の時間を有するメモリセルに対応するアドレスを記憶し、入力されるアドレスが該記憶されたアドレスと一致する時に、前記冗長メモリセルアレイ内の該第二の時間より長い第三の時間を持つメモリセルへの置換を有効にするアドレス比較回路とを有し、
前記冗長メモリセルアレイとそれに対応するアドレス比較回路を有する冗長回路が、分割されたメモリセルアレイそれぞれに対応して設けられた複数の第一の層の冗長回路と、該複数の第一の層の冗長回路に共通に設けられた第二の層の冗長回路とを有し、前記分割されたメモリセルアレイ内の前記第二の時間を有するメモリセルが対応する該第一の層の冗長回路内の冗長メモリセルアレイのメモリセルと置換され、更に該第一の層の冗長回路で置換されない前記第二の時間を有するメモリセルが前記第二の層の冗長回路内の冗長メモリセルアレイのメモリセルと置換されることを特徴とするメモリ装置である。
【００５６】
即ち、上記第四の発明では、リフレッシュ不良セルを救済する為の冗長回路を、階層構造にし、メモリセルアレイを分割したメモリブロック毎に下層の冗長回路を設け、それぞれのブロック内のリフレッシュ不良セルを冗長セルと置換し、その下層の冗長回路で救済できない不良セルについては、複数の分割されたメモリセルアレイに共通に設けた上層の冗長回路で置換して救済する。かかる構成にすると冗長回路が分散されると共に救済確率を高い値にすることができる。
【００５７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照しながら説明する。しかしながら、本発明の技術的範囲はかかる実施の形態に限定されない。
【００５８】
［全体構成］
図１は、本発明の実施の形態のメモリの全体構成図である。この例では、チップ１０上に１Ｍビットのメモリセルを有するメモリセルブロックＭＣＢが合計１６個設けられている。そして、メモリセルブロックＭＣＢの間の領域には、アドレスバッファ、読み出しアンプ、書き込みアンプ、入出力回路、その他の制御回路等が設けられた周辺回路１６と、リフレッシュ不良セル用の冗長メモリセルアレイＡ２とそのアドレス比較回路Ａ１、また固定不良セル用の冗長メモリセルアレイＢ２とそのアドレス比較回路Ｂ１とが設けられている。
【００５９】
メモリセルブロックＭＣＢ内には、例えばＤＲＡＭの場合では１トランジスタと１キャパシタからなるメモリセルがワード線とビット線の交差部に配置され、ビット線に接続されるセンスアンプによりメモリセルのデータが読みだされる。このメモリセルの回路構成は前述の公知例等にも開示される通り、良く知られた構成であるので、ここでは省略する。但し、図２０に従って後にその例を説明する。
【００６０】
メモリセルブロックＭＣＢ内にはそれぞれローカルバスＬＢＵＳが設けられ、メモリセルへのデータのアクセスに使用される。ローカルバスＬＢＵＳは例えばローカルバス用のアンプ及び選択回路１２を介してグローバルバスＧＢＵＳに接続され、グローバルバスアンプ１４に接続される。
【００６１】
一方、固定不良セルを救済するためのライン冗長セルまたはブロック冗長セルはＢ２に示される通り、各メモリセルブロックＭＣＢ毎に配置される分散型ではなく、一か所に集中して配置される。従って、固定不良セルが一つのメモリセルブロックに集中して発生した場合でも、効率的に冗長セルへの置換を行うことが可能になる。
【００６２】
また、リフレッシュ不良セルを救済するための冗長セルは、ビット単位での或いは数ビット単位での置換を行う構成である。かかる冗長セルアレイは図中Ａ２に示される通り、全チップに対して一か所に集中して配置される。従って、リフレッシュ不良セルの場合も、どのような分布をもって発生しても柔軟に冗長セルへの置換を行うことができる。
【００６３】
本発明では、固定不良セルとリフレッシュ不良セルの両方を救済するためのライン・ブロック冗長セルＢ２とビット単位冗長セルＡ２を設ける為、その冗長セルへのアクセスか否かを判定するアドレス比較回路は大容量になる。このアドレス比較回路は、冗長セルに置換されるべきアドレスを記憶するＲＯＭ回路と入力されるアドレスとＲＯＭの値を比較する比較回路とから構成される。従って、アドレス比較回路には１６Ｍビットの場合には２４本のアドレス線を供給する必要があり、図１に示される通り集中的に一か所で構成することがスペース効率的に優位である。冗長セルを各メモリブロックに分散させることに伴い、アドレス比較回路も分散させることはより大きなスペースを必要とするからである。
【００６４】
本発明では、アドレス比較回路の消費電流を抑えるために、後述するＡＮＤ型の比較回路を採用している。但し、この回路は、前述のＮＯＲ回路に比べてアドレスマッチングの結果が得られるまで比較的長い時間を要する。従って、そのデメリットを補う為に、本発明では、不良セルがアクセスされる場合に、通常のメモリセルブロック内でもそのセルがアクセスされ、同時に冗長セルもアクセスされる。アドレス比較回路のアドレスマッチングに要する時間が長くとも、通常のメモリセルブロックからローカルバス、グローバルバス、それらのアンプを介して出力信号が出力されるまでには、冗長セルからの出力がまにあうようにしている。従って、最終段の入出力回路Ｉ／Ｏの前段で、それらの出力をマルチプレクサＭＰＸにて選択するようにしている。
【００６５】
図１に示される通り、固定不良セル用の冗長セルアレイＢ２は、ライン毎またはブロック毎の置換であるので、冗長セルアレイ自身の容量は比較的大きくなる。しかし、その為のアドレス比較回路Ｂ１の容量は比較的小さくなる。一方、リフレッシュ不良セル用の冗長セルアレイＡ２は、ビット単位での置換であるので、その容量は比較的小さい。しかし、その為のアドレス比較回路Ａ１は大容量になる。
【００６６】
図２は、本発明の別の実施の形態のメモリの全体構成図である。図１と異なる点は、固定不良セル救済用の冗長セルアレイＢ２とリフレッシュ不良セル用の冗長セルアレイＡ２用のアドレス比較回路Ｃ１が融合している点である。即ち、アドレス比較回路Ｃ１は、ラインまたはブロック冗長セルであってもビット単位冗長セルであっても全てのアドレスとの比較が必要な点では同じであるので、両者を融合することでよりスペース効率を上げることが可能になる。
【００６７】
図３は、図１または図２のメモリのマルチプレクサＭＰＸの論理構成を示す図である。前述した通り、アドレス比較回路Ｂ１，Ｂ２に多少スピードは遅くなるが消費電流を抑えることができるＡＮＤ型の回路を採用したため、通常のメモリセルブロックＭＣＢからの出力と両冗長セルアレイからの出力とをマルチプレクサＭＰＸで選択し、最終の入出力回路Ｉ／Ｏに出力している。
【００６８】
図中１７は、メモリセルブロックを構成する通常のメモリセルのための書き込み及び読み出しアンプ部分を示し、Ｂ３，Ａ３も同様にアンプ部分を示す。図１，２中の左右のグローバルバス線ＧＢＵＳは、ＯＲゲート２１にて何れか一方が選択される。固定不良用のアドレス比較回路Ｂ１からは比較一致信号／ＣＦが出力され、アドレスが一致した時は冗長セルアレイＢ２内の記憶データが置換データバスＤＢＦに出力される。アドレスバッファ１８から供給されるアドレスとアドレス比較回路Ｂ１内のＲＯＭのデータとが一致した場合には、比較一致信号／ＣＦがＬレベルとなり、ＡＮＤゲート２３を介してＡＮＤゲート２５からの通常のメモリセルブロックからの出力を禁止する。そして、リフレッシュ不良セル用のアドレス比較回路Ａ１で不一致が検出されるとその比較一致信号／ＣＲがＨレベルとなり、ＡＮＤゲート２４を介して置換データバスＤＢＦの出力がＡＮＤゲート２６を介して選択される。
【００６９】
また、リフレッシュ不良セル救済用の冗長メモリセルＡ２からの出力ＤＢＲについては、アドレスが一致した時は比較一致信号／ＣＲがＬレベルになり、ＡＮＤゲート２３，２４により通常のメモリセルブロックＭＣＢからの出力、固定不良セル用の冗長セルアレイＢ２からの出力がを禁止され、出力ＤＢＲがＡＮＤゲート２８を介して選択される。
【００７０】
それぞれの３つの出力はＯＲゲート２９を介して入出力回路Ｉ／Ｏに出力される。ＩＯＥは入出力イネーブル信号である。
【００７１】
図３から理解される通り、メモリセルブロックＭＣＢ内の固定不良セルに対しては、ラインまたはブロック冗長セルによりラインまたはブロック単位で置換され、更に、メモリセルブロックＭＣＢ内または固定不良セル用の冗長セルＢ２内のリフレッシュ不良セルに対しては、ビット単位の冗長セルＡ２によりビット単位または数ビット単位で置換される。
【００７２】
［リフレッシュ不良セル救済用冗長メモリセルアレイ］
図４は、リフレッシュ不良セル救済用冗長メモリセルアレイＡ２とそれに隣接されるアドレス比較回路Ａ１の構成図である。この例では、アドレス比較回路Ａ１には、行アドレスＡ０−Ａ１１を比較する行アドレス比較回路ＲＡＣと列アドレスＡ１２−Ａ２３を比較する列アドレス比較回路ＣＡＣとが隣接して設けられる。両比較回路ＲＡＣ，ＣＡＣ内のＲＯＭのデータと一致した時に一方のレベルになるアドレス一致信号（Address Matching Signal)ＡＭＳ０−ＡＭＳＮａが冗長メモリセルアレイＡ２に出力される。
【００７３】
アドレス比較回路ＲＡＣ，ＣＡＣは、それぞれＮａセットのＡＮＤ回路から構成され、それぞれのセットが行アドレスと列アドレスを入力し、ＲＯＭ内の記憶アドレス（置換ビットに対応するアドレス）と比較し、一致した時アドレス一致信号ＡＭＳを例えばＨレベルにする。
【００７４】
冗長メモリセルアレイＡ２内には、Ｎａビットの冗長メモリセルが設けられ、アドレス一致信号ＡＭＳのＨレベルにより選択される。冗長メモリセル内の記憶データは、バス線ＢＵＳを介してアンプＡ３で増幅され、置換データバスＤＢＲを介してマルチプレクサ回路に出力される。また、アドレス一致信号により生成される比較一致信号／ＣＲは置換状態を表すＬレベル信号となる。
【００７５】
図５は、その冗長メモリセルアレイ（スペアメモリ）Ａ２の回路図である。冗長メモリセルは、４つのトランジスタＱ１，Ｑ２，Ｑ３，Ｑ４と二つの容量Ｃ１，Ｃ２から構成される４トランジスタ・ダイナミック型メモリセルである。アドレス一致信号ＡＭＳのＨレベルによりトランジスタＱ１，Ｑ２が選択され、二つの容量Ｃ１，Ｃ２のいずれかに蓄積されたＨレベル電位が読みだされる。読みだされたデータはバス線対ＢＵＳ，／ＢＵＳを介してアンプＡ３に伝えられる。
【００７６】
このメモリセルは上記４トランジスタ・ダイナミック型メモリセルに限定する必要はなく、静的または動的な負荷回路をそれぞれのメモリセルに設けてもよい。その一例として、図２１に示したＣＭＯＳインバータを交差接続したフリップフロップをメモリセルにしたＳＲＡＭメモリセルが好ましい。このタイプのメモリセルは良く知られているので詳しい説明は省略する。図５と対応する部分には同じ番号が付されている。
【００７７】
また、アドレス一致信号ＡＭＳは比較一致信号／ＣＲを生成するためにトランジスタＱ５，Ｑ６に与えられる。いずれか一本のアドレス一致信号ＡＭＳがＨレベルになると、トランジスタＱ５，Ｑ６等がオン状態となり、比較一致信号／ＣＲがＬレベルとなる。
【００７８】
図６は、アドレス比較回路Ａ１と冗長メモリセルアレイＡ２の別の構成例を示す図である。この例では、アドレス比較回路Ａ１が行アドレス比較回路ＲＡＣと列アドレス比較回路ＣＡＣに分割され、それぞれの比較回路からのアドレス一致信号ＲＡＭＳ，ＣＡＭＳが冗長メモリセルアレイ（スペアＲＡＭ）Ａ２に与えられる。そして、後述する通り冗長メモリセルアレイＡ２内で両アドレス一致ＲＡＭＳ，ＣＡＭＳのＡＮＤを取り、冗長メモリセルの選択信号としている。
【００７９】
かかる構成にすることで、後述するＡＮＤ回路で構成されるアドレス比較回路の全体のスピードを上げることができる。行アドレスと列アドレスとを平行して比較するので、図４の如く一括して比較するよりも約２倍の高速化ができる。
【００８０】
図７は、図６の冗長メモリセルアレイＡ２内の回路図である。４トランジスタ・ダイナミック型メモリで冗長メモリセルが構成されている点は同じである。唯一、行アドレス比較回路からの一致信号ＲＡＭＳと列アドレス比較回路からの一致信号ＣＡＭＳを入力とするＡＮＤゲートが設けられている点のみ異なる。
【００８１】
［アドレス比較回路］
図８は、アドレス比較回路Ａ１の回路図である。図４，６で説明した通り、アドレス比較回路Ａ１はＮａセットのＡＮＤ回路から構成される。図８ではＡＣ１，ＡＣ２がそれぞれのＡＮＤ回路セットである。ＡＮＤ回路ＡＣ１は、電源ＶＬに接続され判定アクティブイネーブル信号／ＪＡＥにより活性化されるアクティブ化回路ＪＡＣ、冗長ビットのアドレスが記憶され入力アドレスＡ０−Ａｎと比較するＡＮＤゲート３０、クランプ回路３４及びバッファアンプＢＵＦから構成される。
【００８２】
この回路の基本的な動作は、アクティブ化回路ＪＡＣがアクティブ状態になると電源ＶＬから電流をＡＮＤゲート３０に供給する。従って、ノードＮ１，ｎはＨレベルとなる。ＡＮＤゲートのヒューズ３０３，３０４，３０７，３０８，３１１，３１２からなるＲＯＭには、予め不良セルに対応するアドレスが記憶される。図８のＡＮＤ回路ＡＣ１では、全て右側のフューズが書き込みにより開放状態にされている。従って、アドレスＡｎ，Ａ１，Ａ０が全てＨレベルの時、トランジスタ３０１，３０５，３０９がオン状態となりノードＮ１，０にＨレベルが出力される。即ち、アドレスＡｎ，Ａ１，Ａ０のＡＮＤ論理が出力される。
【００８３】
従って、アドレスが一致する場合のみ電流が電源ＶＬから各ノードの容量負荷を充電してＨレベルにしていくだけである。アドレスがＲＯＭに記憶されているアドレスと一致しない場合は、何れかのノードで電流が止まることになる。その為、アドレスに対して１つだけが比較一致となるので、殆どのＡＮＤ回路での消費電流は僅かなものとなる。これに比べて、前述の特開平4-232688に開示されたＮＯＲ回路の場合は、比較不一致回路の各ＮＯＲトランジスタ全てに電流が流れ、比較一致するＮＯＲ回路のみ電流が流れない構成になっているので、消費電流が大きくなる。
【００８４】
アクティブ化回路ＪＡＣには、Ｐチャネルトランジスタ３２２，３２３、ヒューズ３２４，３２６及びＮチャネルトランジスタ３２５が設けられている。判定アクティブイネーブル信号／ＪＡＥによりＰチャネルトランジスタ３２２が導通し、アドレス比較回路を活性状態にする。工場出荷時における最終チェック試験で不良セルが見つかると、それに対応するアドレスがＡＮＤ回路ＡＣ１，ＡＣ２内のフューズからなるＲＯＭに書き込まれる。そして、一旦アドレスが書き込まれると、フィーズ３２６が開放状態にされる。従って、アクティブ化回路ＪＡＣによりノードＮ２，ｎに電流が供給される。また、アドレスが書き込まれないＡＮＤ回路に対しては、フューズ３２４が開放状態にされる。従って、アドレスが書き込まれないＡＮＤ回路のノードＮ２，ｎは強制的にＧＮＤレベルに固定される。ブロックイネーブル信号／ＦＢＥは、複数ブロックに分割されたアドレス比較回路に対して、使用ブロックだけを活性化するための信号である。使用ブロックに対してはＬレベル、不使用ブロックにはＨレベルが供給されるようにする。ブロックイネーブル信号／ＦＢＥは、その発生回路３２内のフューズ３２１を開放にして使用状態の信号Ｌレベルに固定される。
【００８５】
クランプ回路３４はデプレッショントランジスタ３４１とクランプ活性化信号ＳＣＡで導通状態になるトランジスタ３４２から構成される。リセット時にクランプ活性化信号ＳＣＡをＨレベルにしてノードＮ1,0 ，Ｎ2,0 をＬレベルにクランプする。このクランプ回路３４はアクティブ回路である必要はない。例えば、所定のインピーダンスを介して常時グランドに接続させる回路であっても良い。図８の例では、アドレス比較回路の出力のアドレス一致信号／ＡＭＳ１，／ＡＭＳ２は、図４，６の場合と逆相になっている。
【００８６】
図９は、図８と同様のアドレス比較回路内のＡＮＤ回路の別の例である。この例では、不良セルに対応するアドレスを記憶するＲＯＭはＥＥＰＲＯＭ（フラッシュメモリを含む）等の電気的に書き込みと消去が可能な素子（メモリセル）で構成されている。このＥＥＰＲＯＭは、図９の右下に示される通り、書き込み状態でトランジスタの閾値電圧Ｖｔｈが高くなり、消去状態で低くなる特性を有する。従って、書き込み状態では如何なる信号がゲートに印加されても導通状態にならず、フューズの開放状態と同等の機能を持つことになる。
【００８７】
このようなＥＥＰＲＯＭを利用することにより、図９に示される通り、ＡＮＤ回路の各素子４０をＲＯＭとＡＮＤ回路のトランジスタの両方の機能を持つトランジスタで構成することができる。図９の例では、ＡＮＤ回路ＡＣ１では、トランジスタ４０２，４０４，４０５に書き込みがなされ、閾値電圧が高い状態になっている。従って、アドレス信号Ａｎ，Ａ１，Ａ０がＨ，Ｈ，Ｌレベルになった時のみ最下段のノードＮ1,0 まで電流が達してＨレベルにする。
【００８８】
判定アクティブ化回路ＪＡＣとクランプ回路４４、ブロックイネーブル信号発生回路４２は図８と同様の機能を有する。アクティブ化回路ＪＡＣは、Ｐチャネルトランジスタ４２２、二つのＥＥＰＲＯＭトランジスタ４２３，４２４及びＮチャネルトランジスタ４２５から構成される。不良セルに対応するアドレスが書き込まれると、トランジスタ４２４が書き込まれ高い閾値電圧状態とされる。一方、アドレスが書き込まれないＡＮＤ回路にはトランジスタ４２３が書き込まれ、電源からの電流がカットされる。
【００８９】
またブロックイネーブル信号ＦＢＥを生成する回路では、使用中のブロックに対してトランジスタ４２１が書き込み状態とされ、ブロックイネーブル信号ＦＢＥがＨレベルとされる。その結果、トランジスタ４２３がオン、４２５がオフとなり、電源ＶＬからの電流がＡＮＤ回路に供給される。
【００９０】
尚、図９ではＥＥＰＲＯＭを利用しているが、説明を簡単にするためそれらのＥＥＰＲＯＭ素子への書き込み及び消去回路は省略されている。また、ＥＥＰＲＯＭ素子は、消去状態が高い閾値電圧で書き込むことにより閾値電圧が低くなる場合でも同様に使用することができる。その場合は、ブロックイネーブル信号の生成回路４２において、トランジスタ４２１が電源ＶＬとインバータとの間に設けられる点で異なる。
【００９１】
図８や図９で示したＡＮＤ型のアドレス比較回路は、電源から供給される電流パスが、アドレス信号に対応するＡＮＤ素子のトランジスタが全て導通した時に形成され、比較結果としてアドレス一致信号が出力される。従って、アドレス信号が多くなるとそれだけ比較結果が出力されるまで長い時間を要することになる。これが、このＡＮＤ型のアドレス比較回路の不利な点である。
【００９２】
図１０は、その点を改良したアドレス比較回路の構成図である。図１０のアドレス比較回路は、アドレス信号Ａ１１−Ａ８を比較する回路部分ＡＣＩと、アドレス信号Ａ７−Ａ４を比較する回路部分IIと、アドレス信号Ａ３−Ａ０を比較する回路部分ＡＣIIIの３つの部分に分割されている。そして、それぞれのアドレス比較回路ＡＣの出力部にはクランプ回路４４とバッファ４６が挿入されている。リセット時にクランプ信号ＳＣＡで一斉にバッファの入力端子がＬレベルになった後、アドレスが入力される。従って、電源ＶＬからの電流は、先ず判定アクティブ化回路ＪＡＣからアドレスＡ１１−Ａ８を入力するＡＮＤ回路ＡＣＩを流れる。その上位ビットで一致した場合は、今度は再度バッファ４６に接続される電源からの電流が中位ビットＡ７−Ａ４を入力するＡＮＤ回路ＡＣIIを流れる。再度その中位ビットで一致した場合は、最後にバッファ４６からの電流が下位ビットＡ３−Ａ０を入力するＡＮＤ回路ＡＣIIIを流れる。全て一致した場合のみ、アドレス一致信号／ＡＭＳ１−ＮａがＬレベルとなる。
【００９３】
従って、それぞれのバッファ回路ＪＡＣ，４６が駆動すべきＡＮＤ回路の長さが短くなり、それに応じてそのＣＲ時定数が小さくなり、出力の確定を高速に行うことができる。しかも、消費電流は単純に３倍にはならない。
【００９４】
尚、図１０の例ではアドレス比較回路は、縦方向にも複数のブロックに分割されている。例えば、上側の４セットのＡＮＤ回路はブロックイネーブル信号／ＦＢＥ１で活性化され、下側の４セットのＡＮＤ回路はブロックイネーブル信号／ＦＢＥ２で活性化される。
【００９５】
図１１は、更に図１０のアドレス比較回路を改良した例を示す図である。アドレス比較回路をＡＣＩ，ＡＣII，ＡＣIIIに分割した点は同じである。そして、アドレスＡ１１−Ａ８を比較するＡＮＤ回路ＡＣＩの部分をＮａ／２セットに減らして、２セットのＡＮＤ回路に１つの上位アドレス用のＡＮＤ回路を配置するようにした点で異なる。こうすることで、ＡＮＤ回路の個数を減らすことができ、その分消費電流を節約することができる。勿論、アドレス比較回路ＡＣＩの部分をもっと少ないセット数に減らしても良い。
【００９６】
図１１の例では、最上位アドレス部分と残りの下位アドレス部分との間が１対２の対応関係になっている。従って、上位アドレスＡ１１−Ａ８を比較した比較一致信号は、バッファ４６を介して下位の２セットのＡＮＤ回路に供給される。この様な構成にしても、置換される冗長セルの数が減っていないので、救済できるアドレスのビット数は単純には減ることはない。しかし、確率的には救済できるアドレスの数が減ることになる。つまり、アドレス信号の上位の４ビットＡ１１−Ａ８が共通な領域で２ビット救済が行われずに１ビットのみが救済される場合が続出すると、最悪ケースでは全体で救済可能なセル数は１／２まで減少することになる。
【００９７】
しかしながら、通常は、リフレッシュ期間が短い不良セルの分布はポアソン分布に類似するふるまいをするので、上記の様に最悪ケースとなることは殆どない。従って、リフレッシュ不良セルの分布を考慮しながら、省略すべき上位ビットのＡＮＤ回路の数を最適化すれば、少ない消費電流で、十分なビット数のリフレッシュ不良セルを救済することができる。
【００９８】
このような省略を実施する方法は、種々考えられるが、後でマスク変更が可能なように、バルクトランジスタはそのまま残しておき、将来のマスク変更で、省略ＡＮＤ回路セットを変更する方法が有効である。その場合は、プロセスの最終工程に近いマスク層でそのような切り替えを行うことができるようにしておくことで、省略する回路の変更を柔軟に行うことができる。特に、最上層に位置する配線層（通常メタル層）のマスクオプションで省略するＡＮＤ回路の数を変更することが好ましい。
【００９９】
［固定不良セル救済用冗長セルアレイとアドレス比較回路］
図１，２にて、固定不良セルを救済するためのライン毎またはブロック毎に置換される冗長セルアレイＢ２を、チップ内の複数のメモリセルブロックに共通に設けることを説明した。以下、その固定不良セル救済用の冗長セルアレイの例を説明する。
【０１００】
図１２は、そのような共通に設けられた冗長セルアレイＢ２が不良セルを含むラインまたはブロックとどの様に置換されるかについて説明する図である。この例では、半導体チップ１０上に１６つのメモリセルブロックＭＣＢが設けられ、その間に周辺回路が設けられている。チップ１０内には図示しないが、冗長セルアレイＢ２とアドレス比較回路Ｂ１も設けられる。
【０１０１】
今、仮に斜線の５０と５２の領域に固定不良セルが検出されたとする。例えば、５０はワード線の短絡不良、５２がビット線の短絡不良とする。その場合は、領域５０は複数の隣接ワード線を一括して冗長メモリセルアレイＢ２内の領域５０Ｓと置き換えられる。また、領域５２は複数の隣接ビット線を一括して冗長メモリセルアレイＢ２内の領域５２Ｓと置き換えられる。冗長メモリセルアレイＢ２内には、チップ１０内のメモリセルブロックＭＣＢと同じ容量のメモリセルアレイ５４がセンスアンプＳＡ、行デコーダ・ドライバＲＤＥＣ，列デコーダ・選択回路ＣＤＥＣに加えて、行方向の冗長メモリセルアレイ５１と列方向の冗長メモリセルアレイ５３がそれぞれのデコーダＤＥＣと共に設けられている。この冗長メモリセルアレイ５１，５３に対するデコーダＤＥＣには、アドレス比較回路Ｂ１からのアドレス一致信号ＡＭＳが供給され、置き換えられた冗長セル領域５０Ｓ，５２Ｓが選択される。また、行及び列デコーダＲＤＥＣ，ＣＤＥＣには通常のアドレス信号が供給され、置換された冗長メモリセルへのアクセスを通常通り行なう。
【０１０２】
図１３は、冗長メモリセルアレイＢ２とそのアドレス比較回路Ｂ１との関係を詳細に示す図である。冗長メモリセルアレイＢ２の構成は、図１２に示したのと略同じである。通常のメモリセルブロックと同じ容量の２５６×４０９６のメモリセルアレイ５４に加えて、Ｎｘセットのワード線からなる行側の冗長メモリセルアレイ５１と、Ｎｙセットのビット線対からなる列側の冗長メモリセルアレイ５３とが設けられている。ワード線の置換セットが４本のワード線からなる場合は、冗長メモリセルアレイ５１のワード線本数はＮｘ×４となる。またビット線対の置換セットが２対のビット線対からなる場合は、冗長メモリセルアレイ５３のビット線対の数はＮｙ×２となる。従って、センスアンプＳＡは、合計４０９６＋（Ｎｙ×２）個設けられる。
【０１０３】
アドレス比較回路Ｂ１は、行アドレス比較回路ＲＡＣと列アドレス比較回路ＣＡＣに分けられ、それぞれのアドレス一致信号ＡＭＳが冗長セルアレイ５１，５３のデコーダＤＥＣに供給される。図１３の例では、行アドレス比較回路ＲＡＣは、ＮｂセットのＡＮＤ回路からなり、従ってＮｂ個の行アドレスを記憶することができる。しかしながら、前述した通り、冗長セルアレイへの置換は複数のワード線単位で行なうのがより効率的であるので、Ｎｂ個のアドレス一致信号ＡＭＳは一旦エンコーダ５６で行側の冗長セルアレイのワード線の置換セット数のＮｘにエンコードされる。そして、配線の引回し領域を節約する為に、ワード線セットＮｘを選択するために必要な選択信号log2Nxビットが出力される。また、同時に行側アドレス比較回路ＲＡＣに入力された行アドレスＡ０−Ａ１１の内下位の８ビットＡ０−Ａ７は、冗長セルアレイの行デコーダＲＤＥＣにも入力される。
【０１０４】
一方、列アドレス比較回路ＣＡＣも同様に、ＮｃセットのＡＮＤ回路から構成されＮｃ個の列アドレスを記憶する。そして、エンコーダ５８によりＮｙビットにエンコードされ、列側冗長メモリセルアレイ５３のデコーダＤＥＣにビット線対Ｎｙセットを選択するために必要な選択信号log2Nyビットが出力される。また、同時に列側アドレス比較回路ＣＡＣに入力された列アドレスＡ１２−Ａ２３は、冗長セルアレイの列デコーダＣＤＥＣにも入力される。
【０１０５】
行アドレス比較回路ＲＡＣから出力される行アドレス一致信号ＲＡＭＳと列アドレス比較回路ＣＡＣから出力される列アドレス一致信号ＣＡＭＳとがＡＮＤゲートを介して比較一致信号／ＣＦとしてマルチプレクサＭＰＸに供給される。更に、置換データバスＤＢＦからの置換データもマルチプレクサＭＰＸに供給される。行アドレス一致信号ＲＡＭＳは行デコーダ・ドライバＲＤＥＣに与えられ、冗長セルアレイ５１が選択される時にセルアレイ５４が選択されるのが禁止される。また列アドレス一致信号ＣＡＭＳも同様に列デコーダＣＤＥＣに与えられ、冗長セルアレイ５３が選択される時にセルアレイ５４が選択されるのが禁止される。
【０１０６】
図１４は、冗長セルアレイＢ２の他の構成例を示す図である。固定不良セルの発生は、例えばワード線方向において配線短絡不良等が発生する確率がビット線方向において同等の不良が発生する確率よりも高い場合がある。或いは、ワード線の置換はできるだけ多くのワード線を含むブロック単位で行なうことが歩留りの改善につながる場合もある。その場合は、ワード線側の置換に使用する冗長メモリセルの容量をビット線側よりも大きくすることが、置換効率の改善につながる。
【０１０７】
図１４では、ワード線側の置換用の冗長メモリセルアレイを５１Ａ，５１Ｂ，５１Ｃと大きな容量にしている。ビット線側の置換用の冗長メモリセルアレイ５３は、行側に比較して３分の１の容量である。行・列デコーダＲＤＥＣ，ＣＤＥＣや冗長メモリセルアレイ用のデコーダＤＥＣを共用してスペース効率を上げる為に、図１４の例では、行側の冗長メモリセルアレイ５１Ａ，５１Ｂ，５１Ｃと列側の冗長メモリセルアレイ５３とが図示される様に配置されている。それぞれのデコーダには、図示される通りのアドレス信号Ａ，Ｃとエンコードされた冗長メモリセル選択信号Ｂ，Ｄが与えられる。
【０１０８】
図１４の例では、行側の冗長メモリセルアレイ５１は、２５６本×３＝７６８本のワード線を有する。また列側の冗長メモリセルアレイ５３は、４０９６対のビット線対を有する。
【０１０９】
図１５は、図１４と同等の構成をもつ固定不良セル用の冗長メモリセルアレイＢ２の変形例である。この例では、行側の冗長メモリセルアレイ５１Ａ，５１Ｂ，５１Ｃはそれぞれ６４本のワード線を有するので、全部で６４×３＝１９２本のワード線を有する。また、列側の冗長メモリセルアレイ５３は１０２４対のビット線対を有する。これらのワード線とビット線対の比率は、それぞれのチップが持つ不良発生状況に応じて最適化されることが好ましい。
【０１１０】
［融合したアドレス比較回路と冗長セルアレイ］
図１６は、リフレッシュ不良セル用のアドレス比較回路Ａ１、その冗長メモリセルアレイＡ２と、固定不良セル用のアドレス比較回路Ｂ１、その冗長メモリセルアレイＢ２とが融合した場合の詳細なブロック図である。融合させる場合は、図２で示した通り、アドレス比較回路Ａ１，Ｂ１がＣ１として融合するのが最も効率的である。
【０１１１】
図１６では、行アドレスＡ０−Ａ１１と列アドレスＡ１２−Ａ２３の供給に対して、リフレッシュ不良セル用のアドレス比較回路６０Ｒ，６０Ｃ、固定不良セル用のアドレス比較回路６２Ｒ，６２Ｃ，６４Ｒ，６４Ｃが図示される通り配置されている。また、リフレッシュ不良セル用の冗長メモリセルアレイＡ２では、対応するアドレス比較回路６０Ｒ，６０Ｃからのアドレス一致信号ＡＭＳにより直接置換すべきメモリセルがアクセスされる。一方、固定不良セル用の冗長メモリセルアレイＢ２では、図１３で説明した通り、アドレス比較回路Ｂ１からのアドレス一致信号ＡＭＳをエンコーダ５６，５８を介して与えられる選択信号Ｂ，Ｄをデコードして、置換すべきメモリセルがアクセスされる。
【０１１２】
そして、リフレッシュ不良セル用の比較一致信号／ＣＲと置換データＤＢＲが図３で示したマルチプレクサＭＰＸに与えられる。また、固定不良セル用の比較一致信号／ＣＦと置換データＤＢＦも同様にマルチプレクサＭＰＸに与えられる。
【０１１３】
図１６の例では、冗長セルアレイＡ２は、１ビット単位で置換される。従って対応するアドレス比較回路Ａ１には、全ての１６Ｍビット分に対応するアドレス信号Ａ０−Ａ２３が供給され、前述したＡＮＤ回路により記憶された置換アドレスとの比較が行なわれる。
【０１１４】
また、図１６の例では、冗長セルアレイＢ２は、１ビット単位で置換されることもできるし、また前述してきた通りライン毎またはブロック毎の置換を行なうこともできる。アドレス比較回路Ｂ１には、全てのアドレス信号が入力されて、置換アドレスとの比較を行なうＡＮＤ回路群６２Ｒ，６２Ｃ，６４Ｒ，６４Ｃが設けられている。従って、理論的には１ビット単位での冗長メモリセルとの置換が可能になる。但し、現実的にはライン毎またはブロック毎の置換になり、その場合は、対応するＡＮＤ回路からの比較一致信号が一部無視される。
【０１１５】
固定不良セル用の冗長メモリセルアレイＢ２は、図１６では、２ブロックに分割され、各ブロックが中央に行デコーダＲＤＥＣ／ＤＥＣを有する。この冗長メモリセルアレイＢ２は、大容量である為、１トランジスタと１キャパシタからなるメモリセルをマトリクス状に並べたＤＲＡＭと同じ構成である。
【０１１６】
図１７は、同様に図２で示した融合型のアドレス比較回路と冗長メモリセルアレイの構成例を示す図である。この例では、図１６と比べると、固定不良セル用のアドレス比較回路Ｂ１の内、行アドレスを比較するＡＮＤ回路群６２Ｒと列アドレスを比較するＡＮＤ回路群６４Ｃとが省略されている。
【０１１７】
図１３で示した通り、固定不良セル用の冗長メモリセルアレイは、不良の発生確率からワード線またはビット線単位のライン毎の置換が現実的である。その場合、行デコーダＲＤＥＣ／ＤＥＣに供給される選択信号は、行アドレスを比較した比較回路６４Ｒからのアドレス一致信号ＡＭＳから生成されれば十分である。また、列デコーダＣＤＥＣ／ＤＥＣに供給される選択信号も、列アドレスを比較した比較回路６２Ｃからのアドレス一致信号ＡＭＳから生成されれば十分である。従って、図１６の場合と比較して、ＡＮＤ回路群６２Ｒと６４Ｃが省略された分、消費電流が節約できることになる。
【０１１８】
図１８は、図１７の例を更に改良した融合型のアドレス比較回路と冗長メモリセルアレイの構成例を示す図である。この例では、先ず第一に、リフレッシュ不良セル用の冗長メモリセルアレイＡ２が１６ビット出力になっている。従って置換データバスＤＢＲ，ＤＢＦはそれぞれ１６本で構成される。それに伴って、アドレス比較回路６０Ｃ、６２Ｃからは、４ビット分の列アドレスを比較するＡＮＤ回路群７０と７２が省略されている。従ってアドレス比較回路６０Ｃでは、アドレスＡ１２〜Ａ２０の８本についての記憶回路と比較回路が設けられるだけで足りる。冗長メモリセルアレイＡ２内は、図５で示したスタティック型のメモリセルが、アドレス一致信号ＡＭＳに沿って１６個設けられる構成となる。また、冗長メモリセルアレイＢ２内では、１６のビット線対単位で一括して置換される。
【０１１９】
第二に、固定不良セル用の冗長メモリセルアレイＢ２は、４本のワード線単位で置換が行なわれる。従って、アドレス比較回路６４Ｒから、２ビット分の行アドレスを比較するＡＮＤ回路群７４が省略されている。そのため、アドレス比較回路６４ＲではアドレスＡ０〜Ａ９の１０本に対応する構成となっている。
【０１２０】
第三に、各アドレス比較回路６０Ｒ，６０Ｃ，６４Ｒ，６２Ｃは、図１０で説明した通り、太線で示される如く複数ブロックに分割されている。図１８中には示されないが、図１０で示した通り、分割ブロック間にはクランプ回路と増幅バッファ回路が設けられて、アドレス比較のスピードを上げている。
【０１２１】
図１８の例では、置換データバスＤＢＦ，ＤＢＲが１６ビット構成である。この構成は、メモリ内のグローバルデータバス線が１６ビットで入出力回路も１６ビットで構成される場合には整合性が高い。即ち、図３で示したマルチプレクサＭＰＸでは、これらの１６ビットのデータ信号についてのマルチプレクスが行なわれるからである。
【０１２２】
図１９は、更に図１８の例を改良した融合型のアドレス比較回路と冗長メモリセルアレイの構成例を示す図である。図１９の例では、第一に、リフレッシュ不良セル用の冗長メモリセルアレイＡ２とそのアドレス比較回路Ａ１との関係を、図６で示した様にした点が、図１８と異なる。即ち、行アドレス比較回路６０Ｒと列アドレス比較回路６０Ｃとの間に冗長メモリセルアレイＡ２を設けた。こうすることで、固定不良セル用のアドレス比較回路も行側６４Ｒと列側６２Ｃをそれぞれエンコーダ５６，５８の両側に配置することができる。図から明らかな通り、図１８に比較してスペース効率が向上する。
【０１２３】
第二に、リフレッシュ不良セル用のアドレス比較回路Ａ１の行側６０Ｒについて、図１１で示した通り、アドレス２ビット分についてのＡＮＤ回路を半分にしている。即ち、行アドレスの左から２ビットＡ０，Ａ１が入力されるＡＮＤ回路は、一つ飛びに省略される。図中７６が省略されたＡＮＤ回路部分であり、図中７８のＡＮＤ回路の出力が、他のアドレス信号を受けるＡＮＤ回路群の２セットに対して供給される。
【０１２４】
図１９の場合は、ＡＮＤ回路群の数が非常に少なくなっているので、アドレス比較回路のスピードを向上させることができる。また、無駄なＡＮＤ回路群が省略されたため、消費電流も節約される。
【０１２５】
図２０は、本発明のメモリ装置内のメモリセルアレイ又は固定不良セル用の冗長メモリセルアレイＢ２に利用されるメモリセルの回路例を示す。各メモリセルＭＣは、一個のトランジスタＱ１とキャパシタＣ１から構成される。このようなダイナミック型メモリセルは、一般的によく知られている通り、キャパシタＣ１にデータを表示する電荷が蓄積され、ビット線ＢＬを介してセンスアンプＳＡにより読みだされる。そして、キャパシタＣ１に蓄積された電荷は、所定の時間後に所定の許容レベルまで減少する前に、センスアンプＳＡで増幅され再書き込みが行なわれる。これが、リフレッシュ動作である。プロセス条件等により、その許容レベルまで電荷が減少する時間は、メモリセルによりバラツキがある。
【０１２６】
以上説明したが、リフレッシュ不良セル用の冗長メモリは、前述した４トランジスタ・ダイナミック型メモリセルを含むダイナミック型のメモリセルよりも、リフレッシュ時間が長いか無限大のスタティック型のメモリセルのほうが好ましい場合がある。リフレッシュ不良セルに対しては、前述した通り、単位ビットまたは数ビット単位での置換が効率が良い。従って、アドレス比較回路では、全てのアドレス信号との比較を行なう必要があり、アドレス比較に時間がかかる場合がある。それに対して、スタティック型のメモリセルではセンスアンプ回路による増幅が容易に高速化でき、冗長メモリセルアレイとしてのアクセスタイムも大幅に高速にできる。勿論、メモリセルの素子数は多いので面積が大きくなるが、ビット単位で置換されるメモリであるので、それほどの容量は求められない。
【０１２７】
一方、固定不良セル用の冗長メモリは、不良の発生の原因からライン毎またはブロック単位での置換が好ましい。従って、大容量のメモリになりがちである。そのため、冗長メモリセルは、１トランジスタと１キャパシタからなるＤＲＡＭタイプのメモリセルで構成することが好ましい。
【０１２８】
しかしながら、本発明はそれに限定されるわけではない。全てをスタティック型または全てをダイナミック型のメモリセルにすることでも良い。また、本発明は、１トランジスタと１キャパシタで構成されるメモリセルのＤＲＡＭに限らず、４トランジスタで構成されるメモリセルのＳＲＡＭの場合でも適用することが可能である。
【０１２９】
［階層構造のリフレッシュ不良救済用の冗長セル構造］
以上説明してきたメモリ装置は、基本的に図１或いは図２で示した様なリフレッシュ不良用の冗長メモリセルをチップ全体で一箇所に集中して配置させた例である。このような集中型の構成は、リフレッシュ不良がチップ全体に分散的に発生するので、不良セルの救済の柔軟性を上げてその救済確率を上げることができると言う利点を有する。
【０１３０】
しかしながら、メモリの大容量化に伴いそのような集中的に形成されるリフレッシュ不良用の冗長セルアレイとそのアドレス比較回路は、チップ内の大きな領域を占有することになると共に、アドレス比較回路での消費電力が増大ししかもスピードが遅くなるという欠点を有する。従って、例えば２５６Ｍビットの様に大容量化されたメモリ装置では、上記した様な集中的に配置したリフレッシュ不良用の冗長セル構成では限界を招く。
【０１３１】
そこで、考えられる解決策は、メモリ装置を構成する複数のメモリセルブロック毎にリフレッシュ不良救済用の冗長セルとそのアドレス比較回路を設けることである。即ち分散型の冗長セル構成である。ところが、そのような分散型の構成では、集中型と同等の救済可能なビット数を確保する為には、各ブロックに要求される救済用冗長セルのビット数がを非常に多く設けなければならず、チップ全体でのトータルの救済用冗長セルのビット数は膨大な数になる。
【０１３２】
この点を説明する為に、一例として、１Ｍ（２20）ビットのメモリであって、６４Ｋ（２16）ビットのメモリブロックが１６ブロック設けられている場合を仮定する。そして、平均的に１６Ｋ（２16）ビット当たり１ビット分の不良率まで救済したいとする。即ち、チップ全体では６４ビット（１Ｍ／１６Ｋ）のリフレッシュ不良セルをある程度十分な救済確率（例えば９９％）程度救済するとする。この場合に、前述してきた救済用の冗長セルを集中的に配置する場合は、単純に６４セット（単ビット救済なら６４ビット、１６ビット一括救済なら６４セット）の冗長セルアレイとそれに対応するアドレス比較回路を設ければ良い。その場合の各セットのアドレス幅は行と列を合わせて２０ビット（１Ｍ＝２20）となる。
【０１３３】
一方、１６個からなる６４Ｋビットのメモリブロック毎に救済用の冗長セルアレイを形成する分散式の場合は、平均値である４ビット（＝６４Ｋ／１６Ｋ）分を救済する４セットの冗長セルアレイでは、同様の救済確率を得ることができない。即ち、各メモリブロックでｎビット救済可能な確率をｆ（ｎ）とすると、チップ全体での救済確率はそのべき乗の｛ｆ（ｎ）｝16となるからである。従って、ブロック内での救済確率ｆ（ｎ）＝０．９９であったとしても、チップ全体では、｛ｆ（ｎ）｝16＝０．８５に低下してしまう。
【０１３４】
図２２は、１つのメモリブロック内でのリフレッシュ不良ビット数とその発生確率の関係を示すグラフである。前述した様に、ブロック内では４ビットの不良が発生する確率が最も大きいが、１０ビット以上の不良が発生する確率が０になることはない。図２３は、図２２のグラフの不良ビット数とそれに対応する積分値を示すグラフである。このグラフから明らかな通り、１メモリブロック内での救済確率を９９％より高くする為には、救済できる不良ビット数を例えば１１ビット以上にする必要がある（１１ビットで９９．６％）。それでも、チップ全体での救済確率は、上記した様にその１６乗になる。従って、仮に１メモリブロック内に１２ビットの冗長セルアレイを設けたとすると、１６個のメモリブロックを合計すると１２×１６＝１９２ビットとなり、集中型にした場合の６４ビットに比較してかなり多くなる。
【０１３５】
ブロック毎にリフレッシュ不良救済用の冗長セルアレイを設けることにより、各ブロック内のアドレスの本数が、上記の例では１６ビットに減るので、そのアドレス比較回路で比較すべきアドレスの本数が少なくなり、集中型の欠点を補うことができるが、一方で、図２２、２３に示される通り、救済確率を上げる為にはブロック毎に用意すべき冗長セルアレイのビット数（セット数）が大きくなり、チップ全体での合計の冗長セルアレイの容量が非常に大きくなる。
【０１３６】
そこで、リフレッシュ不良セルを救済する為の冗長セルアレイ構成として、本実施の形態例では、各メモリブロック毎にある程度の救済確率を達成できる程度の冗長セルアレイを設け、更にチップ全体で共通に救済用の冗長セルアレイを設けるという階層構造を採用する。かかる階層構造にすることで、各メモリブロックでは例えば平均不良ビット数あるいはそれより少し多い不良ビットまでを救済し、各ブロックで救済できなかった不良セルをチップ全体に共通に設けた救済用冗長セルアレイで救済する。更に、この階層構造は２層ではなく３層、４層とすることもできる。全体のメモリ容量とメモリブロック数、そのブロックの容量等のパラメータに従って最適の階層数が選択される。
【０１３７】
図２４は、かかる階層構造のリフレッシュ不良セル救済用の冗長セルアレイを有するメモリ装置のチップ全体構成図である。この例は、２５６Ｍビットの容量を有するメモリの例であり、図１と対応する部分には同様の引用番号を付している。チップ１０内には、それぞれ３２ＭビットのメモリセルブロックＭＣＢ（１６Ｍのブロックが図示しないコラムデコーダの両側に設けられている。）が８個設けられ、その間に周辺回路１６が設けられている。そして、リフレッシュ不良セル救済用の冗長セルアレイは、各メモリブロックＭＣＢ毎に設けた下位の冗長セルアレイＡ２０１〜Ａ２０８とチップ全体で共通の上位の冗長セルアレイＡ２０の２階層構造となっている。そして、それぞれのアドレス比較回路Ａ１０１〜Ａ１０８とＡ１０がそれらの冗長セルアレイに併設される。
【０１３８】
そして、集中型の冗長セルアレイＡ２０では、例えばＮ１セット分の冗長セルアレイを有する。そして、対応するアドレス比較回路Ａ１０ではメモリ全体のアドレス（１６ビットの行アドレスと１２ビットの列アドレス、２28＝２５６Ｍ）について、不良アドレスの記憶とアドレス比較ができる様に構成される。一方、各メモリブロックＭＣＢに設けられた分散型の冗長セルアレイＡ２０１〜２０８では、例えばＮ２セット分の冗長セルアレイを有する。また、各メモリブロックＭＣＢでのアドレス比較回路Ａ１０１〜１０８では、１３ビットの行アドレスと１２ビットの列アドレス（２15＝３２Ｍ）について不良アドレスを記憶し入力されるアドレスと比較する。
【０１３９】
そして、各メモリブロックＭＣＢでの不良ビットは、それぞれのブロック内の冗長セルと置換され、ブロック内の不良ビット数がＮ２を越える時は、集中型の冗長セルアレイＡ２０内の冗長セルアレイと置換される。
【０１４０】
図２５は、図２４のメモリの全体のブロック図の例である。この例では、リフレッシュ不良セル救済用の冗長セルアレイに加えて、固定不良セル救済用の冗長セルの構成も示している。この例では、固定不良セル救済用の冗長セルアレイは、各メモリブロックＭＣＢ内にそれぞれ設けられている。
【０１４１】
ブロック１内には、メモリセルアレイＭＣに隣接してその中の固定不良セルを救済する為の冗長セルアレイＢ２０１（例えばＳＲＡＭ）がアドレス比較回路Ｂ１０１と共に設けられている。そして、メモリセルＭＣまたは冗長セルアレイＢ２０１のいずれかのデータが出力される。メモリセルブロックＭＣＢには、その中のリフレッシュ不良セルを救済する為の冗長セルアレイＡ２０１とそのアドレス比較回路Ａ１０１とが設けられている。そして、分散型の冗長セルアレイＡ２０１からは、アドレス信号の比較一致信号judge と置換データバスdataとが出力される。そして、ブロック内に設けたマルチプレクサＭＵＸにより、いずれかのデータが比較一致信号judge に従って選択されて、ブロック１の出力データとしてローカルバス線ＬＢＳに出力される。
【０１４２】
この様に、固定不良セル用の冗長セルアレイを一般的に行われる様にメモリセルＭＣに併設したので、そのアドレス比較回路はＮＯＲ回路により高速に動作し、通常のメモリセルか救済用の置換される冗長セルかの一方がアクセスされて、記憶されたデータを読みだす。一方、分散型のリフレッシュ不良救済用の冗長セルのアドレス比較回路Ａ１０１では、前述してきた様なＡＮＤ回路構成にして、スピードは劣るがその消費電力が低減された構成になっている。従って、前述した通りに一致信号judge と置換データdataとがマルチプレクサ回路ＭＵＸに与えられて、メモリセルからのデータと置換データのいずれか一方が選択される。
【０１４３】
各ブロック内で、各ブロックに設けた集中型の冗長セルアレイで救済できない程多くのビット数のリフレッシュ不良セルが発生した場合は、足りない分のビットが、チップに共通に設けた集中型の冗長セルアレイＡ２０にて救済される。従って、各ブロック内のリフレッシュ不良救済用の冗長セルアレイＡ２０１のビット数をそれ程大きくすることなく、全体の救済確率を上げることができる。
【０１４４】
図２５に示される様に、各ブロックからのローカルバスＬＢＳはブロック出力選択回路ＢＯＳにて選択され、更に、マルチプレクサＭＵＸにて集中型の冗長セルアレイＡ２０からの置換データdataとグローバルバスＧＢＳとの間の選択が、比較一致信号judge に従って行われる。この場合も、集中型の冗長セル用のアドレス比較回路Ａ１０は、前述したＡＮＤ構成の回路が採用される。
【０１４５】
図２６は、チップ全体に共通に設けられた集中型の冗長回路の冗長セルアレイＡ２０とそのアドレス比較回路Ａ１０とを示すブロック図である。この図は、図１９に示したリフレッシュ不良救済用のアドレス比較回路Ａ１とその冗長セルアレイＡ２と同等である。但し、この例のメモリ容量が２５６Ｍと大きいので、行アドレスはＡ０〜Ａ１５と１６本あり、列アドレスはＡ１６〜Ａ２７と１２本ある。即ち、２28＝２５６Ｍビットである。但し、置換用の冗長セルアレイＡ２０は同様に１６ビット構成であるので、アドレス比較回路Ａ１０内の列アドレス比較回路ＣＡＣへのアドレスはＡ２０〜Ａ２７の８本である。
【０１４６】
更に、この集中型の冗長用回路では、置換可能セット数がＮ１セット（例えば１０２４（１Ｋ）セット）設けられている。従って、各ブロックで救済できなかったリフレッシュ不良ビットの数が１Ｋビットになるまで、そのチップを救済することができる。
【０１４７】
尚、１６ビットの出力セットが置換データバスdata(DBR) に出力され、アドレス比較回路の出力が比較一致信号judge(/CR)として出力される点は、前述した図１９の場合と同じであり、ここでの説明は省略する。
【０１４８】
図２７は、図２５中の各ブロックの構成を示すブロック図である。この図は、図２５のブロック１を例にしている。１６Ｍビットのメモリセルブロックが真ん中に設けられたコラムデコーダ８０の両側（図中では上下側）に設けられ、トータルで３２Ｍビットのブロックになっている。しかも、上下の１６Ｍビットのブロックも真ん中の行デコーダ・ドライバ８１をはさんで両側に分けられている。アドレス信号Ａ３〜Ａ２７は、各行デコーダ・ドライバ８１、列デコーダ８０に与えられると共に、ブロック内の固定不良用のアドレス比較回路Ｂ１０１にも与えられる。そして、行側のアドレス比較回路Ｂ１０１で一致信号ＲＯＭ１，ＲＯＭ２が出力されたときは、通常のメモリセルＭＣへのアクセスは禁止され、置換用に設けた固定不良用の冗長セルの冗長ワード線ＲＷＬが立ち上がり、冗長ワード線が代わりにアクセスされる。また、列側のアドレス比較回路Ｂ１０１で一致信号ＣＯＭが出力された時は、通常のセンスアンプＳＡではなく冗長センスアンプＲＳＡが選択されてデータバス線に接続される。上記の構成は、一般的に実施されている固定不良救済用の冗長回路の場合と同等である。
【０１４９】
図２７のブロック内には、ブロック内のリフレッシュ不良セル救済用の冗長セルアレイＡ１０１とそのアドレス比較回路Ａ２０１とが設けられている。そして、アドレス比較回路Ａ２０１内にはリフレッシュ不良セルのアドレスがフューズやＥＥＰＲＯＭからなるＲＯＭ内に記憶され、供給されるアドレス信号と比較される。そして、比較一致信号JUDGE と冗長セルＡ１０１からのdataとがブロック内のマルチプレクサ回路ＭＵＸに供給される。そして、比較一致信号JUDGE に従って、メモリセルからのデータバスのデータか、リフレッシュ不良救済用の冗長セルアレイＡ１０１からのデータかの選択が行われ、ローカルバスＬＢＳに選択されたデータが出力される。
【０１５０】
図２８は、図２７のブロック内に設けられる分散型の冗長回路Ａ１０１，Ａ２０１のブロック図である。この分散型のリフレッシュ不良セル救済用の冗長回路は、基本的には図２６の集中型の冗長回路と同等の構成である。但し、ブロック内のリフレッシュ不良セルを救済する為の回路であるので、その行アドレスＡ３〜Ａ１５は１３本と少なくなっている。また、救済できるセット数はＮ２セットであり、例えば２０４８（２Ｋ）セットである。即ち、平均的な不良ビット数である３２Ｍ／１６Ｋ＝２Ｋである。このブロック内に設けられる分散型の冗長回路は、そのブロックが選択されない時はアドレス比較回路Ａ１０１の活性化が行われず、ブロックが選択された時のみ、ブロック選択信号により活性化信号／ＪＡＥがＡＮＤゲートを介して活性化回路ＪＡＣに与えられて活性化する。
【０１５１】
従って、図２６に示した集中型の冗長回路では常にアドレス比較回路が活性化されるのに対して、各ブロックに設けた分散型の冗長回路では、当該ブロックが選択されている時のみ活性化する。従って、集中型冗長回路の場合に比較してトータルの消費電力という観点では有利である。なお、行アドレスＡ３〜Ａ１５をブロック選択信号により活性化される時のみ比較回路に供給する構成にしても良い。
【０１５２】
さて、本例では２５６Ｍビットの容量のメモリが３２Ｍビットのメモリブロック８個から構成される。そして、図２６に示した集中型の冗長回路内の置換可能なセット数の例は、例えば１０２４ビット（１Ｋビット）、また図２８に示した分散型の各ブロックに設けられた冗長回路の置換可能セットの数は例えばそれぞれ２０４８ビット（２Ｋビット）である。前述した通り、リフレッシュ不良セルが発生する確率が１６Ｋビットに１個までを救済可能とした場合、集中型の冗長回路だけで対応すると、その置換可能セットの数は１６３８４セット（１６Ｋ＝２５６Ｍ／１６Ｋ）である。
【０１５３】
しかしながら、本発明の階層型の冗長構成を採用することで、各ブロックに２Ｋセットでトータル１６Ｋセット、そしてチップ全体に共通に１Ｋセットとすることで、同等の救済確率を得ることができ、それぞれの比較回路はできるだけ少なくできる。この場合のトータルの置換可能セット数は、１７Ｋセットである。従って、トータルの冗長セル容量は、全て集中型の冗長セルにした場合よりも大きくなるが、個々の冗長回路内の置換可能セット数は十分小さくすることができる。従って、集中的に大電流が消費されるなどの回路構成を避けることができる。しかも、それに伴う追加の冗長回路の容量はさほど大きなものではない。そして、全て分散型の冗長回路で実現するよりも、トータルの冗長回路内の置換可能セット数は少なくなる。
【０１５４】
更に、上記の上位階層の集中型の冗長回路を、チップ全体で単一の構成とせずに、チップの１／４の６４Ｍビットに対してそれぞれ上位階層の冗長回路として２５６セット（１０２４ビットの１／４）の置換可能セットを配置しても良い。その場合は、それぞれ記憶すべきアドレスと比較すべきアドレスの数は２ビット少なくなる。但し、その場合は、１０２４セットの集中冗長回路を上位階層として設ける場合よりもその救済確率は低下する。それを避ける為には、更に上位階層の冗長回路をチップ全体で一つ設け、その置換可能セット数を４セット等の最適のセット数に設定すれば良い。従って、その場合は冗長回路が各ブロック毎とチップ１／４毎とチップ全体用との３階層の構造となる。
【０１５５】
図２９は、リフレッシュ不良救済用の冗長回路を階層型にした場合の別の例を示すブロック図である。この例では、図２５の例と比較して、固定不良セル救済用の冗長回路Ｂ１，Ｂ２をチップ全体で共通に設けた例である。従って、固定不良セルに対しては集中型の冗長回路を、リフレッシュ不良セルに対しては集中型と分散型の階層構造の冗長回路を設けている。こうすることで、前述の通りアドレス比較回路のレイアウトを効率的に行うことができる。それ以外の点は、図２５の場合と同等である。
【０１５６】
図３０は、図２９の固定不良用冗長回路Ｂ１，Ｂ２とリフレッシュ不良用の冗長回路Ａ１０，Ａ２０を融合させて配置した例を示す図である。この回路図は、図１９に示した回路図と殆ど同等である。しかしながら、本例ではリフレッシュ不良救済用の冗長回路を階層構造にしているので、その置換可能セット数Ｎ１は、図１９の場合に比較するとかなり少なくなっている。上記した２５６Ｍビットの例では、ここの置換可能セット数Ｎ１は例えば１０２４ビット（１Ｋビット）である。
【０１５７】
それ以外の固定不良用の冗長回路のエンコーダ５６、５８や、冗長セルアレイＢ２の構成等は、図１９の場合と同様であるので繰り返して説明することはしない。
【０１５８】
［階層化ＲＡＭ型のリフレッシュ不良救済用冗長回路］
リフレッシュ不良セルを救済する冗長回路を階層化する点について説明した。上記の説明から理解される通り、冗長回路を階層化すると、最も最下層にある冗長回路はメモリセルアレイに隣接して設けられることになる。そこで、以下の実施の形態例では、ランダム・アクセス・メモリ（ＲＡＭ）であるメモリセルに不良ビットのアドレスを記憶させる構成を取ることで、最下層の冗長回路のアドレス記憶回路を簡略化する。
【０１５９】
一般に、不良ビットのアドレスをＲＯＭではなく、メモリセルと同じＲＡＭで構成することが提案されている。その場合の方法として、電源投入時にメモリチップ外に設けたプログラム可能なＲＯＭ（ＰＲＯＭ）から冗長アドレスを内部のメモリに書き込む方式と、メモリチップの周辺に形成したＲＯＭから電源投入時に冗長アドレスを内部のメモリに書き込む方式とが提案されている。従って、かかるＲＡＭ内に冗長アドレスを記憶させる方式を採用することで、最下層のブロック内の冗長回路を簡略化することができる。
【０１６０】
図３１は、このＲＡＭ型の冗長回路を採用したメモリセルブロック（３２Ｍビット）の全体ブロック図である。この構成は、図面の水平方向にワード線が配置され、そのワード線はメインワード線ＭＷＬ８４とサブワードデコーダ８５によって駆動されるサブワード線から構成される。２５６本のメインワード線を有する１Ｍビットのブロック８２が３２個形成されている。そして、それらのブロック８２の中央にメインワードデコーダとそのドライバ８３が形成される。センスアンプ９２は、各１Ｍビットのブロック８２の間にシェアードセンスアンプ方式で形成されている。従って、各１Ｍビットのブロックはその上下にあるセンスアンプを使用する。また、列アドレスをデコードするコラムデコーダ８６がブロックの下側に配置され、センスアンプを選択する。
【０１６１】
そして、この１Ｍビットのブロックは、更に１６個の６４ＫビットのセルアレイＭＣからなり、それぞれのセルアレイＭＣ毎に、冗長アドレスを実質的に記憶するマークＲＡＭ８７、８８が形成される。即ち、１Ｍビットのブロックは２５６本のワード線と２５６対のビット線、センスアンプＳＡから構成される。
【０１６２】
図３２は、図３１の６４Ｋビットのメモリセルアレイの部分を拡大した図である。上記した通り、６４ＫのメモリセルアレイＭＣは、２５６本のサブ・ワード線ＷＬと上下に１２８個づつのセンスアンプ９２から構成される。そして、サブワードデコーダ８５によって選択されたサブワード線が立ち上げられ、その記憶データがセンスアンプ９２で増幅されて、コラムデコーダ８６で選択されてデータが出力される。１００はプリデコードされた列アドレスである。
【０１６３】
このメモリセルアレイＭＣの左端に、本例の特徴的な点であるマークＲＡＭ８７、８８が形成され、更にリフレッシュ不良セルとの置換がされる冗長ＲＡＭ８９、９０がその横に形成される。この例では、８ビットを１セットとしてセット９３が冗長ＲＡＭ８９と、セット９４が冗長ＲＡＭ９０と置換される。不良セルのアドレスを記憶するアドレス記憶回路は、マークＲＡＭ８７、８８に置き換えられる。即ち、前述した通り、電源がオンになると同時にアドレス記憶用のＲＯＭからその記憶アドレスに従って、マークＲＡＭ８７、８８のデータが書き込まれる。その結果、不良セル９３、９４を選択するアドレスが入力されると、マークＲＡＭ８７、８８がオール０以外のそれぞれの位置データをマークＲＡＭ用のセンスアンプ８７ＳＡを介してマークＲＡＭ出力９７出力する。従って、置換される不良セルがアクセスされると、その行アドレスに関してはマークＲＡＭ８７、８８等により出力９７にオール０以外の場所データがＥＯＲ回路９３に与えられる。
【０１６４】
従って、冗長アドレスの内、行アドレスに関しては、マークＲＡＭ８７、８８を選択して出力９７にオール０以外のデータが出力されることで入力アドレスとの比較一致が行われる。そこで残るは、その行における冗長列アドレスと入力される列アドレスとが一致するか否かの判定が必要である。
【０１６５】
その為に、図３２の例では、ＥＯＲ回路９３、マークＲＡＭ番号ＲＡＭ９４、冗長コラムアドレスＲＡＭ９５を設けている。マークＲＡＭ番号ＲＡＭ９４と冗長コラムアドレスＲＡＭ９５には、その３２本のワード線にメモリブロック選択信号１０２が３２本与えられる。例えば、各メモリブロック（１Ｍビット）で４セットの置き換えを可能にするとすると、ブロック選択信号１０２に沿って横方向に４セットのマークＲＡＭ番号ＲＡＭ９４、冗長コラムアドレスＲＡＭ９５及びＥＯＲ回路９３１〜９３４が設けられる。
【０１６６】
図３３は、ＥＯＲ回路９３１の例を示すブロック図である。このＥＯＲ回路９３１内には、マークＲＡＭ８７、８８の出力９７とマークＲＡＭ番号ＲＡＭ９４１の記憶データと比較する４ビットのＥＯＲ回路１１０〜１１３と、それらの出力の論理和をとるＡＮＤ回路１２６を有する。更に、ＥＯＲ回路９３１内には、マークＲＡＭ８７、８８の行に対応する列アドレスを記憶するコラムアドレスＲＡＭ９５１の記憶アドレスと入力されるコラムアドレス信号１００とを比較するＥＯＲ回路１１４〜１２５とそれらの論理和をとるＡＮＤ回路１２８を有する。そして、両ＡＮＤ回路１２６，１２８の論理和をとるＡＮＤ回路１２７が設けられる。
【０１６７】
従って、対応するブロック選択信号１０２が選択されて立ち上がった時に、そのブロック内の記憶した冗長列アドレスが入力アドレスと一致するか否かの比較が行われ、一致する場合には、一致信号ｊｕｄｇｅがＯＲ回路１２９を介して出力される。
【０１６８】
上記の様に、マークＲＡＭを利用する場合においては、最下層のリフレッシュ不良セル救済用の冗長セルアレイを通常のメモリ領域内に設けることができ、少なくとも行アドレスについての比較一致回路が不要になる。そして、各メモリブロックでリフレッシュ不良セルが救済できない場合は、更に上層の冗長セルアレイによって救済される。この上層の冗長セルアレイは、マークＲＡＭの如き構成にはならず、前述と同等のＡＮＤ型の比較回路とＳＲＡＭメモリ等の様な冗長セルアレイから構成される。
【０１６９】
【発明の効果】
以上説明した通り、本発明によれば、リフレッシュ・インターバル期間が短い不良セルを冗長メモリセルに置換することができると共に、固定不良セルに対しても専用の冗長メモリセルに置換することができる。しかも、リフレッシュ不良セルの発生分布が分散的であるので、単ビットまたは数ビットのメモリセルを置換の単位とすることが効率的であり、それに伴い大容量の欠陥ビットのアドレス記憶部とアドレス比較回路を設ける必要がある。しかし、本発明ではＡＮＤ型のアドレス比較回路を採用することで、大容量化したアドレス記憶部及びアドレス比較回路での消費電流を抑えることができる。ただし、ＡＮＤ型の場合には従来一般的なＮＯＲ型に比べてスピードが劣るので、それぞれの冗長メモリからのデータと通常メモリからのデータとを入出力回路の前段付近に設けたマルチプレクサ回路で適宜選択し、全体としてのメモリのアクセス時間が長くならないようにしている。
【０１７０】
更に、２５６Ｍビットの様に大容量化した場合、リフレッシュ不良セル救済用の冗長回路を階層構造にすることで、スペースと消費電力を効率的に配置させることが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の形態のメモリの全体構成図である。
【図２】本発明の別の実施の形態のメモリの全体構成図である。
【図３】マルチプレクサＭＰＸの論理構成を示す図である。
【図４】リフレッシュ不良セル救済用冗長メモリセルアレイＡ２とそれに隣接されるアドレス比較回路Ａ１の構成図である。
【図５】冗長メモリセルアレイ（スペアメモリ）Ａ２の回路図である。
【図６】アドレス比較回路Ａ１と冗長メモリセルアレイＡ２の別の構成例を示す図である。
【図７】図６の冗長メモリセルアレイＡ２内の回路図である。
【図８】アドレス比較回路Ａ１の回路図である。
【図９】アドレス比較回路内のＡＮＤ回路の別の例である。
【図１０】 改良したアドレス比較回路の構成図である。
【図１１】別の改良したアドレス比較回路の構成図である。
【図１２】共通に設けられた冗長セルアレイＢ２が不良セルを含むラインまたはブロックとどの様に置換されるかについて説明する図である。
【図１３】冗長メモリセルアレイＢ２とそのアドレス比較回路Ｂ１との関係を詳細に示す図である。
【図１４】冗長セルアレイＢ２の他の構成例を示す図である。
【図１５】図１４と同等の構成をもつ固定不良セル用の冗長メモリセルアレイＢ２の変形例である。
【図１６】リフレッシュ不良セル用のアドレス比較回路Ａ１、その冗長メモリセルアレイＡ２と、固定不良セル用のアドレス比較回路Ｂ１、その冗長メモリセルアレイＢ２とが融合した場合の詳細なブロック図である。
【図１７】融合型のアドレス比較回路と冗長メモリセルアレイの別の構成例を示す図である。
【図１８】図１７の例を更に改良した融合型のアドレス比較回路と冗長メモリセルアレイの構成例を示す図である。
【図１９】図１８の例を改良した融合型のアドレス比較回路と冗長メモリセルアレイの構成例を示す図である。
【図２０】本発明のメモリ装置内のメモリセルアレイ又は固定不良セル用の冗長メモリセルアレイＢ２に利用されるメモリセルの回路例を示す図である。
【図２１】冗長メモリセルアレイ（スペアメモリ）Ａ２の別の回路図である。
【図２２】１つのメモリブロック内でのリフレッシュ不良ビット数とその発生確率の関係を示すグラフである。
【図２３】図２２のグラフの不良ビット数とそれに対応する積分値を示すグラフである。
【図２４】階層構造のリフレッシュ不良セル救済用の冗長セルアレイを有するメモリ装置のチップ全体構成図である。
【図２５】図２４のメモリの全体のブロック図の例である。
【図２６】チップ全体に共通に設けられた集中型の冗長セルアレイＡ２０とそのアドレス比較回路Ａ１０とを示すブロック図である。
【図２７】図２５中の各ブロックの構成を示すブロック図である。
【図２８】ブロック内に設けられる分散型の冗長回路Ａ１０１，Ａ２０１のブロック図である。
【図２９】リフレッシュ不良救済用の冗長回路を階層型にした場合の別の例を示すブロック図である。
【図３０】図２９の固定不良用冗長回路Ｂ１，Ｂ２とリフレッシュ不良用の冗長回路Ａ１０，Ａ２０を融合させて配置した例を示す図である。
【図３１】ＲＡＭ型の冗長回路を採用したメモリセルブロック（３２Ｍビット）の全体ブロック図である。
【図３２】図３１の６４Ｋビットのメモリセルアレイの部分を拡大した図である。
【図３３】ＥＯＲ回路９３１の例を示すブロック図である。
【符号の説明】
１０ 半導体チップ
ＭＣＢ メモリセルアレイブロック
Ａ１ 第一のアドレス比較回路
Ａ２ 第一の冗長メモリセルアレイ
Ｂ１ 第二のアドレス比較回路
Ｂ２ 第二の冗長メモリセルアレイ
ＭＰＸ マルチプレクサ
Ｉ／Ｏ 入出力回路
／ＣＲ，／ＣＦ 比較一致信号
ＤＢＲ，ＤＢＦ 置換データバス
ＲＡＣ 行アドレス比較部
ＣＡＣ 列アドレス比較部
ＡＭＳ アドレス一致信号
ＲＡＭＳ 行アドレス一致信号
ＣＡＭＳ 列アドレス一致信号
４６ バッファ回路
Claims (8)
- 複数のワード線とそれに交差する複数のビット線と、それらの交差部に配置されデータを表示する電荷を保持する容量を含むメモリセルとを有するメモリセルアレイを有するメモリ装置であって、
該メモリセルアレイは、前記電荷が所定の許容レベルまで低下するデータ保持時間が第一の時間とそれより短い第二の時間を有するメモリセルを有し、
該メモリセルアレイ内の該第二の時間を有するメモリセルと置換されるメモリセルを有する第一の冗長メモリセルアレイと、
該第二の時間を有するメモリセルに対応するアドレスを記憶し、入力されるアドレスが該記憶されたアドレスと一致する時に、前記第一の冗長メモリセルアレイ内の該第二の時間より長い第三の時間を持つメモリセルへの置換を有効にする第一のアドレス比較回路とを有し、
該第一のアドレス比較回路は、前記入力されるアドレスが該記憶アドレスとが一致した時に出力端への電流パスが形成されるＡＮＤ型の論理回路で構成され、
前記第一のアドレス比較回路は、入力されるアドレス信号がゲートに与えられるトランジスタとそれに接続されるフューズ素子とからなる１対の単位回路が、比較するアドレスの数に対応して縦列接続され、
該一対のフューズ素子に前記記憶アドレスが記憶され、該トランジスタの導通とフューズ素子の導通状態によって前記電流パスが形成された時に、アドレス一致信号が出力されるメモリ装置において、
前記第一のアドレス比較回路は、該縦列接続された複数の単位回路を複数セット有し、それぞれの縦列接続された複数の単位回路が少なくとも二つのブロックに分割され、一方のブロックの出力が複数のセットに属する他方のブロックに供給されることを特徴とするメモリ装置。 - 複数のワード線とそれに交差する複数のビット線と、それらの交差部に配置されデータを表示する電荷を保持する容量を含むメモリセルとを有するメモリセルアレイを有するメモリ装置であって、
該メモリセルアレイは、前記電荷が所定の許容レベルまで低下するデータ保持時間が第一の時間とそれより短い第二の時間を有するメモリセルを有し、
該メモリセルアレイ内の該第二の時間を有するメモリセルと置換されるメモリセルを有する第一の冗長メモリセルアレイと、
該第二の時間を有するメモリセルに対応するアドレスを記憶し、入力されるアドレスが該記憶されたアドレスと一致する時に、前記第一の冗長メモリセルアレイ内の該第二の時間より長い第三の時間を持つメモリセルへの置換を有効にする第一のアドレス比較回路とを有し、
該第一のアドレス比較回路は、前記入力されるアドレスが該記憶アドレスとが一致した時に出力端への電流パスが形成されるＡＮＤ型の論理回路で構成され、
前記第一のアドレス比較回路は、入力されるアドレス信号がゲートに与えられ電気的手段によってその閾値電圧が上昇または低下される一対のトランジスタからなる単位回路が、比較するアドレスの数に対応して縦列接続され、
該トランジスタに前記記憶アドレスが閾値電圧の上昇または低下で記憶され、該トランジスタの導通状態によって前記電流パスが形成された時にアドレス一致信号が出力されるメモリ装置において、
前記第一のアドレス比較回路は、該縦列接続された複数の単位回路を複数セット有し、それぞれの縦列接続された複数の単位回路が少なくとも二つのブロックに分割され、一方のブロックの出力が複数のセットに属する他方のブロックに供給されることを特徴とするメモリ装置。 - 請求項１または２に記載のメモリ装置において、
前記一方のブロックの出力が供給される該他方のブロックのセット数がマスクオプションにより適宜変更されることを特徴とするメモリ装置。 - 請求項３記載のメモリ装置において、
前記マスクオプションは、最上層のメタル層で行われることを特徴とするメモリ装置。 - 複数のワード線とそれに交差する複数のビット線と、それらの交差部に配置されデータを表示する電荷を保持する容量を含むメモリセルとを有するメモリセルアレイを有するメモリ装置において、
該メモリセルアレイは、前記電荷が所定の許容レベルまで低下するデータ保持時間が第一の時間とそれより短い第二の時間を有するメモリセルを有し、
該メモリセルアレイ内の該第二の時間を有するメモリセルと置換されるメモリセルを有する冗長メモリセルアレイと、
該第二の時間を有するメモリセルに対応するアドレスを記憶し、入力されるアドレスが該記憶されたアドレスと一致する時に、前記冗長メモリセルアレイ内の該第二の時間より長い第三の時間を持つメモリセルへの置換を有効にするアドレス比較回路とを有し、
前記冗長メモリセルアレイとそれに対応するアドレス比較回路を有する冗長回路が、分割されたメモリセルアレイそれぞれに対応して設けられた複数の第一の層の冗長回路と、該複数の第一の層の冗長回路に共通に設けられた第二の層の冗長回路とを有し、前記分割されたメモリセルアレイ内の前記第二の時間を有するメモリセルが対応する該第一の層の冗長回路内の冗長メモリセルアレイのメモリセルと置換され、更に該第一の層の冗長回路で置換されない前記第二の時間を有するメモリセルが前記第二の層の冗長回路内の冗長メモリセルアレイのメモリセルと置換されて、さらに、
前記分割されたメモリセルアレイがそれぞれ第一のアドレスのセットが与えられるメモリセルブロックを構成し、該メモリセルブロック毎に前記第一の層の冗長回路が形成され、該第一の層の冗長回路のアドレス比較回路が前記第一のアドレスのセットの比較を行い、当該アドレスが一致した時に該第一の層の冗長回路の冗長メモリセルアレイとの置換が行われ、
複数の該メモリセルブロックに共通に前記第二の層の冗長回路が形成され、該第二の層の冗長回路のアドレス比較回路が前記第一の層の冗長回路で救済されないメモリセルに対応するアドレスを前記第一のアドレスのセットより多い第二のアドレスのセットで記憶し、入力される対応アドレスとの比較を行い、当該アドレスが一致した時に該第二の層の冗長回路の冗長メモリセルアレイとの置換が行われることを特徴とするメモリ装置。 - 請求項５記載のメモリ装置において、
前記メモリセルアレイ内の固定不良セルを少なくともワード線単位またはビット線単位で置換して救済する為の固定不良用冗長回路を更に有し、
該固定不良用冗長回路が前記分割されたメモリセルアレイ毎にそれぞれ設けら
れていることを特徴とするメモリ装置。 - 請求項５記載のメモリ装置において、
前記メモリセルアレイ内の固定不良セルを少なくともワード線単位またはビット線単位で置換して救済する為の固定不良用冗長回路を更に有し、
該固定不良用冗長回路が前記分割されたメモリセルアレイに共通に設けられていることを特徴とするメモリ装置。 - 請求項７記載のメモリ装置において、
前記固定不良冗長回路のアドレス比較回路が前記第二の層の冗長回路のアドレス回路に並設されて、入力アドレス信号が両アドレス比較回路に共通に供給されることを特徴とするメモリ装置。
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