JPH04263199A - 半導体集積化メモリ - Google Patents
半導体集積化メモリInfo
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- JPH04263199A JPH04263199A JP3024227A JP2422791A JPH04263199A JP H04263199 A JPH04263199 A JP H04263199A JP 3024227 A JP3024227 A JP 3024227A JP 2422791 A JP2422791 A JP 2422791A JP H04263199 A JPH04263199 A JP H04263199A
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- 239000004065 semiconductor Substances 0.000 title description 10
- 230000002950 deficient Effects 0.000 abstract description 16
- 238000010586 diagram Methods 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 230000006870 function Effects 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 239000000123 paper Substances 0.000 description 3
- 238000012360 testing method Methods 0.000 description 3
- 230000007547 defect Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 1
- 238000007664 blowing Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体集積化メモリに関
し、特に、予備のメモリセルを有する冗長構成ＬＳＩメ
モリに関する。
し、特に、予備のメモリセルを有する冗長構成ＬＳＩメ
モリに関する。
【０００２】
【従来の技術】半導体集積化メモリはメモリ容量の大容
量化に伴ない、全ビットが正しく動作する完全良品チッ
プを得ることは困難になりつつある。例えば、大容量化
のシンボルであるダイナミックＲＡＭ（ＤＲＡＭ）は、
現在、商品レベルで４Ｍビットから１６ＭビットＤＲＡ
Ｍの開発が行なわれている。しかし、メモリ容量の大容
量化に伴ない、結晶欠陥やプロセス上の局部的不良のた
め、全ビット良品を得ることはビット数の増大に逆比例
して困難になりつつあり、少数のエラービットを有する
メモリチップも良品チップとして救済することが、チッ
プの原価を下げるためにも必要となってきている。
量化に伴ない、全ビットが正しく動作する完全良品チッ
プを得ることは困難になりつつある。例えば、大容量化
のシンボルであるダイナミックＲＡＭ（ＤＲＡＭ）は、
現在、商品レベルで４Ｍビットから１６ＭビットＤＲＡ
Ｍの開発が行なわれている。しかし、メモリ容量の大容
量化に伴ない、結晶欠陥やプロセス上の局部的不良のた
め、全ビット良品を得ることはビット数の増大に逆比例
して困難になりつつあり、少数のエラービットを有する
メモリチップも良品チップとして救済することが、チッ
プの原価を下げるためにも必要となってきている。
【０００３】こうしたエラービットを救済する対策とし
ては、予備のメモリセルをメモリセルアレイの列方向と
行方向にあらかじめ追加して配置しておき、チップの製
造が完了した後で、エラービットを有するチップに対し
ては、エラービットを選択する外部アドレスが印加され
たときには、自動的に予備のメモリセルが選択されるよ
うに列選択線、または行選択線の接続を変える方法が用
いられている。
ては、予備のメモリセルをメモリセルアレイの列方向と
行方向にあらかじめ追加して配置しておき、チップの製
造が完了した後で、エラービットを有するチップに対し
ては、エラービットを選択する外部アドレスが印加され
たときには、自動的に予備のメモリセルが選択されるよ
うに列選択線、または行選択線の接続を変える方法が用
いられている。
【０００４】こうした予備のメモリセルによるエラービ
ット救済機能を有する半導体集積化メモリの従来例とし
ては、例えば１９７９年２月に開催されたアイ・イー・
イー・インターナショナル・ソリッドステート・サーキ
ッツ・コンファレンス（１９７９ＩＥＥＥ ＩＮＴＥ
ＲＮＡＴＩＯＮＡＬ ＳＯＬＩＤ−ＳＴＡＴＥ Ｃ
ＩＲＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ）のダイジェ
スト・オブ・テクニカル・ペーパーズ（ＩＳＳＣＣ−Ｄ
ＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰ
ＥＲＳ）１５０頁〜１５１頁（１９７９年２月会議時に
同時頒布）に掲載された「フォールトトレラント６４Ｋ
ダイナミックＲＡＭ（“Ａ Ｆａｕｌｔ−Ｔｏｌｅｒ
ａｎｔ６４Ｋ Ｄｙｎａｍｉｃ ＲＡＭ”）」と題
するセンカー（ＲｏｎａｌｄＰ． Ｃｅｎｋｅｒ）氏
等の論文等に紹介されたものがある。上記論文に紹介さ
れたＤＲＡＭのチップ構成の簡略図を図２に示す。
ット救済機能を有する半導体集積化メモリの従来例とし
ては、例えば１９７９年２月に開催されたアイ・イー・
イー・インターナショナル・ソリッドステート・サーキ
ッツ・コンファレンス（１９７９ＩＥＥＥ ＩＮＴＥ
ＲＮＡＴＩＯＮＡＬ ＳＯＬＩＤ−ＳＴＡＴＥ Ｃ
ＩＲＣＵＩＴＳ ＣＯＮＦＥＲＥＮＣＥ）のダイジェ
スト・オブ・テクニカル・ペーパーズ（ＩＳＳＣＣ−Ｄ
ＩＧＥＳＴ ＯＦ ＴＥＣＨＮＩＣＡＬ ＰＡＰ
ＥＲＳ）１５０頁〜１５１頁（１９７９年２月会議時に
同時頒布）に掲載された「フォールトトレラント６４Ｋ
ダイナミックＲＡＭ（“Ａ Ｆａｕｌｔ−Ｔｏｌｅｒ
ａｎｔ６４Ｋ Ｄｙｎａｍｉｃ ＲＡＭ”）」と題
するセンカー（ＲｏｎａｌｄＰ． Ｃｅｎｋｅｒ）氏
等の論文等に紹介されたものがある。上記論文に紹介さ
れたＤＲＡＭのチップ構成の簡略図を図２に示す。
【０００５】図２のＤＲＡＭはメモリセルアレイ１１、
Ｘデコーダ２、Ｙデコーダ３、から成る従来のＤＲＡＭ
に、更に予備のＸデコーダ２１、および予備のメモリセ
ルアレイ１２が加わった回路構成をしている。従って、
チップの製造完了後、メモリセルアレイ１１の動作試験
の結果、エラービットが見出された場合には、レーザプ
ログラミング方式または電気的ヒューズ溶断方式（１９
８１年１２月７日発行の日経エレクトロニクス誌２１９
頁〜２５２頁“冗長構成を巡る技術動向”に所載）のい
ずれかによって、エラービットの列選択線を予備のメモ
リセルの選択線で置き換えることにより、メモリチップ
の歩留りを向上することができる。
Ｘデコーダ２、Ｙデコーダ３、から成る従来のＤＲＡＭ
に、更に予備のＸデコーダ２１、および予備のメモリセ
ルアレイ１２が加わった回路構成をしている。従って、
チップの製造完了後、メモリセルアレイ１１の動作試験
の結果、エラービットが見出された場合には、レーザプ
ログラミング方式または電気的ヒューズ溶断方式（１９
８１年１２月７日発行の日経エレクトロニクス誌２１９
頁〜２５２頁“冗長構成を巡る技術動向”に所載）のい
ずれかによって、エラービットの列選択線を予備のメモ
リセルの選択線で置き換えることにより、メモリチップ
の歩留りを向上することができる。
【０００６】
【発明が解決しようとする課題】ところで、上述のエラ
ービット救済機能を有する半導体集積化メモリは、通常
のメモリセルが正常に動作するかどうかのテストはＬＳ
Ｉテスタで行い、不良のメモリセルがある場合に予備の
メモリセルを選択するためのデコーダのプログラムをレ
ーザービームや電気的に溶断可能なヒューズを用いて行
う。従って、ヒューズのプログラム装置が必要となる欠
点があった。更に、ＬＳＩメモリをパッケージングして
、メモリボード上で使用している場合に、使用中にハー
ドエラーが生じた場合には、救済することができない欠
点があった。
ービット救済機能を有する半導体集積化メモリは、通常
のメモリセルが正常に動作するかどうかのテストはＬＳ
Ｉテスタで行い、不良のメモリセルがある場合に予備の
メモリセルを選択するためのデコーダのプログラムをレ
ーザービームや電気的に溶断可能なヒューズを用いて行
う。従って、ヒューズのプログラム装置が必要となる欠
点があった。更に、ＬＳＩメモリをパッケージングして
、メモリボード上で使用している場合に、使用中にハー
ドエラーが生じた場合には、救済することができない欠
点があった。
【０００７】本発明の目的はこうした欠点を改善し、冗
長構成ＬＳＩメモリにおいて、メモリセルのエラーアド
レスを記憶する連想メモリを搭載し、不良のメモリセル
をアクセスした場合には、自動的に予備のメモリセルに
アクセスが置換される半導体集積化メモリを提供するこ
とにある。
長構成ＬＳＩメモリにおいて、メモリセルのエラーアド
レスを記憶する連想メモリを搭載し、不良のメモリセル
をアクセスした場合には、自動的に予備のメモリセルに
アクセスが置換される半導体集積化メモリを提供するこ
とにある。
【０００８】
【課題を解決するための手段】本発明の半導体集積化メ
モリは、複数のメモリセルから成る第１のメモリセルア
レイと、複数の予備のメモリセルから成る第２のメモリ
セルアレイと、前記第１のメモリセルアレイの列選択線
及び行選択線をそれぞれ駆動するＸデコーダ及びＹデコ
ーダと、このＸ及びＹデコーダに外部アドレス信号を与
えるアドレスバッファと、第１のメモリセルアレイのエ
ラーセル又はエラーセルアレイブロックのアドレスを記
憶する連想メモリとを有し、外部アドレス信号が入力さ
れた場合に前記連想メモリを用いて、外部アドレス信号
が前記連想メモリに蓄えられているエラーセル又はエラ
ーセルアレイブロックのアドレスに一致しない場合には
、前記Ｘ，Ｙデコーダを介して前記第１のメモリセルア
レイとデータの入出力を行い、前記アドレス信号がエラ
ービットアドレスに一致する場合には、前記Ｘ，Ｙデコ
ーダによるメモリセルの選択を中止し、前記第２のメモ
リセルアレイとデータの入出力を行うことを特徴とする
半導体集積化メモリである。
モリは、複数のメモリセルから成る第１のメモリセルア
レイと、複数の予備のメモリセルから成る第２のメモリ
セルアレイと、前記第１のメモリセルアレイの列選択線
及び行選択線をそれぞれ駆動するＸデコーダ及びＹデコ
ーダと、このＸ及びＹデコーダに外部アドレス信号を与
えるアドレスバッファと、第１のメモリセルアレイのエ
ラーセル又はエラーセルアレイブロックのアドレスを記
憶する連想メモリとを有し、外部アドレス信号が入力さ
れた場合に前記連想メモリを用いて、外部アドレス信号
が前記連想メモリに蓄えられているエラーセル又はエラ
ーセルアレイブロックのアドレスに一致しない場合には
、前記Ｘ，Ｙデコーダを介して前記第１のメモリセルア
レイとデータの入出力を行い、前記アドレス信号がエラ
ービットアドレスに一致する場合には、前記Ｘ，Ｙデコ
ーダによるメモリセルの選択を中止し、前記第２のメモ
リセルアレイとデータの入出力を行うことを特徴とする
半導体集積化メモリである。
【０００９】
【作用】本発明の半導体集積化メモリは、不良メモリセ
ルを救済するための予備のメモリセルアレイを有する冗
長構成ＬＳＩメモリであり、メモリ本体の第１のメモリ
セルアレイをテストした後、発見したエラーセル又はエ
ラーセルアレイブロックのアドレスを連想メモリに記憶
し、メモリ動作中に、不良メモリセルを選択するアドレ
スが入力された場合には、連想メモリでアドレスの照合
を行って、予備のメモリセルへメモリ動作を切り換える
ことにより、全ビット良品チップを得るＬＳＩメモリで
ある。本ＬＳＩメモリにおいては、連想メモリに蓄える
エラーアドレスは、１ビットずつのセル選択アドレス、
ワード線又はビット線単位の選択アドレス、セルアレイ
ブロック単位の選択アドレスとすることができる。この
ため、第１のメモリセルアレイの不良セル構成により、
予備の第２のメモリセルアレイを１ビットずつのセル単
位、ワード線又はビット線単位、セルアレイブロック単
位で置き換えることができるため、連想メモリのメモリ
容量を小さくできる。この結果、冗長構成を採用した事
によるチップ面積の増大を抑えることができると同時に
、予備のメモリセルを選択した場合のスピードの劣化を
防ぐことができる。
ルを救済するための予備のメモリセルアレイを有する冗
長構成ＬＳＩメモリであり、メモリ本体の第１のメモリ
セルアレイをテストした後、発見したエラーセル又はエ
ラーセルアレイブロックのアドレスを連想メモリに記憶
し、メモリ動作中に、不良メモリセルを選択するアドレ
スが入力された場合には、連想メモリでアドレスの照合
を行って、予備のメモリセルへメモリ動作を切り換える
ことにより、全ビット良品チップを得るＬＳＩメモリで
ある。本ＬＳＩメモリにおいては、連想メモリに蓄える
エラーアドレスは、１ビットずつのセル選択アドレス、
ワード線又はビット線単位の選択アドレス、セルアレイ
ブロック単位の選択アドレスとすることができる。この
ため、第１のメモリセルアレイの不良セル構成により、
予備の第２のメモリセルアレイを１ビットずつのセル単
位、ワード線又はビット線単位、セルアレイブロック単
位で置き換えることができるため、連想メモリのメモリ
容量を小さくできる。この結果、冗長構成を採用した事
によるチップ面積の増大を抑えることができると同時に
、予備のメモリセルを選択した場合のスピードの劣化を
防ぐことができる。
【００１０】
【実施例】以下、本発明の実施例について、図面を参照
して説明する。
して説明する。
【００１１】図１は本発明の一実施例の構成図で、１チ
ップ上に形成されたＬＳＩメモリを示している。図１は
、通常のメモリセルアレイ１１、予備のセルアレイブロ
ック１２と１３、Ｘデコーダ２、Ｙデコーダ３、アドレ
スバッファ４及び連想メモリ５から成るＬＳＩメモリを
示す。
ップ上に形成されたＬＳＩメモリを示している。図１は
、通常のメモリセルアレイ１１、予備のセルアレイブロ
ック１２と１３、Ｘデコーダ２、Ｙデコーダ３、アドレ
スバッファ４及び連想メモリ５から成るＬＳＩメモリを
示す。
【００１２】図１のＬＳＩメモリは、あらかじめ、メモ
リセルアレイ１１のメモリ動作をテストし、不良ビット
のセルアドレスを調べる。この結果、１ビットづつの不
良セルに対しては、予備のセルアレイ１３に対するエラ
ーセルのアドレスを連想メモリ５に記憶させ、複数ビッ
トの集団的な不良セルに対しては予備のセルアレイ１２
に対するエラーセルアレイのアドレスを連想メモリ５に
記憶させる。
リセルアレイ１１のメモリ動作をテストし、不良ビット
のセルアドレスを調べる。この結果、１ビットづつの不
良セルに対しては、予備のセルアレイ１３に対するエラ
ーセルのアドレスを連想メモリ５に記憶させ、複数ビッ
トの集団的な不良セルに対しては予備のセルアレイ１２
に対するエラーセルアレイのアドレスを連想メモリ５に
記憶させる。
【００１３】この後、通常のメモリ動作を行わせると、
外部端子に入力されるアドレス信号Ａｉがアドレスバッ
ファ４を介して連想メモリ５及び、Ｘデコーダ２とＹデ
コーダ３に送られる。連想メモリ５では入力されたアド
レスが記憶しているエラーアドレスに一致するか否かの
照合が行われる。入力アドレスが連想メモリに記憶され
ているエラーアドレスに一致しない場合には、Ｘデコー
ダ２からの列選択線とＹデコーダ３からの行選択線との
交点にあるメモリセルが選択され、情報の読出し又は、
書き込みが行われる。しかし、連想メモリ８への入力ア
ドレスがエラーアドレスに一致する場合には、セル単位
のアドレス又はセルアレイ単位のアドレスかによって、
メモリセルアレイ１１からのデータの入出力が中止され
、連想メモリ５からの一致信号Ｃによって、予備のメモ
リセルアレイ１２又は１３の中のメモリセルが選択され
、情報の読出し又は、書き込みが行われる。
外部端子に入力されるアドレス信号Ａｉがアドレスバッ
ファ４を介して連想メモリ５及び、Ｘデコーダ２とＹデ
コーダ３に送られる。連想メモリ５では入力されたアド
レスが記憶しているエラーアドレスに一致するか否かの
照合が行われる。入力アドレスが連想メモリに記憶され
ているエラーアドレスに一致しない場合には、Ｘデコー
ダ２からの列選択線とＹデコーダ３からの行選択線との
交点にあるメモリセルが選択され、情報の読出し又は、
書き込みが行われる。しかし、連想メモリ８への入力ア
ドレスがエラーアドレスに一致する場合には、セル単位
のアドレス又はセルアレイ単位のアドレスかによって、
メモリセルアレイ１１からのデータの入出力が中止され
、連想メモリ５からの一致信号Ｃによって、予備のメモ
リセルアレイ１２又は１３の中のメモリセルが選択され
、情報の読出し又は、書き込みが行われる。
【００１４】本実施例では連想メモリ５にセル単位のエ
ラーアドレスと、セルアレイ単位のエラーアドレスが登
録できるため、連想メモリの出力信号としての各エラー
アドレスの一致信号数を削減することができる。つまり
、１つのセルアレイ中に不良ビットのメモリセルが多数
存在する場合には、セルアレイ単位で予備のセルアレイ
１２に置き換えるのに対し、セルアレイ中の不良ビット
のメモリセルの数が少ない場合には、セル単位で予備の
セルアレイ１３に置き換えることができる。
ラーアドレスと、セルアレイ単位のエラーアドレスが登
録できるため、連想メモリの出力信号としての各エラー
アドレスの一致信号数を削減することができる。つまり
、１つのセルアレイ中に不良ビットのメモリセルが多数
存在する場合には、セルアレイ単位で予備のセルアレイ
１２に置き換えるのに対し、セルアレイ中の不良ビット
のメモリセルの数が少ない場合には、セル単位で予備の
セルアレイ１３に置き換えることができる。
【００１５】
【発明の効果】以上、詳細に説明したように、本発明の
半導体集積化メモリは、本体のメモリセルアレイ中の不
良のメモリセルを、予備のメモリセルへ置換するために
必要なヒューズによるデコーダのプログラム装置が不用
になるとともに、エラーアドレスを識別する連想メモリ
の容量を小さくできるために、大容量のＬＳＩメモリの
製造コストを低減できる利点がある。
半導体集積化メモリは、本体のメモリセルアレイ中の不
良のメモリセルを、予備のメモリセルへ置換するために
必要なヒューズによるデコーダのプログラム装置が不用
になるとともに、エラーアドレスを識別する連想メモリ
の容量を小さくできるために、大容量のＬＳＩメモリの
製造コストを低減できる利点がある。
【図１】本発明の実施例を示す回路ブロック図である。
【図２】従来の集積化メモリを示す回路ブロック図であ
る。
る。
２ Ｘデコーダ
３ Ｙデコーダ
４ アドレスバッファ
５ 連想メモリ
１１ メモリセルアレイ
Claims (1)
- 複数のメモリセルから成る第１のメモリセルアレイと、
複数の予備のメモリセルから成る第２のメモリセルアレ
イと、前記第１のメモリセルアレイの列選択線及び行選
択線をそれぞれ駆動するＸデコーダ及びＹデコーダと、
このＸ及びＹデコーダに外部アドレス信号を与えるアド
レスバッファと、第１のメモリセルアレイのエラーセル
又は、エラーセルアレイブロックのアドレスを記憶する
連想メモリとを有し、外部アドレス信号が入力された場
合に、前記連想メモリを用いて、外部アドレス信号が前
記連想メモリに蓄えられているエラーセル又はエラーセ
ルアレイブロックのアドレスに一致しない場合には、前
記Ｘ，Ｙデコーダを介して前記第１のメモリセルアレイ
とデータの入出力を行い、前記アドレス信号がエラーア
ドレスに一致する場合には、前記Ｘ，Ｙデコーダによる
メモリセルの選択を中止し、前記第２のメモリセルアレ
イとデータの入出力を行うことを特徴とする半導体集積
化メモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024227A JPH04263199A (ja) | 1991-02-19 | 1991-02-19 | 半導体集積化メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3024227A JPH04263199A (ja) | 1991-02-19 | 1991-02-19 | 半導体集積化メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04263199A true JPH04263199A (ja) | 1992-09-18 |
Family
ID=12132383
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3024227A Pending JPH04263199A (ja) | 1991-02-19 | 1991-02-19 | 半導体集積化メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04263199A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5822257A (en) * | 1996-05-22 | 1998-10-13 | Fujitsu Limited | Semiconductor memory device capable of relieving fixed-failure memory cells and refresh-failure memory cells |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332633A (en) * | 1976-09-08 | 1978-03-28 | Hitachi Ltd | Information processing unit |
| JPS5718279A (en) * | 1980-07-09 | 1982-01-30 | Sanyo Electric Co Ltd | Thermally recording device |
| JPS62250599A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | 半導体メモリ装置 |
-
1991
- 1991-02-19 JP JP3024227A patent/JPH04263199A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5332633A (en) * | 1976-09-08 | 1978-03-28 | Hitachi Ltd | Information processing unit |
| JPS5718279A (en) * | 1980-07-09 | 1982-01-30 | Sanyo Electric Co Ltd | Thermally recording device |
| JPS62250599A (ja) * | 1986-04-23 | 1987-10-31 | Hitachi Ltd | 半導体メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5822257A (en) * | 1996-05-22 | 1998-10-13 | Fujitsu Limited | Semiconductor memory device capable of relieving fixed-failure memory cells and refresh-failure memory cells |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19971202 |