KR100520139B1 - 균일한 길이의 데이타 버스 라인을 갖는 메모리 장치 - Google Patents

균일한 길이의 데이타 버스 라인을 갖는 메모리 장치 Download PDF

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Abstract

본 발명은 데이타 버스 라인의 길이와 폭이 균일한 메모리 장치에 관한 것으로, 메모리 장치의 데이타 버스 라인을 복수개의 블록을 갖는 각 뱅크의 블록마다 균일하게 배치하여 라인의 길이를 최소화하고 데이타 전달시의 시간 지연과 데이타 간 스큐를 감소시키며, 전류 소모도 감소시킨 메모리 장치에 관한 것이다.

Description

균일한 길이의 데이타 버스 라인을 갖는 메모리 장치
본 발명은 복수개의 뱅크를 갖는 메모리 장치의 데이타 버스 라인에 관한 것으로, 특히 데이타 버스 라인의 길이와 폭이 균일한 메모리 장치에 관한 것이다.
메모리 장치에서 데이타 버스 라인은 메모리 셀에서 출력된 데이타를 센싱, 증폭하여 하이 또는 로우 레벨이 되어진 신호가 전달되는 라인을 의미한다. 이 데이타 버스 라인은 데이타 버퍼 (DQ Buffer) 에 연결되어 있기 때문에 데이타의 입출력시 큰 영향을 미친다.
따라서, 메모리 장치 내부의 데이타 버스 라인은 동일한 길이, 폭을 가지는 것이 바람직하다. 만약, 길이와 폭이 동일하지 않으면, 각기 상이한 데이타간의 시간 지연으로 인하여 데이타 입출력시 서로 다른 타이밍을 초래하게된다. 또한, 최악의 경우, 내부 제어 신호가 가장 빠른 신호에 대응하여 동작하면 가장 느린 데이타 신호는 입출력 자체가 불가능한 경우도 있다.
그런데, 종래의 메모리 장치에 사용되는 데이타 버스라인은 메모리 장치에 전체에 배치되어 있기 때문에 데이타 버스 라인의 길이가 길수 밖에 없다.
이 때문에, 전달되는 데이타가 지연되고 그에 따른 전류의 소모가 컸다.
또한, 데이타 버스 라인의 길이가 서로 달라 전달 데이타의 스큐가 커지기도 한다.
상기 문제점을 해결하기 위한 본 발명의 목적은 데이타 버스 라인의 길이, 폭을 동일하게 만드는 것이다.
본 발명의 실시예는
제 1 내지 제 4 블록을 각각 갖는 제 1 내지 제 4 뱅크와, 상기 각 뱅크내의 각 블록으로부터의 데이타를 외부 데이타 핀으로 전달하는 제 1 내지 제 4 데이타 버스 라인군을 구비하는 메모리 장치에 있어서,
상기 제 1 뱅크의 우측에 제 2 뱅크가 배치되며, 상기 제 1 뱅크의 하측에 제 3 뱅크가 배치하고 상기 제 2 뱅크의 하측에 제 4 뱅크가 배치되며,
상기 제 1 뱅크의 제 1 블록과 상기 제 3 뱅크의 제 1 블록 사이에 제 1 내부 데이타 패드군 (DQ0, DQ15, DQ1, DQ14) 이 배치되며, 상기 제 1 뱅크의 제 2 블록과 상기 제 3 뱅크의 제 2 블록 사이에 제 2 내부 데이타 패드군 (DQ2, DQ13, DQ3, DQ12)이 배치되며, 상기 제 1 뱅크의 제 3 블록과 상기 제 3 뱅크의 제 3 블록 사이에 제 3 내부 데이타 패드군 (DQ4, DQ11, DQ5, DQ10)이 배치되며, 상기 제 1 뱅크의 제 4 블록과 상기 제 3 뱅크의 제 4 블록 사이에 제 4 내부 데이타 패드군 (DQ6, DQ9, DQ7, DQ8)이 배치되며,
상기 제 1 데이타 버스 라인군은 제 1 뱅크의 제 1 블록, 제 2 뱅크의 제 1 블록, 제 3 뱅크의 제 1 블록, 제 4 뱅크의 제 1 블록에서 입출력되는 데이타를 공유하도록 배치되며,
제 2 데이타 버스 라인군은 제 1 뱅크의 제 2 블록, 제 2 뱅크의 제 2 블록, 제 3 뱅크의 제 2 블록, 제 4 뱅크의 제 2 블록에서 입출력되는 데이타를 공유하도록 배치되며,
제 3 데이타 버스 라인군은 제 1 뱅크의 제 3 블록, 제 2 뱅크의 제 3 블록, 제 3 뱅크의 제 3 블록, 제 4 뱅크의 제 3 블록에서 입출력되는 데이타를 공유하도록 배치되며,
제 4 데이타 버스 라인군은 제 1 뱅크의 제 4 블록, 제 2 뱅크의 제 4 블록, 제 3 뱅크의 제 4 블록, 제 4 뱅크의 제 4 블록에서 입출력되는 데이타를 공유하도록 배치된다.
상기 제 1 내지 제 4 데이타 버스 라인군은 상기 제 1 및 제 2 뱅크와 상기 제 3 및 제 4 뱅크 사이에 위치한다.
상기 제 1 내지 제 4 내부 데이타 패드군의 패드 수는 동일하다.
이하, 도면을 참조하여 본 발명의 실시예를 기술한다.
도 1 은 일반적인 경우의 64M/128M SDRAM 의 패키지 핀 구조를 도시한다.
도시된 바와같이, 데이타 핀 (DQ Pin) 은 패키지의 상부측에 위치하고 있다. 이는 칩 상태의 메모리 장치내에서도 데이타 패드 (DQ Pad) 가 한쪽으로 치우쳐 있다는 것을 의미한다.
이러한 DQ 패드가 배치되어있는 칩 상태의 메모리 장치 내부를 도 2 에 도시하였다.
도 2 는 동일한 길이와 폭을 갖는 데이타 버스 라인이 배치된 본 발명의 제 1 실시예를 도시한다.
도시된 메모리 장치는 4 개의 뱅크를 구비하며, 각 뱅크는 4 개의 블록으로 구성되어 있지만, 뱅크와 그에 속한 블록의 수는 변화 가능하다.
이하 본 발명의 제 1 실시예를 기술한다.
도 2 에서 동일한 구조의 각 뱅크는 4 개의 블록으로 구성된다. 각 블록에는 4 개의 DQ 패드가 할당되어있다.
즉, 제 1 뱅크 (뱅크 0)는 제 1 내지 제 4 블록 (블록 0, 블록 1, 블록 2, 블록 3)을 포함한다. 제 2 뱅크 (뱅크 1)는 제 1 내지 제 4 블록 (블록 0, 블록 1, 블록 2, 블록 3)을 포함한다. 제 3 뱅크 (뱅크 2)는 제 1 내지 제 4 블록 (블록 0, 블록 1, 블록 2, 블록 3)을 포함한다. 제 4 뱅크 (뱅크 3)는 제 1 내지 제 4 블록 (블록 0, 블록 1, 블록 2, 블록 3)을 포함한다.
도 2 에서, A, B, C, D 는 각각 데이타 버스 라인군을 표시한다.
그중에서, 데이타 버스 라인군 (A) 는 제 1 뱅크 (뱅크 0) 의 제 1 블록 (블록 0), 제 2 뱅크 (뱅크 1) 의 제 1 블록 (블록 0), 제 3 뱅크 (뱅크 2) 의 제 1 블록 (블록 0), 제 4 뱅크 (뱅크 3) 의 제 1 블록 (블록 0) 에서 입출력되는 데이타를 공유한다.
데이타 버스 라인군 (B) 는 제 1 뱅크 (뱅크 0) 의 제 2 블록 (블록 1), 제 2 뱅크 (뱅크 1) 의 제 2 블록 (블록 1), 제 3 뱅크 (뱅크 2) 의 제 2 블록 (블록 1), 제 4 뱅크 (뱅크 3) 의 제 2 블록 (블록 1) 에서 입출력되는 데이타를 공유한다.
데이타 버스 라인군 (C) 는 제 1 뱅크 (뱅크 0) 의 제 3 블록 (블록 2), 제 2 뱅크 (뱅크 1) 의 제 3 블록 (블록 2), 제 3 뱅크 (뱅크 2) 의 제 3 블록 (블록 2), 제 4 뱅크 (뱅크 3) 의 제 3 블록 (블록 2) 에서 입출력되는 데이타를 공유한다.
데이타 버스 라인군 (D) 는 제 1 뱅크 (뱅크 0) 의 제 4 블록 (블록 3), 제 2 뱅크 (뱅크 1) 의 제 4 블록 (블록 3), 제 3 뱅크 (뱅크 2) 의 제 4 블록 (블록 3), 제 4 뱅크 (뱅크 3) 의 제 4 블록 (블록 3) 에서 입출력되는 데이타를 공유한다.
도 2 에서 알 수 있듯이, 데이타 버스 라인은 직선으로 배치되어 있으며, 각 블록에서 입출력되는 데이타의 순서는 도 1 에 도시된 데이타 핀의 배치 순서와 동일하다.
위의 데이타 버스 라인 배치에서 중요한 것은 각 블록에서 입출력되는 데이타의 수를 모든 블록에 대하여 균일하게 유지하는 것이다. 본 실시예에서는 상기 블록의 배치를 모든 뱅크에 동일하게 적용한 후, 각 뱅크를 단순히 쉬프트시켜 배치하였다.
도 3 은 128M SDRAM 에 구현된 본 발명의 구체적인 제 2 실시예를 도시한다.
실제 128M SDRAM은 4 개의 뱅크 (각 뱅크는 4 개의 블록을 포함)로 구성되어 있으나, 도 3 에서는 지면 관계로 2 개의 뱅크만을 도시한다. 그러나, 전반적인 배치 관계는 도 2 와 동일하다.
도 2 와 마찬가지로, 도 3 의 A, B, C, D 는 각각 데이타 버스 라인을 나타낸다. E 로 표시된 부분은 메모리 셀의 데이타를 각 블록의 내부에서 센싱, 증폭한 후 전달하는 로컬 입출력 라인을 나타낸다.
F 로 표시한 부분은 로컬 입출력 라인을 통하여 전달된 데이타를 다시 증폭하여 데이타 버스 라인으로 전달하는 회로이다.
도 3 에서 알 수 있듯이, 각 블록내의 로컬 입출력 라인은 동일한 길이를 가지며, 동일한 길이의 데이타 버스 라인과 각각 연결된다.
또한, 데이타 버스 라인의 길이는 각 뱅크에서 동일한 위치에 있는 블록까지 배치되어 있으므로 동일할 뿐만 아니라, 가장 짧다.
따라서, 데이타 버스 라인에서의 각 라인간의 시간 지연은 최소가 되고 신호 간 스큐도 최소가된다.
이상 상술한 바와 같이, 본 발명에서는 메모리 장치의 데이타 버스 라인을 복수개의 블록을 갖는 각 뱅크의 블록마다 균일하게 배치하여 라인의 길이를 최소화하고 데이타 전달시의 시간 지연과 데이타간 스큐를 감소시키며, 전류 소모도 감소시킨다.
도 1 은 일반적인 경우의 64M/128M SDRAM 의 패키지 핀 구조도.
도 2 는 동일한 길이와 폭을 갖는 데이타 버스 라인이 배치된 본 발명의 제 1 실시예 블록도.
도 3 은 동일한 길이와 폭을 갖는 데이타 버스 라인이 배치된 본 발명의 제 2 실시예 블록도.
〈도면의 주요 부분에 대한 부호의 설명〉
A, B, C, D : 데이타 버스 라인
DQ0 - DQ15 : 데이타 패드
E : 로컬 입출력 라인을 나타낸다.
F : 데이타 증폭 전달 회로

Claims (4)

  1. 제 1 내지 제 4 블록을 각각 갖는 제 1 내지 제 4 뱅크와, 상기 각 뱅크내의 각 블록으로부터의 데이타를 외부 데이타 핀으로 전달하는 제 1 내지 제 4 데이타 버스 라인군을 구비하는 메모리 장치에 있어서,
    상기 제 1 뱅크의 우측에 제 2 뱅크가 배치되며, 상기 제 1 뱅크의 하측에 제 3 뱅크가 배치하고 상기 제 2 뱅크의 하측에 제 4 뱅크가 배치되며,
    상기 제 1 뱅크의 제 1 블록과 상기 제 3 뱅크의 제 1 블록 사이에 제 1 내부 데이타 패드군이 배치되며, 상기 제 1 뱅크의 제 2 블록과 상기 제 3 뱅크의 제 2 블록 사이에 제 2 내부 데이타 패드군이 배치되며, 상기 제 1 뱅크의 제 3 블록과 상기 제 3 뱅크의 제 3 블록 사이에 제 3 내부 데이타 패드군이 배치되며, 상기 제 1 뱅크의 제 4 블록과 상기 제 3 뱅크의 제 4 블록 사이에 제 4 내부 데이타 패드군이 배치되며,
    상기 제 1 데이타 버스 라인군은 상기 제 1 뱅크의 제 1 블록, 상기 제 2 뱅크의 제 1 블록, 상기 제 3 뱅크의 제 1 블록, 상기 제 4 뱅크의 제 1 블록에서 입출력되는 데이타를 공유하도록 배치되며,
    상기 제 2 데이타 버스 라인군은 상기 제 1 뱅크의 제 2 블록, 상기 제 2 뱅크의 제 2 블록, 상기 제 3 뱅크의 제 2 블록, 상기 제 4 뱅크의 제 2 블록에서 입출력되는 데이타를 공유하도록 배치되며,
    상기 제 3 데이타 버스 라인군은 상기 제 1 뱅크의 제 3 블록, 상기 제 2 뱅크의 제 3 블록, 상기 제 3 뱅크의 제 3 블록, 상기 제 4 뱅크의 제 3 블록에서 입출력되는 데이타를 공유하도록 배치되며,
    상기 제 4 데이타 버스 라인군은 상기 제 1 뱅크의 제 4 블록, 상기 제 2 뱅크의 제 4 블록, 상기 제 3 뱅크의 제 4 블록, 상기 제 4 뱅크의 제 4 블록에서 입출력되는 데이타를 공유하도록 배치되며,
    상기 제 1 내지 제 4 데이타 버스 라인군은 상기 제 1 및 제 2 뱅크와 상기 제 3 및 제 4 뱅크 사이에 배치되고,
    상기 제 1 데이타 버스 라인군은 상기 제 1 뱅크의 제 1 블록으로부터 상기 상기 제 2 뱅크의 제 1 블록까지 연장되며,
    상기 제 2 데이타 버스 라인군은 상기 제 1 뱅크의 제 2 블록으로부터 상기 제 2 뱅크의 제 2 블록까지 연장되며,
    상기 제 3 데이타 버스 라인군은 상기 제 1 뱅크의 제 3 블록으로부터 상기 제 2 뱅크의 제 3 블록까지 연장되며,
    상기 제 4 데이타 버스 라인군은 상기 제 1 뱅크의 제 4 블록으로부터 상기 제 2 뱅크의 제 4 블록까지 연장되는 것을 특징으로 하는 데이타 버스 라인을 갖는 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제 1 내지 제 4 내부 데이타 패드군에 각각 포함된 내부 패드의 수는 동일한 것을 특징으로 하는 데이타 버스 라인을 갖는 메모리 장치.
  3. 제 1 항에 있어서,
    상기 제 1 내지 제 4 데이타 버스 라인군의 길이는 동일한 것을 특징으로 하는 데이타 버스 라인을 갖는 메모리 장치.
  4. 제 1 항에 있어서,
    상기 제 1 및 제 2 데이타 버스 라인군은 상기 제 1 내지 제 4 내부 데이타 패드군과 상기 제 1 뱅크 사이의 공간에 배치되며,
    상기 제 3 및 제 4 데이타 버스 라인군은 상기 제 1 내지 제 4 내부 데이타 패드군과 상기 제 3 뱅크 사이의 공간에 배치되는 것을 특징으로 하는 데이타 버스 라인을 갖는 메모리 장치.
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