KR100762867B1 - 글로벌 입출력 라인을 갖는 반도체 메모리 장치 - Google Patents

글로벌 입출력 라인을 갖는 반도체 메모리 장치 Download PDF

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    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/02—Disposition of storage elements, e.g. in the form of a matrix array
    • G11C5/025—Geometric lay-out considerations of storage- and peripheral-blocks in a semiconductor storage device

Abstract

본 발명은 글로벌 입출력 라인을 갖는 반도체 메모리 장치에 관한 것으로, 2개 이상의 뱅크와 2개 이상의 DQ를 담당하는 어드레스 셀을 구비하는 반도체 메모리 장치에 관한 것이다.
본 발명은, 2개 이상의 뱅크와 2개 이상의 DQ를 담당하는 어드레스 셀을 구비하는 반도체 메모리 장치에 있어서, 상기 뱅크를 2 분할하여 동일한 DQ를 담당하는 어드레스 셀을 구비하도록 상위 분할 뱅크 및 하위 분할 뱅크를 형성하여 각각 인접 배치하고, 상기 동일한 DQ가 할당된 상위 분할 뱅크의 좌, 우측 사이에 상기 상위 분할 뱅크의 임의의 DQ를 전달하는 상위 글로벌 입출력 라인군을 나란히 배치하며, 상기 동일한 DQ가 할당된 하위 분할 뱅크의 좌, 우측 사이에 상기 하위 분할 뱅크의 임의의 DQ를 전달하는 하위 글로벌 입출력 라인군을 나란히 배치한 구조를 포함하는 반도체 메모리 장치를 제공하는 것을 특징으로 한다.
글로벌 입출력 라인군, 상위 분할 뱅크, 하위 분할 뱅크, 데이타 패드, X 디코더, Y 디코더.

Description

글로벌 입출력 라인을 갖는 반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE WITH GLOBAL IO LINE}
도 1은 종래 기술에 따른 글로벌 입출력 라인을 갖는 반도체 메모리 장치를 설명하기 위한 도면.
도 2는 도 1에서 제시된 문제점을 해결하기 위한 종래의 글로벌 입출력 라인을 갖는 반도체 메모리 장치를 설명하기 위한 도면.
도 3은 본 발명의 실시예에 따른 글로벌 입출력 라인을 갖는 반도체 메모리 장치를 설명하기 위한 도면.
도 4 및 도 5는 도 3의 실시예에 대한 응용예를 설명하기 위한 도면.
도 6 및 도 7은 본 발명의 다른 실시예에 따른 글로벌 입출력 라인을 갖는 반도체 메모리 장치를 설명하기 위한 도면.
* 도면의 주요 부분에 대한 부호 설명 *
30, 110 : 제1 상위 분할 뱅크 31, 111 : 제2 상위 분할 뱅크
32, 112 : 제3 상위 분할 뱅크 33, 113 : 제4 상위 분할 뱅크
40, 120 : 제1 하위 분할 뱅크 41, 121 : 제2 하위 분할 뱅크
42, 122 : 제3 하위 분할 뱅크 43, 123 : 제4 하위 분할 뱅크
34 : 상위 글로벌 입출력 라인군 35, 45, 50 : X 디코더
36, 46, 60 : Y 디코더 101 : 제1 블록
102 : 제2 블록 103 : 제3 블록
104 : 제4 블록 150 : 제1 상위 글로벌 입출력 라인군
160 : 제2 상위 글로벌 입출력 라인군
170 : 제1 하위 글로벌 입출력 라인군
180 : 제2 하위 글로벌 입출력 라인군
본 발명은 글로벌 입출력 라인을 갖는 반도체 메모리 장치의 구조에 관한 것으로, 보다 구체적으로는 2개 이상의 뱅크와 2개 이상의 DQ를 담당하는 어드레스 셀을 구비하는 반도체 메모리 장치에 관한 것이다.
종래의 2개 이상의 뱅크로 구분되어 동작하는 메모리 소자에서는 다수의 뱅크로 연결된 입출력 라인을 디바이스 전영역에 걸쳐서 길게 배치하여 외부로 연결된 입출력 패드에 전달하는 구조를 가지고 있다.
도 1은 4개의 뱅크(10, 11, 12, 13)와 16개의 데이타 패드(DQ pad, 미도시)를 가지고 있는 디바이스의 예를들어 도시한 것이다. 각각의 뱅크는 독립된 동작을 위하여, 로우(Row) 어드레스를 구분해서 선택할 수 있는 X Decoder(14)와 컬럼(Column) 어드레스를 구분해서 선택할 수 있는 Y Decoder(15)를 가지고 있다.
각각의 뱅크에는 16개의 입출력 신호를 받아들일 수 있는 16개의 DQ에 대응 되는 어드레스 셀을 가지고 있다. 또, 각각의 뱅크는 16개의 DQ신호를 전달하는 글로벌 입출력 라인(Global IO Line, 16)과 연결이 되어 있다. 이때, 글로벌 입출력 라인(16)은 도시되지 않았지만, 16개의 데이타를 받아들일 수 있도록 16 라인으로 구성되어 있다.
이러한 글로벌 입출력 라인(16)은 메모리 장치 전체에 배치되어 있기 때문에 반도체 소자가 고집적, 저전압, 고속화 될수록 글로벌 입출력 라인 양단에서의 딜레이(Delay) 차이는 증가하게 된다. 이로 인해 고속화를 구현함에 있어 마진(Margin) 확보에 어려움은 더욱 증가된다.
종래에는 상기와 같은 문제점을 해결하기 위한 방법으로 대한민국 특허출원 제 10-1998-0029314호로 출원된 바있다.
즉, 도 2에 도시된 바와같이, 하나의 뱅크를 몇 개의 블록으로 구분하여 각각의 블록에 특정 DQ에 해당하는 어드레스만을 할당하고, 글로벌 입출력 라인을 다른 뱅크의 해당 DQ 블록까지만 배치하는 방법이 제안되었다.
제1 뱅크(뱅크 0)는, 제1 블록(20)에 DQ<0:3>, 제2 블록(21)에 DQ<4:7>, 제3 블록(22)에 DQ<7:11>, 제4 블록(23)에는 DQ<12:15>에 해당하는 어드레스 셀을 포함하고 있다.
이때, DQ<0:3>에 해당하는 글로벌 입출력 라인들(24)의 배치는 제3 뱅크(뱅크 2)의 제 1블록(20)에서 제2 뱅크(뱅크 1) 및 제4 뱅크(뱅크 3)의 제1 블록(20)까지 연장된다. 여기서 글로벌 입출력 라인들은 도면에는 도시되지 않았지만, DQ의 갯수만큼, 즉 DQ<0 : 3>에 해당하는 4개의 데이타가 전달될 수 있도록 4개의 라인 으로 구성된다.
또한, DQ<4:7>에 해당하는 글로벌 입출력 라인들(25)의 배치는 제3 뱅크(뱅크 2)의 제 2블록(21)에서 제2 뱅크(뱅크 1) 및 제4 뱅크(뱅크 3)의 제2 블록(21)까지 연장된다.
DQ<8:11>에 해당하는 글로벌 입출력 라인들(26)의 배치는 제3 뱅크(뱅크 2)의 제 3블록(22)에서 제2 뱅크(뱅크 1) 및 제4 뱅크(뱅크 3)의 제3 블록(22)까지 연장된다.
DQ<12:15>에 해당하는 글로벌 입출력 라인들(27)의 배치는 제3 뱅크(뱅크 2)의 제 4블록(23)에서 제2 뱅크(뱅크 1) 및 제4 뱅크(뱅크 3)의 제4 블록(23)까지 연장된다.
이때, 미설명 부호 28은 로우(Row) 어드레스를 선택할 수 있는 X 디코더를 나타내고, 29는 컬럼(Column) 어드레스를 선택할 수 있는 Y 디코더를 나타낸다.
이와같이 구성된 글로벌 입출력 라인들은 도 1에 도시된 배치 방식보다 글로벌 입출력 라인의 길이를 줄여서 딜레이 차이를 줄일 수 있었다.
그러나, 도 2에서 제시된 글로벌 입출력 라인의 배치에서도 32개의 입출력 데이타를 가진 그래픽용 메모리 디바이스나 2배의 입출력 라인이 필요한 DDR SDRAM등에서는 디바이스 전반에 걸쳐 배치되는 글로벌 입출력 라인의 레이아웃 면적 증대 및 고속동작에서의 마진 확보에서 병목 현상을 가져오기도 한다.
따라서, 본 발명의 목적은 글로벌 입출력 라인을 효율적으로 배치하여 글로 벌 입출력 라인의 길이를 효율적으로 줄일 수 있는 반도체 메모리 장치를 제공하는 것이다.
상기 목적 달성을 위한 본 발명의 글로벌 입출력 라인을 갖는 반도체 메모리 장치는, 2개 이상의 뱅크와 2개 이상의 DQ를 담당하는 어드레스 셀을 구비하는 반도체 메모리 장치에 있어서, 상기 뱅크를 2 분할하여 동일한 DQ를 담당하는 어드레스 셀을 구비하도록 상위 분할 뱅크 및 하위 분할 뱅크를 형성하여 각각 인접 배치하고, 상기 상위 분할 뱅크 및 상기 하위 분할 뱅크들 사이에 로우와 컬럼 어드레스를 선택하기 위한 디코더들이 배치되고, 상기 상위 분할 뱅크와 그에 대응되는 하위 분할 뱅크의 사이에 배치되는 상기 디코더는 인접한 상기 상위 및 하위 뱅크 간에 공유되며, 상기 동일한 DQ가 할당된 상위 분할 뱅크의 좌, 우측 사이에 상기 상위 분할 뱅크의 임의의 DQ를 전달하는 상위 글로벌 입출력 라인군을 나란히 배치하며, 상기 동일한 DQ가 할당된 하위 분할 뱅크의 좌, 우측 사이에 상기 하위 분할 뱅크의 임의의 DQ를 전달하는 하위 글로벌 입출력 라인군을 나란히 배치한 구조를 포함하는 반도체 메모리 장치를 제공하는 것을 특징으로 한다.
또한, 본 발명에 따르면, 2개 이상의 뱅크와 2개 이상의 DQ를 담당하는 어드레스 셀을 구비하는 반도체 메모리 장치에 있어서, 상기 각각의 뱅크를 2 분할하여 동일한 DQ를 담당하는 어드레스 셀을 구비하도록 상위 분할 뱅크 및 하위 분할 뱅크를 형성하여 각각 인접 배치하고, 상기 각각의 상위 분할 뱅크 및 하위 분할 뱅크를 2개의 블록으로 나누어 제1 블록 및 제2 블록을 할당하며, 상기 각각의 상위 분할 뱅크의 제1 블록에서 입출력되는 데이타를 실어 데이타 패드로 전달하는 상위 제1 글로벌 입출력 라인군을 배치하고, 상기 각각의 상위 분할 뱅크의 제2 블록에서 입출력 되는 데이타를 실어 데이타 패드로 전달하는 상위 제2 글로벌 입출력 라 인군을 배치하며, 상기 각각의 하위 분할 뱅크의 제1 블록에서 입출력되는 데이타를 실어 데이타 패드로 전달하는 하위 제1 글로벌 입출력 라인군을 배치하고, 상기 각각의 하위 분할 뱅크의 제2 블록에서 입출력 되는 데이타를 실어 데이타 패드로 전달하는 하위 제2 글로벌 입출력 라인군을 배치하는 것을 포함하는 반도체 메모리 장치를 제공하는 것을 특징으로 한다..
또한, 본 발명에 따르면, 2개 이상의 뱅크와 2개 이상의 DQ를 담당하는 어드레스 셀을 구비하고, 상기 각각의 뱅크를 2 분할하여 동일한 DQ를 담당하는 어드레스 셀을 구비하도록 상위 분할 뱅크 및 하위 분할 뱅크를 형성하여 각각 인접 배치하며, 상기 각각의 상위 분할 뱅크 및 하위 분할 뱅크를 2개의 블록으로 나누어 제1 블록 및 제2 블록을 할당한 반도체 메모리 장치에 있어서, 상기 상위 분할 뱅크 및 하위 분할 뱅크의 어드레스 셀에서 입출력 되는 데이타가 서로 인접한 분할 뱅크에서 상, 하 방면으로 데이타가 전달될 수 있도록 상, 하위 분할 뱅크를 배치하고, 상기 상위 분할 뱅크 사이에 외부 핀으로 데이타를 전달하는 데이타 패드롤 일렬로 배치하며, 상기 각각의 상위 분할 뱅크의 제1 블록에서 입출력되는 데이타를 실어 각각 대응하는 데이타 패드로 전달하는 Ｔ자 형태의 상위 제1 글로벌 입출력 라인군을 배치하고, 상기 각각의 상위 분할 뱅크의 제2 블록에서 입출력되는 데이타를 실어 각각 대응하는 데이타 패드로 전달하는 Ｔ자 형태의 상위 제2 글로벌 입출력 라인군을 배치하며, 상기 각각의 하위 분할 뱅크의 제1 블록에서 입출력되는 데이타를 실어 각각 대응하는 데이타 패드로 전달하는 Ｔ자 형태의 하위 제1 글로벌 입출력 라인군을 배치하고, 상기 각각의 하위 분할 뱅크의 제2 블록에서 입 출력 되는 데이타를 실어 각각 대응하는 데이타 패드로 전달하는 Ｔ자 형태의 하위 제2 글로벌 입출력 라인군을 배치하는 것을 포함하는 반도체 메모리 장치를 제공하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부 도면을 참조하여 상세히 설명한다.
도 3은 본 발명의 실시예에 따른 글로벌 입출력 라인을 갖는 반도체 메모리 장치를 설명하기 위한 도면이고, 도 4 및 도 5는 도 3의 실시예에 대한 응용예를 설명하기 위한 도면이고, 도 6 및 도 7은 본 발명의 다른 실시예에 따른 글로벌 입출력 라인을 갖는 반도체 메모리 장치를 설명하기 위한 도면이다. 이때, 이하에서 설명되어 지는 16개의 DQ에 있어서 설명을 용이하게 하기 위하여 임의적으로 DQ<0 : 7> 및 DQ<8 : 15>로 나누어 설명한다.
도 3에 도시된 바와같이, 16개의 DQ를 갖는 4개의 뱅크를 구비하는 반도체 메모리 장치를 도시한 것이다.
도 2를 참조하면, 종래의 뱅크를 뱅크내의 특정 DQ에 해당하는 블록으로 나누어 배치하는 방식에서, 본 발명의 반도체 메모리 장치는 뱅크내에서 분할하지 않고 특정 DQ를 담당하는 블록들을 서로 다른 곳에 배치한다.
즉, 하나의 뱅크내의 16개 DQ를 8개씩 2 분할하면서 동일한 DQ가 할당되도록한다. 여기서, DQ로 분리된 각각의 분할 뱅크는 각각 위치에 따라서 상위 분할 뱅크 및 하위 분할 뱅크라 명한다. 이때, 상위 분할 뱅크의 어드레스 셀에는 DQ<0:7>에 해당하는 데이타만 저장할 수 있도록 할당하고, 하위 분할 뱅크의 어드레스 셀에는 DQ<8:15>에 해당하는 데이타만 저장할 수 있도록 배치한다.
이와같이 배치되는 상위 분할 뱅크는 제1 내지 제4 상위 분할 뱅크를 포함한다. 제1 상위 분할 뱅크(30)의 하측에는 제2 상위 분할 뱅크(31)가 배치되고, 제1 상위 분할 뱅크(30)의 우측에는 제3 상위 분할 뱅크(32)가 배치되며, 제3 상위 분할 뱅크의 하측에는 제4 상위 분할 뱅크(33)가 배치된다.
또한, 하위 분할 뱅크도 제1 내지 제4 하위 분할 뱅크를 포함한다. 제1 하위 분할 뱅크의 하측(40)에는 제2 하위 분할 뱅크(41)가 배치되고, 제1 하위 분할 뱅크(40)의 우측에는 제3 하위 분할 뱅크(42)가 배치되며, 제3 하위 분할 뱅크(42)의 하측에는 제4 하위 분할 뱅크(43)가 배치된다.
이어서, 제1 내지 제4 상위 분할 뱅크(30)(31)(32)(33)의 좌, 우측 사이에 상위 분할 뱅크의 DQ<0 : 7>에 해당하는 데이타를 싣기 위한 상위 글로벌 입출력 라인군(34)을 나란히 배치하고, 또한 제1 내지 제4 하위 분할 뱅크(40)(41)(42)(43)의 좌, 우측 사이에 하위 분할 뱅크의 DQ<8 : 15>에 해당하는 데이타를 싣기 위한 하위 글로벌 입출력 라인군(44)을 나란히 배치한다. 이때, 상위, 하위 글로벌 입출력 라인군(34, 44)은 도면에는 도시하지 않았지만, 상, 하위 분할 뱅크내의 DQ 갯수만큼 나란히 배치된다.
이러한 배치를 통해서 상, 하위 글로벌 입출력 라인군에 실린 데이타를 외부로 전달하기 위한 데이타 패드(DQ pad, 도시되지 않음)의 위치를 고려 하지 않을 경우나, 혹은 데이타 패드가 디바이스의 양단에 분할 되어있는 ODIC(Outer-DQ-Inter-Control)구조이거나, 혹은 중앙에 배치되어 있는 경우에, 종래에 제안된 방식에 비해 절반으로 글로벌 입출력 라인의 길이를 줄일 수 있게 되고, 도 2에서 제 안된 방식보다도 줄어들게 된다.
이때, 미설명 부호 35, 45는 로우(Row) 어드레스를 선택할 수 있는 X 디코더를 나타내고, 미설명 부호 36, 46은 컬럼(Column) 어드레스를 선택할 수 있는 Y 디코더를 나타낸다.
이어서, 도 4는 도 3의 실시예의 응용예를 도시한 것이다.
즉, 각각의 분리된 제1 내지 제4 상위 분할 뱅크(30)(31)(32)(33)의 영역에서 서로 인접한 뱅크의 X 디코더(50)를 공유하는 방식이다. 이러한 방식은 각각 분리된 하위 분할 뱅크에서도 마찬가지이다. 이것은 서로 인접한 각각의 상위 분할 뱅크의 공유된 X 디코더로 인해서 X 디코더의 수를 절반으로 줄일 수 있게 되었고, 구조도 간단해진다. 이때, 도면에는 도시하지 않았지만, 공유되는 X 디코더(50)로부터 출력된 로우(Row) 어드레스 정보 신호를 상기 분할된 뱅크 중 어느 하나의 뱅크에 선택적으로 공급하기 위한 수단을 더 구비한다.
이어서 도 5는 도 3의 개선된 응용 예를 도시한 것이다.
즉, 각각의 분리된 제1 내지 제4 상위 분할 뱅크(30)(31)(32)(33)의 영역에서 서로 인접한 뱅크의 Y 디코더(60)를 공유하는 방식이다. 이러한 방식은 각각 분리된 하위 분할 뱅크에서도 마찬가지이다. 이것 또한 서로 인접한 각각의 상위 분할 뱅크의 공유된 Y 디코더로 인해서 Y디코더의 수를 절반으로 줄일 수 있게 되었고, 구조도 간단해진다. 이때 도면에는 도시하지 않았지만, 공유되는 Y 디코더로부터 출력된 컬럼(Column) 어드레스 정보 신호를 상기 분할된 뱅크 중 어느 하나의 뱅크에 선택적으로 공급하기 위한 수단을 더 구비한다.
그 다음, 도 6은 본 발명의 반도체 메모리 장치의 글로벌 입출력 라인 배치 방법의 다른 실시예를 설명하기 위한 것으로, 도시된 바와같이, 하나의 뱅크내의 16개 DQ를 8개씩 2 분할하면서 동일한 DQ가 할당되도록 상위 분할 뱅크 및 하위 분할 뱅크를 배치한다. 이때, 상위 분할 뱅크의 어드레스 셀에는 DQ<0:7>에 해당하는 데이타만 저장할 수 있도록 할당하고, 하위 분할 뱅크의 어드레스 셀에는 DQ<8:15>에 해당하는 데이타만 저장할 수 있도록 배치한다. 또한, 각각 분할된 상, 하위 분할 뱅크를 두 개의 블록으로 분할하여 제1 블록 및 제2 블록을 할당한다.
이때, 상위 분할 뱅크의 제1 블록(101)에는 DQ<0 : 3>에 해당하는 데이타만이 저장될 수 있도록 할당하고, 상위 분할 뱅크의 제2 블록(102)에는 DQ(102)<4 : 7>에 해당하는 데이타만이 저장될 수 있도록 할당한다. 또한, 하위 분한 뱅크의 제1 블록(103)에는 DQ<8 : 11>에 해당하는 데이타만이 저장될 수 있도록 할당하고, 하위 분할 뱅크의 제2 블록(104)에는 DQ<12 : 15>에 해당하는 데이타만이 저장될 수 있도록 할당한다.
이와같이 배치되는 상위 분할 뱅크는 제1 내지 제4 상위 분할 뱅크를 포함한다. 제1 상위 분할 뱅크(110)의 하측에는 제2 상위 분할 뱅크(111)가 배치되고, 제1 상위 분할 뱅크(100)의 우측에는 제3 상위 분할 뱅크(112)가 배치되며, 제3 상위 분할 뱅크의 하측에는 제4 상위 분할 뱅크(113)가 배치된다.
또한, 하위 분할 뱅크도 제1 내지 제4 하위 분할 뱅크를 포함한다. 제1 하위 분할 뱅크의 하측(120)에는 제2 하위 분할 뱅크(121)가 배치되고, 제1 하위 분할 뱅크(120)의 우측에는 제3 하위 분할 뱅크(122)가 배치되며, 제3 하위 분할 뱅크(122)의 하측에는 제4 하위 분할 뱅크(123)가 배치된다.
이어서, 제1 내지 제4 상위 분할 뱅크(110)(111)(112)(113)의 제1 블록(101)에서 입출력되는 데이타를 공유하도록 상위 제1 글로벌 입출력 라인군(150)을 배치하고, 제1 내지 제4 상위 분할 뱅크(110)(111)(112)(113)의 제2 블록(102)에서 입출력 되는 데이타를 공유하도록 상위 제2 글로벌 입출력 라인군(160)을 배치한다.
또한, 제1 내지 제4 하위 분할 뱅크(120)(121)(122)(123)의 제1 블록(103)에서 입출력되는 데이타를 공유하도록 하위 제1 글로벌 입출력 라인군(170)을 배치하고, 제1 내지 제4 하위 분할 뱅크(120)(121)(122)(123)의 제2 블록(104)에서 입출력 되는 데이타를 공유하도록 하위 제2 글로벌 입출력 라인군(180)을 배치한다.
보다 구체적으로는 제1 상위 글로벌 입출력 라인군(150)은 제1 상위 분할 뱅크(110)의 제1 블록(101)으로 부터 제2 상위 분할 뱅크(111)의 제1 블록(101)까지 연장되어 각각의 분할된 상위 분할 뱅크의 제1 블록(101)에서 입출력 되는 데이타를 공유한다.
또한, 제2 상위 글로벌 입출력 라인군(160)은 제1 상위 분할 뱅크(110)의 제2 블록(102)으로 부터 제2 상위 분할 뱅크(111)의 제2 블록(102)까지 연장되어, 각각의 분할된 상위 분할 뱅크의 제2 블록(102)에서 입출력 되는 데이타를 공유한다.
이어서, 제1 하위 글로벌 입출력 라인군(170)은 제1 하위 분할 뱅크(120)의 제1 블록(103)으로 부터 제2 하위 분할 뱅크(121)의 제1 블록(103)까지 연장되어, 각각의 분할된 하위 분할 뱅크의 제1 블록(103)에서 입출력 되는 데이타를 공유한다.
또한, 제2 하위 글로벌 입출력 라인군(180)은 제1 하위 분할 뱅크(120)의 제2 블록(104)으로 부터 제2 하위 분할 뱅크(121)의 제2 블록(104)까지 연장되어 각각의 분할된 하위 분할 뱅크의 제2 블록(104)에서 입출력 되는 데이타를 공유한다.
이와같은 구조는 도 3에서 제안된 동일한 DQ가 할당된 상위, 하위 분할 뱅크로 분할시킨 상태에서 적용함으로써 도 3에서 제안된 구조보다 딜레이 차이를 감소시킬 수 있다. 또한, 도 6에서 제안된 방식은 도면에 도시되지는 않았지만 데이타 패드(DQ Pad)가 중앙이나 디바이스 양단에 배치되었을 경우 효율적일 수 있다.
그 다음, 도 7은 본 발명의 다른 실시예를 도시한 것으로, 도 6에서 제안된 동일 구조의 도면 부호는 동일하게 한다. 도시된 바와같이, 하나의 뱅크내의 16개 DQ를 8개씩 2 분할하면서 동일한 DQ가 할당되도록 상위 분할 뱅크 및 하위 분할 뱅크를 배치한다. 이때, 상위 분할 뱅크의 어드레스 셀에는 DQ<0:7>에 해당하는 데이타만 저장할 수 있도록 할당하고, 하위 분할 뱅크의 어드레스 셀에는 DQ<8:15>에 해당하는 데이타만 저장할 수 있도록 배치한다. 여기서, 상위 분할 뱅크 및 하위 분할 뱅크의 어드레스 셀에서 입출력 되는 데이타가 서로 인접한 뱅크에서 상, 하 방면으로 데이타가 전달될 수 있도록 상, 하위 분할 뱅크를 배치한다.
또한, 각각 분할된 상, 하위 분할 뱅크를 두 개의 블록으로 분할하여 제1 블록 및 제2 블록을 할당한다. 이때, 상위 분할 뱅크의 제1 블록(101)에는 DQ<0 : 3> 에 해당하는 데이타만이 저장될 수 있도록 할당하고, 상위 분할 뱅크의 제2 블록(102)에는 DQ(102)<4 : 7>에 해당하는 데이타만이 저장될 수 있도록 할당한다. 또한, 하위 분한 뱅크의 제1 블록(103)에는 DQ<8 : 11>에 해당하는 데이타만이 저장될 수 있도록 할당하고, 하위 분할 뱅크의 제2 블록(104)에는 DQ<12 : 15>에 해당하는 데이타만이 저장될 수 있도록 할당한다.
이와같이 배치되는 상위 분할 뱅크는 제1 내지 제4 상위 분할 뱅크를 포함한다. 제1 상위 분할 뱅크(110)의 하측에는 제2 상위 분할 뱅크(111)가 배치되고, 제1 상위 분할 뱅크(100)의 우측에는 제3 상위 분할 뱅크(112)가 배치되며, 제3 상위 분할 뱅크의 하측에는 제4 상위 분할 뱅크(113)가 배치된다.
또한, 하위 분할 뱅크도 제1 내지 제4 하위 분할 뱅크를 포함한다. 제1 하위 분할 뱅크의 하측(120)에는 제2 하위 분할 뱅크(121)가 배치되고, 제1 하위 분할 뱅크(120)의 우측에는 제3 하위 분할 뱅크(122)가 배치되며, 제3 하위 분할 뱅크(122)의 하측에는 제4 하위 분할 뱅크(123)가 배치된다.
그리고, 제1 상위 분할 뱅크(110)와 제3 상위 분할 뱅크(112) 사이에 DQ<0 : 7>의 데이타 패드(DQ pad)가 일렬로 배치되며, 제2 상위 분할 뱅크(111)와 제4 상위 분할 뱅크(113) 사이에 DQ<8 : 15>의 데이타 패드가 일렬로 배치된다.
이어서, 도 6 에서와 같이, 제1 내지 제4 상위 분할 뱅크(110)(111)(112)(113)의 제1 블록(101)에서 입출력되는 데이타를 공유하도록 상위 제1 글로벌 입출력 라인군(150)을 배치하고, 제1 내지 제4 상위 분할 뱅크(110)(111)(112)(113)의 제2 블록(102)에서 입출력 되는 데이타를 공유하도록 상위 제2 글로벌 입출력 라인군(160)을 배치한다.
또한, 제1 내지 제4 하위 분할 뱅크(120)(121)(122)(123)의 제1 블록(103)에서 입출력되는 데이타를 공유하도록 하위 제1 글로벌 입출력 라인군(170)을 배치하고, 제1 내지 제4 하위 분할 뱅크(120)(121)(122)(123)의 제2 블록(104)에서 입출력 되는 데이타를 공유하도록 하위 제2 글로벌 입출력 라인군(180)을 배치한다.
보다 구체적으로는, 각각의 글로벌 입출력 라인군(150)(160)(170)(180)은 Ｔ자 형으로 배치된다. 즉, 상위 제1 글로벌 입출력 라인군(150)은 제1 내지 제4 상위 분할 뱅크(110)(111)(112)(113)의 제1 블록(101)에서 상, 하 방면으로 입출력 되는 공유 데이타를 실어 일렬 방향으로 배치된 DQ<0 ; 3>의 데이타 패드로 전송한다. 또한, 상위 제2 글로벌 입출력 라인군(160)은 제1 내지 제4 상위 분할 뱅크(110)(111)(112)(113)의 제2 블록(102)에서 상, 하 방면으로 입출력되는 공유 데이타를 실어 DQ<4 : 7>의 데이타 패드로 전송한다.
아울러, 하위 제1 글로벌 입출력 라인군(170)은 제1 내지 제4 하위 분할 뱅크(120)(121)(122)(123)의 제1 블록(103)에서 상, 하 방면으로 입출력 되는 공유 데이타를 실어 DQ<8 ; 11>의 일렬 방향으로 배치된 데이타 패드로 전송한다. 또한, 하위 제2 글로벌 입출력 라인군(180)은 제1 내지 제4 하위 분할 뱅크(120)(121)(122)(123)의 제2 블록(104)에서 상, 하 방면으로 입출력되는 공유 데이타를 실어 DQ<12 : 15>의 데이타 패드로 전송한다.
이때, 미설명 부호 200은 로우(Row) 어드레스를 선택하는 X 디코더를 나타내고, 미설명 부호 300은 컬럼(Column) 어드레스를 선택하는 Y 디코더를 나타낸다.
이와같은 구조로 배치하여 글로벌 입출력 라인의 길이에 의한 DQ 간의 딜레이 차이를 줄일 수 있다.
상술한 실시예에서는 16개의 DQ를 가진 4 뱅크 반도체 메모리 장치에 대해 설명하였지만, 그 이상의 DQ를 가진 N 뱅크 반도체 메모리 장치에도 적용될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명의 글로벌 입출력 라인을 갖는 반도체 메모리 장치에 의하면, 임의의 특정 DQ를 담당하도록 상위 분할 뱅크 및 하위 분할 뱅크를 나누어 배치하고, 글로벌 입출력 라인의 길이를 효율적으로 줄임으로써, 고집적, 저전압, 고속화의 영향에 대한 글로벌 입출력 라인 양단에서의 딜레이 차이를 줄일 수 잇다.
따라서, 딜레이 차이가 고속 동작에서의 병목 현상으로 제기된 바 이를 효율적으로 개선시킬 수 있다.
또한, 다수의 입출력 데이타를 가진 제품의 경우 딜레이 차이 만큼이나 글로벌 입출력 라인의 면적도 디바이스에서 차지하는 비중이 증대되는데 이를 중첩되지 않도록 배치함으로써 감소시킬 수 있다.

Claims (14)

  1. 2개 이상의 뱅크와 2개 이상의 DQ를 담당하는 어드레스 셀을 구비하는 반도체 메모리 장치에 있어서,
    상기 뱅크를 2 분할하여 동일한 DQ를 담당하는 어드레스 셀을 구비하도록 상위 분할 뱅크 및 하위 분할 뱅크를 형성하여 각각 인접 배치하고,
    상기 상위 분할 뱅크 및 상기 하위 분할 뱅크들 사이에 로우와 컬럼 어드레스를 선택하기 위한 디코더들이 배치되고, 상기 상위 분할 뱅크와 그에 대응되는 하위 분할 뱅크의 사이에 배치되는 상기 디코더는 인접한 상기 상위 및 하위 뱅크 간에 공유되며,
    상기 동일한 DQ가 할당된 상위 분할 뱅크의 좌, 우측 사이에 상기 상위 분할 뱅크의 임의의 DQ를 전달하는 상위 글로벌 입출력 라인군을 나란히 배치하고,
    상기 동일한 DQ가 할당된 하위 분할 뱅크의 좌, 우측 사이에 상기 하위 분할 뱅크의 임의의 DQ를 전달하는 하위 글로벌 입출력 라인군을 나란히 배치한 구조를 포함하는 것을 특징으로 하는 글로벌 입출력 라인을 갖는 반도체 메모리 장치.
  2. 제 1항에 있어서,
    상기 반도체 메모리 장치는 16개의 DQ(DQ<0 : 15>)를 갖는 4개의 뱅크를 구비하는 반도체 메모리 장치인 것을 특징으로 하는 글로벌 입출력 라인을 갖는 반도체 메모리 장치.
  3. 제 2항에 있어서,
    상기 상위 분할 뱅크는 제1 내지 제4 상위 분할 뱅크를 포함하고, 상기 하위 분할 뱅크는 제1 내지 제4 하위 분할 뱅크를 포함하는 것을 특징으로 하는 글로벌 입출력 라인을 갖는 반도체 메모리 장치.
  4. 제 3항에 있어서,
    상기 제1 내지 제4 상위 분할 뱅크는 DQ<0 : 7>를 담당하는 어드레스 셀을 포함하며, 상기 제1 내지 제4 하위 분할 뱅크는 DQ<8 : 15>를 담당하는 어드레스 셀을 포함하는 것을 특징으로 하는 글로벌 입출력 라인을 갖는 반도체 메모리 장치.
  5. 제 4항에 있어서,
    상기 제1 상위 분할 뱅크의 하측에는 제2 상위 분할 뱅크가 배치되고, 상기 제1 상위 분할 뱅크의 우측에는 제3 상위 분할 뱅크가 배치되며, 상기 제3 상위 분할 뱅크의 하측에는 제4 상위 분할 뱅크가 배치되고,
    상기 제1 하위 분할 뱅크의 하측에는 제2 하위 분할 뱅크가 배치되고, 상기 제1 하위 분할 뱅크의 우측에는 제3 하위 분할 뱅크가 배치되며, 상기 제3 하위 분할 뱅크의 하측에는 제4 하위 분할 뱅크가 배치되는 것을 특징으로 하는 글로벌 입출력 라인을 갖는 반도체 메모리 장치.
  6. 제 5항에 있어서,
    상기 제1 내지 제4 상위 분할 뱅크의 좌, 우측 사이에 상위 분할 뱅크의 DQ<0 : 7>에 해당하는 데이타를 싣기 위한 상위 글로벌 입출력 라인군을 나란히 배 치하고,
    상기 제1 내지 제4 하위 분할 뱅크의 좌, 우측 사이에 하위 분할 뱅크의 DQ<8 : 15>에 해당하는 데이타를 싣기 위한 하위 글로벌 입출력 라인군을 나란히 배치하는 것을 특징으로 하는 글로벌 입출력 라인을 갖는 반도체 메모리 장치.
  7. 제 1항에 있어서,
    상기 글로벌 입출력 라인군의 방향에 대하여 나란히 형성되는 각각의 분할된 뱅크의 컬럼(Column) 어드레스를 구분해서 선택할 수 있는 Y 디코더와,
    상기 각각의 분할된 뱅크의 상, 하측 사이에서 로우(Row) 어드레스를 구분해서 선택할 수 있는 X 디코더를 더 포함하는 것을 특징으로 하는 글로벌 입출력 라인을 갖는 반도체 메모리 장치.
  8. 제 1항에 있어서,
    상기 글로벌 입출력 라인군의 방향에 대하여 나란히 형성되는 각각의 분할된 뱅크의 로우(Row) 어드레스를 구분해서 선택할 수 있는 X 디코더와,
    상기 각각의 분할된 뱅크의 상, 하측 사이에서 컬럼(Column) 어드레스를 구분해서 선택할 수 있는 Y 디코더를 더 포함하는 것을 특징으로 하는 글로벌 입출력 라인을 갖는 반도체 메모리 장치.
  9. 제 7항에 있어서,
    상기 X 디코더는 상기 인접한 각각의 분할된 뱅크 사이에 공통으로 배치되고,
    뱅크의 선택신호를 제어받아 상기 공통 X 디코더로부터 출력된 로우(Row) 어드레스 정부 신호를 상기 분할된 뱅크 중 어느 하나의 뱅크에 선택적으로 공급하기 위한 수단을 더 구비하고 있는 것을 특징으로 하는 글로벌 입출력 라인을 갖는 반도체 메모리 장치.
  10. 제 8항에 있어서,
    상기 Y 디코더는 상기 인접한 각각의 분할된 뱅크 사이에 공통으로 배치되고,
    뱅크의 선택신호를 제어받아 상기 공통 Y 디코더로부터 출력된 컬럼(Column) 어드레스 정부 신호를 상기 분할된 뱅크 중 어느 하나의 뱅크에 선택적으로 공급하기 위한 수단을 더 구비하고 있는 것을 특징으로 하는 글로벌 입출력 라인을 갖는 반도체 메모리 장치.
  11. 삭제
  12. 삭제
  13. 삭제
  14. 2개 이상의 뱅크와 2개 이상의 DQ를 담당하는 어드레스 셀을 구비하고, 상기 각각의 뱅크를 2 분할하여 동일한 DQ를 담당하는 어드레스 셀을 구비하도록 상위 분할 뱅크 및 하위 분할 뱅크를 형성하여 각각 인접 배치하며, 상기 각각의 상위 분할 뱅크 및 하위 분할 뱅크를 2개의 블록으로 나누어 제1 블록 및 제2 블록을 할당한 반도체 메모리 장치에 있어서,
    상기 상위 분할 뱅크 및 하위 분할 뱅크의 어드레스 셀에서 입출력 되는 데이타가 서로 인접한 분할 뱅크에서 상, 하 방면으로 데이타가 전달될 수 있도록 상, 하위 분할 뱅크를 배치하고,
    상기 상위 분할 뱅크 사이에 외부 핀으로 데이타를 전달하는 데이타 패드롤 일렬로 배치하며,
    상기 각각의 상위 분할 뱅크의 제1 블록에서 입출력되는 데이타를 실어 각각 대응하는 데이타 패드로 전달하는 Ｔ자 형태의 상위 제1 글로벌 입출력 라인군을 배치하고,
    상기 각각의 상위 분할 뱅크의 제2 블록에서 입출력되는 데이타를 실어 각각 대응하는 데이타 패드로 전달하는 Ｔ자 형태의 상위 제2 글로벌 입출력 라인군을 배치하며,
    상기 각각의 하위 분할 뱅크의 제1 블록에서 입출력되는 데이타를 실어 각각 대응하는 데이타 패드로 전달하는 Ｔ자 형태의 하위 제1 글로벌 입출력 라인군을 배치하고,
    상기 각각의 하위 분할 뱅크의 제2 블록에서 입출력 되는 데이타를 실어 각각 대응하는 데이타 패드로 전달하는 Ｔ자 형태의 하위 제2 글로벌 입출력 라인군을 배치하는 것을 포함하는 것을 특징으로 하는 글로벌 입출력 라인을 갖는 반도체 메모리 장치.
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