KR970017611A - 다수의 메모리 어레이내에 분포된 다수의 뱅크들을 갖는 동기성 반도체 메모리 장치 - Google Patents

다수의 메모리 어레이내에 분포된 다수의 뱅크들을 갖는 동기성 반도체 메모리 장치 Download PDF

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Abstract

한개의 메모리 어레이(1)는 한 열(row)의 메모리 셀들을 공유하는 다수의 뱅크들(banks:#1∼4)로 나누어져 있다. 글로벌(global) 입출력 버스들(Ga∼Gd)은 한개의 메모리 어레이안에 포함된 다수의 뱅크들을 구성하는 메모리 행(column) 블록들을 위해 배치되어 있다. 글로벌 입출력 버스들은 동일한 데이타 입력/출력 단자에 선택적으로 그리고 전기적으로 연결되어 있다.
(대표도) 제1도

Description

다수의 메모리 어레이내에 분포된 다수의 뱅크들을 갖는 동기성 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명의 제1실시예에 따르는 반도체 장치의 한 주요부분의 구조를 도시한 도면,
제2도는 제1도에 도시된 메모리 세그먼트의 구조를 자세히 도시한 도면,
제6도는 본 발명의 제1실시예에 따르는 반도체 장치내에 메모리 매트릭스(matrix)와 데이타 입력/출력 단자가 어떻게 연결되어 있는지를 도시한 도면,
제7도는 본 발명에 따르는 반도체 메모리 장치의 열 선택과 관련된 회로내의 제어부 구조를 도시한 도면,
제8도는 본 발명에 따르는 동기성 반도체 메모리 장치의 행 선택과 관련된 회로내의 제어부 구조를 도시한 도면,
제9도는 본 발명에 따르는 동기성 반도체 데이타 입력/출력부의 구조를 도시한 도면.

Claims (15)

  1. 억세스가 되던가 안되던가 하는 것에는 상관없이 반복적으로 인가된 클락 신호와 동기가 되어 동작하는 동기성 반도체 메모리 장치에 있어서, 최소한 한개의 비트로 된 외부 데이타의 입력과 출력의 최소한 한개에 대한 최소한 한개 데이타 단자와, 상기 데이타 단자에 대응하여 제공되고, 매트릭스 안에 배열된 다수의 메모리 셀들을 포함하고 있는 최소한 한개의 메모리 어레이로 구성되어 있으며, 상기 메모리 어레이는 서로 가까이 배열되어 있는 다수의 뱅크들로 나누어지며, 상기 메모리 셀들의 열과 관련하여 정렬되어 있으며, 서로 독립적으로 구동되는 동기성 반도체 메모리 장치.
  2. 제1항에 있어서, 최소한 1비트의 상기 외부 데이타는 멀티 비트 데이타이며, 상기 최소한 한개의 데이타 단자는 상기 멀티 비트 데이타의 각 데이타에 대응하여 제공된 다수의 데이타 단자들을 포함하며, 상기 최소한 한개의 메모리 어레이는 상기 다수의 데이타 단자들의 각각에 대응하여 제공된 다수의 메모리 어레이들을 포함하고 있으며, 각 메모리 어레이는 상기 다수의 뱅크들로 나누어져 있으며, 상기 다수의 메모리 어레이들의 각각에 있는 선택된 메모리 셀은 선택된 메모리 셀을 포함하고 있는 관련 메모리 어레이에 대응하는 데이타 단자와 데이타 통신을 하는 동기성 반도체 메모리 장치.
  3. 상기 클락 신호와 동기가 되어 인가된 뱅크 지정 신호에 따라서 지정된 뱅크를 동작시키는 뱅크 선택 수단을 추가로 포함하고 있으며, 상기 뱅크 선택 수단은 상기 다수의 뱅크들을 서로 독립적으로 동작상태로 구동시킴으로써, 한 뱅크가 동작 상태가 되어 있는 동안에, 다른 뱅크는 독립적으로 인가된 뱅크 지정 신호에 따라 동작 상태가 될 수 있는 수단을 포함하는 동기성 반도체 메모리 장치.
  4. 제1항에 있어서, 상기 메모리 어레이들의 각각에 있는 각 뱅크는 상기 메모리 셀들의 행이 배열되어 있는 방향에서 다수의 세그먼트 블록들로 나누어지는 상기 동기성 반도체 메모리 장치는, 상기 세그먼트 블록들의 각각에 대응하여 배열되어 있으며, 대응하는 세그먼트 블록들의 선택된 메모리 셀들과 데이타 통신을 하기 위해 서로 독립적으로 되어 있는 다수의 로컬 입출력 버스들과, 각 뱅크에 대응하며, 다수의 대응하는 뱅크들의 로컬 입출력 버스들에 공통적으로 배열되어 있고, 선택된 메모리 셀을 포함하는 세그먼트 블록에 대한 로컬 입출력 버스와 데이타 통신을 하는 다수의 글로벌 입출력 버스들과, 상기 다수의 글로벌 입출력 버스들의 각각에 대해 제공되어 있고 대응하는 데이타 단자와 지정된 뱅크에 대응하여 제공된 글로벌 입출력 버스 사이에서 데이타 전달을 위한 뱅크 지정 신호에 응답하는 입력/출력 수단을 추가로 포함하고 있는 동기성 반도체 메모리 장치.
  5. 제1항에 있어서, 상기 최소한 한개의 메모리 어레이의 각각의 상기 메모리 셀들의 열이 확장되어 있는 방향에서 많은 상기 뱅크들의 어레이 블록들로 나누어지며, 상기 최소한 한개의 메모리 어레이의 각각은 열 어드레스에 의해 지정된 열을 선택하는 열 선택 신호를 전달하기 위해서 메모리 셀들의 각 열에 대응하여 정렬된 다수의 주요 단어 라인들과, 상기 각 어레이 블록들의 메모리 셀들의 열에 대응하여 배열되어 있고, 대응하는 어레이 블록의 대응하는 열 내의 메모리 셀들에 연결되어 있으며, 서로 다른 어레이 블록들의 서브 단어 라인들은 서로 분리되어 있는 다수의 서브 단어 라인들과, 상기 서브 단어 라인들의 각각에 대응하여 배열되어 있으며, 대응하는 주요 단어 라인상의 열 선택 신호가 동작할 때 대응하는 서브 단어 라인을 동작 상태로 구동시키기 위해 상기 뱅크 지정 신호에 응답하여 동작되는 다수의 서브 단어 라인 구동 수단을 포함하고 있는 동기성 반도체 메모리 장치.
  6. 제4항에 있어서, 상기 로컬 입출력 버스들은 상기 세그먼트 블록들의 각각에 대해 많이 제공된 동기성 반도체 메모리 장치.
  7. 제4항에 있어서, 상기 글로벌 입출력 버스들은 각 메모리 어레이의 상기 각각의 뱅크들에 대해 많이 제공된 동기성 반도체 메모리 장치.
  8. 제5항에 있어서 최소한 한개의 상기 글로벌 입출력 버스가 상기 어레이 블록들의 각각에 대해 제공된 동기성 반도체 메모리 장치.
  9. 제5항에 있어서, 상기 뱅크 지정 신호는 뱅크내에 포함된 모든 어레이 블록들을 지정하는 동기성 반도체 메모리 장치.
  10. 제5항에 있어서, 상기 뱅크 지정 신호는 뱅크내에 포함된 어레이 블록들 중 한개를 지정하는 동기성 반도체 메모리 장치.
  11. 제5항에 있어서, 최소한 한개의 상기 로컬 입출력 버스가 상기 어레이 블록들의 각각에 대해 제공되어 있으며, 상기 동기성 반도체 메모리 장치는 어레이 블록 지정 신호에 따라 지정된 어레이 블록의 로컬 입출력 버스를 대응하는 글로벌 입출력 버스에 연결하는 접속 수단을 추가로 포함하고 있는 동기성 반도체 메모리 장치.
  12. 제4항에 있어서, 상기 최소한 한개의 데이타 단자의 각각에 대응하여 제공되어졌으며 상기 클락 신호와 동기가 되어 대응하는 데이타 단자와 데이타 통신을 하기 위해 소정의 데이타 비트 수를 저장하는 용량을 갖는 데이타 레지스터를 추가로 포함하고 있으며, 상기 글로벌 입출력 버스들의 상기 소정의 수가 상기 최소한 한개의 메모리 어레이의 각각에 있는 각 뱅크에 제공되어 있는 동기성 반도체 메모리 장치.
  13. 제4항에 있어서, 대응하는 행에 있는 선택된 메모리 셀의 데이타를 감지하고 증폭시키기 위해 메모리 셀들의 각 행에 대해 정렬되어 있으며, 상기 최소한 한개의 메모리 어레이의 각 세그먼트 블록내의 대응하는 로컬 입출력 버스와 병렬로 배치되어 있는 다수의 감지 증폭기들을 추가로 포함하고 있는 동기성 반도체 메모리 장치.
  14. 제12항에 있어서, 상기 데이타 레지스터는 각각의 글로벌 입출력 버스에 대해 한개씩 제공되는 동기성 반도체 메모리 장치.
  15. 제14항에 있어서, 데이타의 지정된 뱅크에 대한 데이타 레지스터를 데이타 단자에 선택적으로 연결하기 위해 뱅크 지정 신호에 응답하는 멀티플렉서 수단을 추가로 포함하고 있는 동기성 반도체 메모리 장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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