KR860003608A - 직렬데이타 입력회로 및 직렬데이타 출력회로를 갖춘 반도체 메모리 장치 - Google Patents

직렬데이타 입력회로 및 직렬데이타 출력회로를 갖춘 반도체 메모리 장치 Download PDF

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Abstract

내용 없음

Description

직렬데이타 입력회로 및 직렬데이타 출력회로를 갖춘 반도체 메모리 장치
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제3도는 본 발명에 따른 반도체 메모리장치 실시예의 회로도.
제4도는 제3도에 표시된 시프트레지스터세트일부의 회로도.
제5도는 제4도에 표시된 시프트레지스터 세트를 구동하기 위한 클록신호의 파형도.
도면의 주요부분에 대한 부호의 설명
BL:비트선 WL:워어드선 SR:시프트레지스터 14:제1게이트세트 15:시프트레지스터 12:제2게이트세트 7:데이타호울딩회로세트 11:제3게이트세트 26:데이타버스 9,10:데이타출력수단.

Claims (15)

  1. 다수의 비트선(BL) 및 다수의 워어드선(WL)과 매트릭스형태로 배열된 다수의 메모리셀을 포함하는 메모리셀 어레이(1), 각각이 다수의 시프트 레지스터(SR)를 갖추고 있어 외부 회로로부터 인가된 직렬 입력 데이타(SIN)를 연속적으로 기억시키는 하나 또는 그 이상의 시프트 레지스터 세트(15) 및 상기 다수의 시프트 레지스터에 기억된 상기 직렬 입력데이타를 상기 워어드선의 원하는 워어드선에 의해 선택된 상기 메모리셀 어레이내의 원하는 메모리셀로 동시에 기억시키기 위해 시프트 레지스터세트(15)의 상기 다수의 시프트레지스터 및 상기 다수의 비트선(BL)을 동작시키고 동시에 접속시키기 위한 다수의 게이트를 갖추고 있는 하나 또는 그 이상의 제1 게이트세트(14)를 포함하고 있으며 상기 메모리셀어레이에 동작가능하게 접속된 직렬데이타 입력회로 및 각각이 상기 다수의 비트선에 동작 가능하게 접속된 다수의 게이트를 갖추고 있는 하나 또는 그 이상의 제2 게이트 세트(12), 각각이 다수의 데이타 호울딩회로를 갖추고 있고 그것의 입력이 상기 제2게이트세트의 상기 대응세트를 통해 상기 대응 비트선에 동작 가능하게 접속될 수 있는 하나 또는 그 이상의 데이타 호울딩 회로세트(7), 상기 다수의 데이타 호울딩 회로의 출력 및 하나 또는 그 이상의 데이타버스(26) 사이에 제공되어 상기 데이타 호울딩 회로에 보유된 데이타를 상기 데이타 버스로 출력시키기 위한 다수의 게이트를 각각이 갖추고 있는 하나 또는 그 이상의 제3게이트세트(11) 및, 상기 게이트중 한 게이트를 상기 제3게이트 세트에 선택적으로 구동시키기 위한 게이트 구동회로를 갖추고 있는 데이타 출력수단(9,10)을 포함하고 있고, 상기 메모리셀어레이에 동작 가능하게 접속되어 있어 상기 제2게이트세트의 상기 다수의 게이트가 상기 워어드선중 선택된 워어드선상의 다수의 데이타를 상기 데이타 호울딩 회로 세트에 전달하도록 동시에 동작하며 상기 호울딩회로 세트에 보유된 상기 데이타는 상기 제3게이트 세트의 동작을 응하여 상기 데이타 버스로 출력 되도록 형성되어 있는 직렬데이타 출력회로로 구성되어 있는 것을 특징으로하는 반도체 메모리장치.
  2. 제1항에 있어서, 상기 데이타 출력수단(9,10)의 상기 게이트 구동회로는 다수의 시프트레지스터를 포함하고 있고, 상기 호울딩회로세트에 보유된 상기 데이타는 상기 게이트 구동회로의 상기 시프트레지스터의 동작에 응하여 상기 제3게이트 세트를 통해 상기 데이타버스상으로 출력되어지는 것을 특징으로 하는 반도체 메모리장치.
  3. 제2항에 있어서, “1”이 양수이고 2의 제곱계수일 경우 상기 데이타 버스(26)는 1데이타 버스선을 포함하고 있으며, “j”가 상기 비트선의 수일 경우, 상기 게이트 구동회로는 j/l 시프트레지스터를 포함하는 것을 특징으로하는 반도체 메모리장치.
  4. 제3항에 있어서, 상기 게이트 구동회로의 상기 다수의 시프트레지스터는 클록신호에 응하여 내부에서 1비트만을 시프트 시키기 위해 형성되며, 제1비트는 상기 데이타 출력수단(9,10)에 의해 원하는 시프트레지스터에 세트되는 것을 특징으로하는 반도체 메모리장치.
  5. 제4항에 있어서, 각 데이타 호울딩 회로세트(7)내의 상기 다수의 데이타 호울딩회로 각각은 플립플롭을 포함하는 것을 특징으로하는 반도체 메모리장치.
  6. 제5항에 있어서, 상기 데이타 호울딩 회로의 각 플립플롭의 한출력은 상기 제3게이트 세트(11)내의 상기 게이트를 통해 데이타버스선에 동작 가능하게 접속되는 것을 특징으로하는 반도체 메모리장치.
  7. 제5항에 있어서, 상기 데이타 호울딩회로의 각 플립플롭에 대한 상보 출력은 상기 제3게이트세트(11)의 상기 게이트를 통해 상기 데이타 버스중 한쌍의 데이타 버스선에 동작 가능하게 접속되는 것을 특징으로하는 반도체 메모리장치.
  8. 제4항에 있어서, 각 데이타 호울딩 회로세트(7)내의 상기 다수의 데이타 호울딩 회로 각각은 데이타를 보유하기 위한 용량소자를 포함하는 것을 특징으로하는 반도체 메모리장치.
  9. 제1항에 있어서, 각 데이타 호울딩회로세트(7)내의 상기 다수의 데이타 호울딩회로 각각은 플립플롭을 포함하고 있는 것을 특징으로하는 반도체 메모리장치.
  10. 제9항에 있어서, 상기 데이타 호울딩 회로의 각 플립플롭의 한출력은 상기 제3게이트 세트(11)내의 상기 게이트를 통해 데이타 버스선에 동작 가능하게 접속되는 것을 특징으로하는 반도체 메모리장치.
  11. 제9항에 있어서, 상기 데이타 호울딩 회로의 각 플립플롭의 상보출력은 상기 제3게이트세트(11)내의 상기 게이트를 통하여 상기 데이타 버스중 한쌍의 데이타 버스선에 동작 가능하게 접속되는 것을 특징으로하는 반도체 메모리장치.
  12. 제1항에 있어서, 각 데이타 호울딩 회로 세트(7)내의 상기 데이타 호울딩회로 각각은 데이타를 보유하기 위한 용량소자를 포함하는 것을 특징으로하는 반도체 메모리장치.
  13. 제1항에 있어서, 상기 직렬 입력데이타(SIN)의 입력수를 상기 시프트레지스터세트(15)로 계수하고 계수치(SCNT)를 상기 데이타출력수단(9,10)으로 출력시키기 위한 수단을 더 포함하며, 상기 게이트 구동회로가 상기 시프트 레지스터세트(15)를 통해 메모리셀을 기억된 최초부터 최종까지의 판독 데이타에 대한 상기 계수치에 응해서 상기 제3게이트 세트(11)내의 상기 게이트중 하나를 구동시키도록 되어 있는 것을 특징으로하는 반도체 메모리장치.
  14. 제13항에 있어서, 데이타 기억동작동안 상기 직렬데이타 입력회로로부터 선택된 워어드선의 순서를 기록하고, 데이타 읽기 동작동안 상기 직렬데이타 출력회로에 의해 선택된 워어드선의 상기 순서에 응하여 상기 워어드선을 선택하기 위한 수단(29)을 더 포함하여, 상기 계수수단(28)이 상기 데이타기억동작중에 계수하고 계수치를 상기 데이타 출력수단(9,10)에 출력시키며, 상기게이트 구동회로는 상기 워어드선 기록 및 선택수단(29)의 각 워어드선 선택에 응하여 상기 구동을 수행하는 것을 특징으로하는 반도체메모리장치.
  15. 제1항에 있어서, 상기 직렬데이타 입렬회로내의 상기 시프트 레지스터 세트(15)의 상기 시프트 레지스터(SR) 각각은 2상비율형 시프트 레지스터를 포함하는 것을 특징으로 하는 반도체 메모리장치.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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