KR890010915A - 반도체 메모리 - Google Patents

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KR890010915A
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미츠루 시미즈
노부유키 이쿠미
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아오이 죠이치
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다케다이 마사다카
도시바마이콤엔지니어링 가부시키가이샤
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Abstract

내용 없음

Description

반도체메모리
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1도는 본 발명에 따른 반도체메모리의 1실시예를 나타낸 구성설명도.
제2도는 제1도중 메모리셀 하나를 취출해서 나타낸 회로도.
제3도는 제1도의 메모리에 격납된 화상데이터를 화상표시장치의 표시화면의 수직방향에 대해 고속으로 표시하는 모양을 나타낸 도면.
제4도는 본 발명에 따른 다수비트구성에 관한 반도체메모리의 1실시예를 나타낸 구성설명도.
제5도는 제4도중 블럭용 계열선택회로의 1구체예를 나타낸 논리회로도.
제6도는 제4도의 메모리에서 계열선택동작을 나타낸 타이밍도.
제7도는 종래의 반도체메모리의 메모리셀을 나타낸 회로도이다.
* 도면의 주요부분에 대한 부호의 설명
MA : 메모리셀어레이 MA1∼MAn : 메모리셀어레이블럭
MC : 메모리셀 RD1 : 제1계열 행디코더
CD1 : 제1계열 열디코더감지증폭기 RWL : 제1계열 워드선
RBL : 제1계열 비트선 RD2 : 제2계열 행디코더
CD2 : 제2계열 열디코더감지증폭기 CWL : 제2계열 워드선
CBL : 제2계열 비트선 QG, QC: MOS트랜지스터
C : 캐패시터 1 :계 제어회로
2 :계 제어회로 3 : 계열선택제어회로
41 : 계열선택회로 421∼42n: 블럭용 계열선택회로
: 계열선택용 외부신호입력 BS1∼BSn : 블럭선택용 외부신호입력
WLR : 제1계열선택용 내부신호 WLC : 제2계열선택용 내부신호
WLRi, WlCi : 계열선택신호 51, 53 : 낸드게이트
52, 54 : 인버터

Claims (5)

  1. 제1MOS 트랜지스터(QR)와 제2MOS트랜지스터(QC) 및 캐패시터(C)의 각 일단끼리 접속되어 이루어진 메모리셀의 매트릭스형태로 배열된 메모리셀군에서 제1MOS 트랜지스터(QR)의 게이트에 접속되는 제1계열 워드선군(RWL) 및 제2MOS 트랜지스터(QC)의 게이트에 접속되는 제2계열 워드선군(CWL)을 갖춤과 더불어 제1MOS 트랜지스터(QR)의 타단에 접속되는 제1계열 비트선군(RBL) 및 제2MOS 트랜지스터의 타단에 접속되는 제2계열 비트선군(CBL)으로 이루어진 메모리셀어레이(MA)와, 상기 제1계열 또는 제2계열을 계열선택용 외부신호입력()에 따라 선택제어하는 제어회로(3)를 구비해서 구성된 것을 특징으로 하는 반도체메모리.
  2. 제1항에 있어서, 상기 메모리셀어레이 (MA)에서 상기 제1계열 워드선군(BWL) 및 제1계열 비트선군(RBL)이 메모리셀어레이(MA) 평면상의 수평방향으로 설치되고, 상기 제2계열 워드선군(CML) 및 제2계열 비트선군 (CBL)이 메모리셀어레이(MA)평면상의 수직방향으로 설치되어 있는 것을 특징으로 하는 반도체메모리.
  3. 워드를 구성하는 각 비트의 데이터를 대응해서 격납시키기 위해 구분된 복수의 메모리셀어레이블럭(MA1,MA2,…)을 갖춘 다수비트구성의 반도체메모리에 있어서, 상기 각 메모리셀어레이블럭(MA1,MA2,…)이 제1MOS 트랜지스터(QR)와 제2MOS 트랜지스터(QC) 및 캐패시터(C)의 각 일단끼리 접속되어 이루어진 메모리셀(MC)이 매트릭스형태로 배열된 메모리셀군에서 상기 제1MOS 트랜지스터(QR)의 게이트에 접속되는 제1계열 워드선군(RWL) 및 제2MOS 트랜지스터(QC)의 게이트에 접속되는 제2계열 워드선군(CWL)을 갖춤과 더불어 제1MOS트랜지스터(QR)의 타단에 접속되는 제1계열 비트선군(RBL) 및 제2MOS 트랜지스터(QC)의 타단에 접속되는 제2계열 비트선군(CBL)을 갖추어 구성되고, 상기 제1계열 또는 제2계열을 선택제어하기 위한 계열선택용 외부신호입력()과 상기 각 메모리셀어레이블럭(MA1∼MAn)의 블럭선택용 외부신호입력(BS1∼BSn)에 따라 원하는 메모리셀어레이블럭에 대해 2개의 다른 계열중 원하는 계열을 선택하도록 제어하는 제어회로(41,421∼42n)를 구비해서 구성된 것을 특징으로 하는 반도체메모리.
  4. 제3항에 있어서, 상기 제어회로(41,421∼42n)가 상기 제1계열 또는 제2계열을 선택제어하기 위한 계열선택용 외부신호입력()을 검지하는 계열선택회로(41)와, 이 계열선택회로(41)의 출력과 각 메모리셀어레이블럭(MA1∼MAn)의 블럭선택용 외부신호입력(BS1∼BSn)에 따라 각 메모리셀어레이블럭(MA1∼MAn)의 계열선택신호(WLRi,WLCi)를 생성하는 복수의 블럭용 계열선택회로(421∼42n)로 이루어진 것을 특징으로 하는 반도체메모리.
  5. 제3항에 있어서, 상기 제어회로(41,421∼42n)가 상기 제1계열 또는 상기 제2계열을 선택제어하기 위한 계열선택용 외부신호입력()이 비활성상태일 때 상기 각 메모리셀어레이블럭(MA1∼MAn)을 동일한 하나의 계열의 선택상태로 고정시키는 것을 특징으로 하는 반도체메모리.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019880016391A 1987-12-09 1988-12-09 반도체메모리 KR920007443B1 (ko)

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