JPS6250791A - ダイナミツク型半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は半導体メモリ装置に係り１％にサンプリングさ
れ、デジタル信号に量子化されたビデオ信号を所定期間
遅延する際に好適なビデオメモリ装置に関する。

〔発明の背景〕

従来から、サンプリングされデジタル信号に量子化され
たビデオ信号を保持しておく手段として１例えば１日経
エレクトロニクス１９８５年２月１１日号Ｐ２６２〜Ｐ
　２５４　ｒ（標章ダイナミックＲＡＭを使ったフィー
ルドメモリ」に見られるように、ダイナミック型ＲＡｘ
　（以下ＤＲＡＭと省略）と入力部での直列並列変換、
出力部の並列直列変換の組合せが用いられている。例え
ばＮＴＳＣ一方式のビデオ信号を４ｉ、、　　（ここで
ｆ、ｅは色副搬送波周波数で約３．５８ＭＨｚである）
でサンプリングすると、１データあたシ約７０１Ｌ秒と
なり。

ＤＲＡＭのサイクルタイム２００ル〜３００ル秒と比較
すると人出動作を考えて、６〜９個のメモリを並列動作
させる必要がある。例えば８ビツト量子化した場合１フ
イールドに必要な容量は約２Ｍビットであり、１チツプ
あたりのメモリ容量が２５６にビットや１Ｍビットある
いはそれ以上に集積度が高くなると、６〜９個のメモリ
を並列動作させた場合、メモリ容量に大きなムダを生じ
ることになる。

また日経エレクトロニクス１９８５年２月１１日号Ｐ２
１９〜Ｐ２３９や、同じ（１９８５年５月２０日号Ｐ１
９５〜Ｐ２１９に見られるようにＤＲＡＭ内にバッファ
を持ち高速シリアル入出力を行なおうとする試みもある
。これらのＤＲＡＭはバッファレジスタとメモリセルア
レイとデータ転送の他にメモリセルのリフレッシュコン
トロールヲ必要とする。行方向にデータを順に読み出す
ことにより−１Ｊ７レツシユコントロールを省略する手
法は１例えばパーソナルコンピュータなどに用いられて
い゛るが、バッファレジスタの長さが長いために、同一
行を再びアクセスするための時間が長くなるため、この
ままではりフレツシー動作を省略できない。

〔発明の目的〕

本発明の目的はビデオメモリに適したＤＲＡＭを提供す
ることにある。

〔発明の概要〕

サイクルタイムの遅いＤＲＡＭに高速でデータ誉読み書
きするためにバッファレジスタを用いる方法は従来から
知られている。本発明は長さを最適に決定したバッファ
レジスタを用いて。

メモリセルアレイを行方向にアクセスすることによシ、
直列データの高速入出力とりフレツシェ動作の省略とを
両立することのできるビデオメモリに適したＤＲＡＭを
構成する。

〔発明の実施例〕

第１図に本発明の一実施例を示す。第１図において、１
は５２５行×４５５列のダイナミック型メモリセルアレ
イ、２は３５ビツトの入力バッファ、３は３５ビツトの
出力バッファ、４は入力端子、５は出力端子である。

第１図は、４ｆ、、サンプリングによるＮＴＳＣ方式の
ビデオ信号用フィールドメモリの例である。ＮＴＳＣ方
式では１フレームすなわち２フイールドで５２５ライン
の走査を行なう。つマク１フイールドは２６２．５　、
ラインに相当するカ、前フィールドの情報との間で信号
処理を行なう際には、フィールドメモリは２６２ライン
あるいは２６３ラインといった整数ライン分の遅延が望
ましい。本実施例では２６２ライン遅延のメモリ構成例
を示している。

４ｆ１．サンプリングによシ約７０４秒おきにデータの
入出力を行なう必要がある。詳しいタイミングについて
は別の実施例で述べるが、ＤＲＡＭのサイクルタイムを
３００４秒としてバッファへの読み出しバッファからの
書き込みを行なうためにハロ００ｙｔ秒を要する。バッ
ファレジスタのビットなＮビットとすると ７０ａＸ＃≧６００ル　　　よす ９ビット以上のバッファが必要なことが判る。

またメモリセルのホールド時間を約２ｍ秒とし。

メモリセルアレイを行方向に順次アクセスしてリフレッ
シュ動作を省略するためには ７０　ｎ　Ｘ　Ｎ　Ｘ　５２４≦２ｍ　　より５４ビツ
ト以下のバッファであることが必要となる。本実施例で
は４５５列の因数である３５ビツトをバッファレジスタ
の大きさに選んでいる。

第２図には本発明の別の実施例を、第３図には第２図の
タイミングチャートを示す。第２図において、１はメモ
リセルアレイ、２は入カッ（ッファレジスタ、５は出力
バッファレジスタ。

４は入力端子、５は出力端子である。入カッくツファレ
ジスタ２は、６の入力バッファ（１１と７の入力バッフ
ァ（２）から構成されている。出カッ（ツファレジスタ
３は、８の出力バッファ＋１１と９の出力バッファ（２
）から構成され℃いる。１０はブロックセレクタであシ
、１１は読出しアドレス発生回路、１２は書き込みアド
レス発生回路、１３はマルチプレクサである。１４はタ
イミング制御部であり、１５および１６の入力端子から
入力されるタイミングパルスをもとに、メモリ各部の動
作タイミングを決定している。

以下、第２図および第３図を用いて、実際のメモリの動
作について説明を行なう。第３図中αは４ｆ、ｃクロッ
クであり、入力端子１５から入力されメモリ動作タイミ
ングの基本となる。ｂは入力データであり入力端子４か
ら順次入力される。ここで第３図中ｌ〜ダの数字は１ラ
イン分のサンプリング点１〜９１０にそれぞれ対応して
おり、＝ｆおよびｙ中の数字には、１フイールド前のデ
ータであることを表わすために′（ダッシュ）が付いて
いる。時刻ｔ１からｔ４までは１番から３５番までのデ
ータが入力され、入力バッファ６に入力される。時刻ｔ
、からｔ４までの間は３５番のデータが入力バッファ６
に入力されると同時に入力バッファ６から入力バッファ
７へ３５ビット分のデータが転送される。入力バッファ
７は次のデータが転送されてくる時刻ｔ、までにデータ
をメモリセルアレイ１に書き込めばよ（Ｓｏ 読み出しについても書き込みのほぼ逆の動作である。入
力データと１フイ一ルド時間差を持ったデータを出力す
るために、メモリアレイ１からのデータの読み出しは、
書き込みと比較して約２ブロック分先行している（例え
ば１〜３５番のデータの書き込みと７１′〜１０５′の
データの読み出しがほぼ同一時刻に行なわれている。）
。

例えば３６′番から７０′番までのデータは時刻ｔ。

からｔ４マでの間にメモリセルアレイ１から出力バッフ
ァ８へ読み出しておけばよく１時刻ｔ４からｔ、までの
間に出力バッファ８から出力バッファ９へ３５ビット分
のデータが転送されると同時に出力バッファ９から５６
′番のデータが出力される。以降時刻ｔ６まで４１，６
のクロックに同期して順次出力バッファ９からデータが
出力される。

入力端子１６からは、先に述べた書き込みブロックと読
出しブロックの一定のオフセットを制御するだめのコン
トロールパルスが、さらに詳しく述べるならば、読出し
アドレス発生回路１１および書き込みアドレス発生回路
１２を構成しているカウンタをリセットするタイミング
を制御するパルスが入力される。またタイミング制御部
１４はこれまで述べて来たメモリ各部の動作タイミング
を制御するパルスを発生している。

バッファレジスタとメモリアレイとの読み書きのタイミ
ングについては１例えば時刻ｔ４からｔ？までの間に読
み書きを終了すればよく、約２．４μ秒の時間があυ、
十分な時間的余裕がある。

バッファレジスタの最短ビット長は第１図の実施例と同
じく９ビツトである。最長ビット数については、前記の
読み書きの２ブロック分のずれを考慮すると ７０ｎ　Ｘ　Ａ／　Ｘ　（２６３−２）≦２ｍとなり最
長のバッファレジスタの長さは１０９ビツトとなる。

本実施例によれば２６５ライン分のメモリ容量を持ち、
メモリアレイとのバッファとの読み書きのブロック単位
のオフセット値を入力端子１６で制御できるため、２６
２ライン遅延あるいは２６３ライン遅延あるいは２６２
ライン遅延と２６３ライン遅延の交互切換えなどを容易
に選択できる特徴がある。

第１図および第２図は、メモリアレイの配列が画素数に
対応している例であるが、第４図に示す様に行および列
構成を２の階乗ビットとすることも可能である。第９図
の構成はメモリアレイに約９％のムダを生じる代シに行
デコーダ列のデータセレクタアドレス発生回路などが２
の階乗ビット構成のためにシンプルになり面積利用効率
が上がる利点がある。

また第５図に示すように、並列構成とすることも可能で
ある。第５歯においては、入出力端子１人出力バッファ
、セレクタおよびメモリセルアレイが、×４構成となっ
ている他は第２図と同一構成であシ、動作タイミングも
第３図と同一である。第１図、第２図および第４図はメ
モリセルアレイの総容量が、約２５６にピットであり、
いわゆる２５６にビットＤＲＡＭの製造技術で製造可能
な集積度である。今度集積度が向上した場合には単にメ
モリセルアレイ１枚あたりの容量を増していくばかシで
はなく、第５図に示した様に並列入出力構成や、メモリ
セルアレイの構成を９１０列×５２５行とするフレーム
メモリ構成をとることも可能である。

〔発明の効果〕

本発明によれば、ビデオメモリ装置においてリフレッシ
ュコントロールを省略することが出来るために、半導体
チップ面積の縮少および消費電力が低減できる効果があ
る。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロック図第２図は本
発明の別の実施例を示すブロック図第３図は第２図に示
した実施例の動作タイミングチャート、第４図は本発明
の別の実施例のブロック図、第５図は本発明の第３の実
施例のブロック図である。

Claims (1)

【特許請求の範囲】
1. メモリセルアレイの任意の行へバッファレジスタから一
   度に複数列にわたり複数ビットの書き込みを行なうこと
   が出来、また、メモリセルアレイの任意の行からバッフ
   ァレジスタへ一度に複数列にわたり複数ビットの読出し
   を行なうことのできるダイナミック型半導体メモリ装置
   において、バッファレジスタのビット長と、バッファレ
   ジスタからメモリ装置外部とのデータの必要入出力時間
   との積が、バッファレジスタからメモリセルアレイへの
   書き込み時間とメセリセルアレイからバッファレジスタ
   への読み出し時間との和以上となる最短のビット長以上
   とし、かつまた、メモリセルアレイ中を行方向に順次ア
   クセスすることにより、メモリセルのデータホールド時
   間内にメモリセルアレイの同一行への読み出しまたは書
   き込みを行なうことができる最長のビット長以下とし、
   バッファレジスタのビット長に対応するデータ量を１ブ
   ロックとし、ブロック毎にメモリセルアレイ中を行方向
   に順次アクセスすることを特徴とするダイナミック量半
   導体メモリ装置。