JPH0217867B2 - - Google Patents

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JPH0217867B2
JPH0217867B2 JP56147343A JP14734381A JPH0217867B2 JP H0217867 B2 JPH0217867 B2 JP H0217867B2 JP 56147343 A JP56147343 A JP 56147343A JP 14734381 A JP14734381 A JP 14734381A JP H0217867 B2 JPH0217867 B2 JP H0217867B2
Authority
JP
Japan
Prior art keywords
latch circuit
data
read
write
output latch
Prior art date
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JP56147343A
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English (en)
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JPS5786179A (en
Inventor
Gotsutoin Supensaa Aibu Jon
Kuraibu Saaruooru Aran
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
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Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of JPS5786179A publication Critical patent/JPS5786179A/ja
Publication of JPH0217867B2 publication Critical patent/JPH0217867B2/ja
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F5/00—Methods or arrangements for data conversion without changing the order or content of the data handled
    • G06F5/06—Methods or arrangements for data conversion without changing the order or content of the data handled for changing the speed of data flow, i.e. speed regularising or timing, e.g. delay lines, FIFO buffers; over- or underrun control therefor
    • G06F5/16—Multiplexed systems, i.e. using two or more similar devices which are alternately accessed for enqueue and dequeue operations, e.g. ping-pong buffers
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store

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  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Television Signal Processing For Recording (AREA)
  • Transition And Organic Metals Composition Catalysts For Addition Polymerization (AREA)
  • Holo Graphy (AREA)
  • Signal Processing For Digital Recording And Reproducing (AREA)
  • Memory System (AREA)

Description

【発明の詳細な説明】 本発明はランダムアクセスメモリ（RAM）装
置に関し、特にRAMへのデータの書き込みとこ
のRAMからのデータの読み出しとが非同期で行
なわれるものである。
RAMへのデータの書き込みとこのRAMから
のデータの読み出しとが同期して行なわれる場
合、RAMには、書き込まれるデータを表わす信
号（データ信号）、書き込みアドレスを指定する
信号（書き込みアドレス信号）、読み出しアドレ
スを指定する信号（読み出しアドレス信号）、書
き込み制御信号及び読み出し制御信号が供給され
る。読み出し制御信号は、通常50％のデユーテイ
比を有するクロツクパルス信号であり、データ信
号、読み出しアドレス信号及び書き込みアドレス
信号の周期は、このクロツクパルス信号の周期と
等しい。
書き込み制御信号も同様であるが、読み出し制
御信号とは位相が180゜異なるものである。結局、
読み出し制御信号の各々の周期の前半の期間で
は、読み出し制御信号の制御のもとに、対応する
読み出しアドレスに依存して、RAMからデータ
が読み出される。また書き込み制御信号の各々の
周期の後半の期間では、書き込み制御信号の制御
のもとに、対応する書き込みアドレスに依存し
て、RAMにデータが書き込まれる。アドレスの
アクセス及び読み出し後のリカバリにおける遅れ
は、結果的には、読み出し及び書き込み相互の移
り変り時の使用不能な短かな期間に帰着するが、
夫々の読み出し期間には、読み出そうとするデー
タが得られる純粋な期間がある。
しかし、読み出し及び書き込みが同期してなさ
れないものであるとき、その状態はより難しいも
のとなる。この読み出し及び書き込みが同期して
なされないものの例として、例えばビデオテープ
レコーダ（VTR）で再生された時間変動の伴つ
たテレビジヨン信号の時間軸補正がある。また、
色副搬送波周波数に関連した周波数で得られるデ
ジタルデータをライン周波数に関連したデジタル
データに変換する、VTRに記録する前の信号処
理の例がある。この場合、例えば8.86MHzから
8.00MHzへの変換がある。これら２例の場合、及
びその他の適用例においては、RAMへ非同期的
なアクセスが必要である。多量のデータを記憶で
きるという点で本質的に有効であるが、多少汎用
性にかける記憶容量の大きなRAMを使用すると
き、この問題は倍加する。
本発明においては、通常の読み出し／書き込用
データ端子を有するランダムアクセスメモリと、
このランダムアクセスメモリに書き込む際上記読
み出し／書き込み用データ端子に入力データを供
給する手段と、上記読み出し／書き込み用データ
端子に接続される第１の出力ラツチ回路と、この
第１の出力ラツチ回路に接続される第２の出力ラ
ツチ回路と、制御信号を供給する手段とを有する
ランダムアクセスメモリ装置において、上記ラン
ダムアクセスメモリは書き込みパルス信号の書き
込みパルスに同期して指定されたアドレスに入力
データが書き込まれるようになされ、上記ランダ
ムアクセスメモリは上記書き込みパルス信号と非
同期の読み出しパルス信号の読み出しパルスに同
期して指定されたアドレスより出力データが読み
出されるようになされ、上記第１の出力ラツチ回
路は、上記夫々の書き込みパルスの直前に、上記
第１の出力ラツチ回路に供給されたデータをホー
ルドして上記第２の出力ラツチ回路へ供給するよ
うに制御されると共に、他の時間に上記第１の出
力ラツチ回路に供給されたデータを上記第１の出
力ラツチ回路を通して上記第２の出力ラツチ回路
に供給するように制御され、上記第２の出力ラツ
チ回路は、上記第１の出力ラツチ回路によつて上
記各々の読み出しパルスの始めの直前に上記第２
の出力ラツチ回路に供給されるデータを次に続く
上記読み出しパルスの始めまでホールドして、そ
のホールドされたデータを出力に供給するように
制御されたランダムアクセスメモリ装置を提供せ
んとするものである。
例えばデジタルVTRにおいてテープより再生
されるデジタルデータを考えてみると、このデー
タは、データそれ自身から得られる所定のアドレ
ス制御によつてRAMに書き込まれる。テープよ
り再生されるデータは時間変動を伴つており、時
間軸補正は必要とされる時間軸に基づいた安定し
た速度でRAMからデータを読み出すことで成し
遂げられる。第１図は従来提案されている装置の
一例を示すものであり、２個のRAM１及び２よ
りなり、これら２個のRAM１及び２は、RAM
１にデータが書き込まれるとき、RAM２よりデ
ータが読み出され、この逆にRAM１よりデータ
が読み出されるとき、RAM２にデータが書き込
まれるようになされている。必要なスイツチング
は基本的に専用のスイツチ３及び４によつてなさ
れている。非同期的な動作にもかかわらず、この
装置は使用できる。なぜなら、第１に、VTRか
ら得られるデータのタイミングは変動しているけ
れども、この変動はVTRのヘツドドラムの１回
転で平均化するためであり、また、ヘツドドラム
は記録されたテレビジヨン信号のフイールド期間
にロツクされているからである。尚、VTRのヘ
ツドドラムが水平期間にロツクされている場合、
変動はテレビジヨン信号の１水平ラインで平均化
する。第２に、この装置は各々の水平ラインの全
てを記録するのではないので便利である。第２図
に示すように、テレビジヨン信号の各々の水平ラ
インは、記録される事実上のビデオ情報と記録さ
れないが後に再び付加される同期情報とよりな
る。そのため、水平期間にロツクされたVTRの
場合、スイツチ３及び４は同期情報の占める期間
の間で切り換えがなされ、そして時間変動が同期
情報の存続（わずかに数マイクロ秒である）に比
較して短い間は、スイツチングは事実上のビデオ
信号の書き込み及び読み出しの間では起こらな
い。
第１図に示す装置の一例おいては、記憶される
データはテレビジヨン信号の512の実際のサンプ
ルよりなり、各々のサンプルは、８ビツト／１ワ
ードで表わされている。RAMは、４ビツト×
256ワードを容易に有効に記憶することができ、
特にこの第１図例ではRAM１及び２の夫々にこ
のようなRAMは４つ使用され、故に８つの
RAMはトータルとして必要とされる８ビツト×
512ワードの記憶容量を備える。1000サンプル／
１ラインより多い、即ち約８ビツト×1000ワー
ド／１ラインを有する水平周期にロツクされた
VTRにおいては、４ビツト×256ワードを記憶で
きるRAMが計16個必要とされる。
４ビツト×1024ワードを記憶できるRAMが利
用できるならば、それらを使用することが望まし
い。なぜなら、従来使用される16個の４ビツト×
256ワードが記憶できるRAMと同じ記憶容量を
備えるのに、このようなRAMは４個のみでよ
く、結果的に基板スペース及び配線が節約できよ
う。第１図における装置においてなされるRAM
間の切換えなくして非同期的な動作をさせるに
は、夫々のRAMに書き込み及び読み出しが一斎
になされる装置が必要となる。
再び、入力デジタルRAL方式のテレビジヨン
信号が記録に適した形にされるVTRの記録プロ
セツサを考えてみよう。データは色副搬送波周波
数の２倍の周波数、即ち8.886MHzのサンプルよ
りなる。この周波数は、水平周波数とは何等関連
していないことから、記録に際しては不便であ
る。記録するのにより便利な周波数は、ライン周
波数のぴつたり512倍であるから8MHzである。こ
れは8.867MHzのとき１ラインにつき567サンプル
であるのに比較して１ラインにつき512サンプル
を供給する。しかし、同期情報に関するサンプル
は記録されないので、記録される実際のサンプル
数は512またはそれより少ない。結局、記録プロ
セツサがRAMにデータを記憶するとき、上述し
たように、非同期な書き込み及び読み出しの問題
が起きる。そして、繰り返しになるが、この場合
２つの非同期なレートで同じRAMをアクセスで
きることが便利である。
まず、第３図を参照して、本発明の一実施例を
説明しよう。この一実施例はタイムベースコレク
ターに適用したものであるが、この発明は記録プ
ロセツサのような、他のものにも応用できること
は容易に理解されよう。
この実施例は夫々４ビツト×1024ワードが記憶
できる２つのRAM１０及び１１で構成される。
RAM１０及び１１は、第１図の構成に関連して
言及した８つのRAMと同様の総記憶容量を備
え、書き込み及び読み出しが同時になされると
き、夫々８ビツト／１ワードで表わされた512サ
ンプルを記憶することができる。この1024サンプ
ルは合せて、テレビジヨン信号の２水平ラインの
ビデオ情報を表している。RAM１０及び１１の
記憶容量は回路チツプ上で利用できるピンの数で
決まり、書き込み及び読み出しはこのピン又は部
分が共に使用されてなされ、このピンは以下、入
力／出力用データ端子という。
夫々のRAM１０及び１１はまた、10個のアド
レス端子と読み出し／書き込み制御端子とを有す
る。８ビツト／１ワードよりなる入力デジタルデ
ータ信号は、８本のデータ出力端子を有する入力
ラツチ回路１２の８本のデータ入力端子に供給さ
れ、この８本のデータ出力端子は、夫々RAM１
０の４本の入力／出力用データ端子及びRAM１
１の４本の入力／出力用データ端子に接続され
る。RAM１０及び１１の８本の入力／出力用デ
ータ端子は、また夫夫第１の出力ラツチ回路１３
の８本のデータ入力端子に接続され、この第１の
出力ラツチ回路１３は８本のデータ出力端子を有
し、この８本のデータ出力端子は、夫々第２の出
力ラツチ回路１４の８本のデータ入力端子に接続
され、この第２の出力ラツチ回路１４は８本のデ
ータ出力端子を有し、この８本のデータ出力端子
よりRAM１０及び１１より読み出されたデータ
が得られる。
夫々のRAM１０及び１１は10本の読み出し／
書き込みアドレス端子を有し、これらの端子は通
常読み出し及び書き込みアドレス両用のためにあ
る。RAM１０の10本の読み出し／書き込みアド
レス端子及びRAM１１の10本の読み出し／書き
込みアドレス端子は両方とも、書き込みアドレス
ラツチ回路１５の10本のアドレス出力端子及び読
み出しアドレスラツチ回路１６の10本のアドレス
出力端子に接続される。夫々のアドレスラツチ回
路１５及び１６は10本のアドレス入力端子を持つ
ている。
書き込みアドレス信号発生回路１７は、10本に
出力端子及びクロツク端子を有しており、これら
10本の出力端子は夫々書き込みアドレスラツチ回
路１５の10本のアドレス入力端子に接続され、そ
して、クロツク端子には端子１８から8.867MHz
の周波数の書き込みパルス信号が供給される。読
み出しアドレス信号発生回路１９は、10本の出力
端子及びクロツク端子を有しており、これら10本
の出力端子は夫々読み出しアドレスラツチ回路１
６の10本のアドレス入力端子に接続され、そし
て、クロツク端子には端子２０から8MHzの周波
数を有する読み出しパルス信号が供給される。
また、8.867MHzの書き込みパルス信号は、端
子１８から入力ラツチ回路１２のクロツク端子、
書き込みアドレスラツチ回路１５のクロツク端
子、そして書き込みパルス発生回路２１及び読み
出し禁止パルス発生回路２２に供給される。書き
込みパルス発生回路２１からの書き込みパルス
は、入力ラツチ回路１２及び書き込みアドレスラ
ツチ回路１５のイネーブル端子、RAM１０及び
１１の読み出し／書き込み制御端子、そしてイン
バータ２３を介して読み出しアドレスラツチ回路
１６のイネーブル端子に供給される。読み出し禁
止パルス発生回路２２からの読み出し禁止パルス
は第１の出力ラツチ回路１３のクロツク端子に供
給される。
8MHzの読み出しクロツク信号は、端子２０か
ら読み出しアドレスラツチ回路１６のクロツク端
子及び第２の出力ラツチ回路１４のクロツク端子
に供給される。
出力ラツチ回路１３及び１４は動作を異にす
る。第１の出力ラツチ回路１３は、いわゆる通過
型のラツチ回路である。そこに供給される制御信
号のレベルが一のレベル、つまりレベル“１”で
ある間は、第１の出力ラツチ回路１３は通過性と
なる、即ちデータ入力端子に供給されたデータ
は、直ちにデータ出力端子に通過させられる。し
かし、そこに供給される制御信号のレベルが他の
レベル、つまりレベル“０”である間は、第１の
出力ラツチ回路１３は、制御信号が“１”から
“０”に変化する直前にデータ入力端子に供給さ
れたデータをホールドする。故に制御信号が
“０”である間は、そのホールドされたデータが
第１の出力ラツチ回路１３のデータ出力端子に供
給される。
第２の出力ラツチ回路１４は、いわゆるエツジ
トリガードラツチ回路であり、制御信号の“０”
から“１”へ変化する立上りのエツジ直前にデー
タ入力端子に供給されたデータをホールドする。
故に、次の、このような制御信号の変化があるま
で、そのホールドされたデータは、この第２のラ
ツチ回路１４のデータ出力端子に供給される。
ここで、第３図に示す一実施例の動作を第４図
を参照して説明しよう。まず、この第４図で使用
されている略語について説明する。
WR＝書き込みリカバリ WA＝書き込みアドレス WD＝書き込みデータ RA＝読み出しアドレス RD＝読み出しデータ RAc＝読み出しアクセス 第４図Ｆ，Ｉ及びＪにおいて、線が交差されて
いるところは、データが無効の期間を表わしてい
る。
第４図Ｊにおける“HOLD”の語は、第１の
出力ラツチ回路１３における読み出し禁止パルス
による現存データの保持を意味する。
書き込み及び読み出しの制御を併合して行なう
に当つては、特別な位相関係を有しておらず結局
は互いに関連して動いている、書き込み及び読み
出しアドレスの間に、何等同期関係がないという
問題がある。
第４図Ａは、書き込みアドレスラツチ回路１５
の１つのビツト上の信号を表わすものであり、全
部で10あるビツトを代表するものである。夫々の
ビツトは、第４図Ｂで示され、端子１８に供給さ
れる8.867MHzの書き込みパルス信号に同期して
変化する連続的なアドレスに応じてその状態が
“１”と“０”との間で変化している。第４図Ａ
は、書き込みアドレスWA１，WA２，WA３，
…の連続を示すものであり、第４図Ｃは、第４図
Ｂで示される書き込みパルス信号に基づいて書き
込みパルス発生回路２１で得られる書き込みパル
スＷ１，Ｗ２，Ｗ３，…の連続を示すものであ
る。
第４図Ｄは、第４図Ｂに示す書き込みパルス信
号に基づいて読み出し禁止パルス発生回路２２で
得られる読み出し禁止パルスである。夫々の読み
出し禁止パルスは書き込みパルスに同期して始ま
るがRAMにて要求され、必要な読み出しアクセ
スタイムを含むように書き込みパルスの終りを過
ぎても連続する。
第４図Ｈは、読み出しアドレスRA１，RA２，
RA３，…の連続を示すもので、タイムベースコ
レクタの場合、これらのアドレスは、１水平期間
あるいは１フイールド期間の様な予め決められた
期間で平均化されるが、第４図Ａに示す書き込み
アドレスWA１，WA２，WA３，…に関連した
時間変動を有する。この読み出しアドレスRA
１，RA２，RA３，…の位相を見ると、書き込
みアドレスWA１，WA２，WA３，…の位相と
同じではなく、そして、もちろんその位相は書き
込みアドレスの位相と関連して絶えず変化してい
る。故に、RAM１０及び１１の入力／出力用デ
ータ端子に出力され、連続的に第１の出力ラツチ
回路１３のデータ入力端子に供給されるデータが
読み出そうとする有効なデータである期間を認識
することは難しい。
第４図Ｅは、第４図Ｈに示す読み出しアドレス
RA１，RA２，RA３，…と、第４図Ｃに示す書
き込みパルスＷ１，Ｗ２，Ｗ３，…との関係が変
化しているのを示すもので、後半の一定期間連続
する書き込みアドレスWA１，WA２，WA３，
…はアクセスされる。故に第４図Ｆに示すよう
に、WD１，WD２，WD３，…の期間、入力ラ
ツチ回路１２からデータは、RAM１０及び１１
の夫々のアドレスWA１，WA２，WA３，…に
書き込まれる。さらに、夫々の期間WD１，WD
２，WD３，…は、夫々読み出しを始める前に書
き込みに続いて存在し、RAMにおいて必要とさ
れるリカバリタイムの期間WRに従つている。さ
らに、連続する読み出しアドレスRA２，RA３，
RA４，…（第４図Ｈ）の一部と一致し、RAM
１０及び１１の入力／出力用データ端子に出力さ
れるデータが読み出されるべき有効なデータであ
る期間RD２，RD３，RD４，…がある。また読
み出しにおいては他に拘束がある、つまり、第４
図Ｉに示すように夫々の読み出しアドレスの変化
から読み出しデータが無効の期間がある。従つ
て、第４図Ｆに見られるように、期間RD４は読
み出しアクセス期間の一部で制限され、期間RD
５は読み出しアクセス期間の大部分で制限され
る。
上述したように、第１の出力ラツチ回路１３は
通過型のラツチ回路であり、その故、クロツク端
子に読み出し禁止パルスが供給され、第４図Ｄに
その波形を示すが、そのレベルが“１”であると
き、データ入力端子に供給されるデータ、即ち入
力ラツチ回路１２はそのとき能動ではないから、
RAM１０及び１１の入力／出力用データ端子の
データが、そのデータ出力端子に直接供給され、
そして、このレベルが“０”に変化すると最後に
供給されたデータがホールドされる。第４図Ｊに
は、第１の出力ラツチ回路１３の出力を示し、こ
の様子が示されている。他の時間でホールドされ
るデータは有効でないが、第１の出力ラツチ回路
１３が時々有効な読み出しデータ例えば期間RD
２で読み出されたデータをホールドすることがわ
かる。重要な点は、第４図Ｇにおいて矢印で示す
読み出しパルス信号の夫々の立ち上りの直前に、
第１の出力ラツチ回路１３が、第２の出力ラツチ
回路１４の入力に有効なデータを直接通過させる
かあるいはホールドして供給するかどうかであ
る。故に、上述した様に第２の出力ラツチ回路１
４はエツジトリガードラツチ回路であるので、連
続して有効なデータが得られそしてホールドさ
れ、そして、このデータは読み出しパルス信号
（第４図Ｇ）で決定される周波数で、第４図Ｋに
示すようにRAM装置の出力に供給される。尚、
書き込み及び読み出しの周波数関係がどのようで
あつてもこのことはいえる、つまり、有効なデー
タは、読み出しクロツクパルス信号の立ち上り直
前に常に第２の出力ラツチ回路１４の入力側に供
給されている。
この一実施例においてはタイムベースコレクタ
に適用したものを述べたが、RAMへの非同期な
アクセスが必要とされる他のもの、上述したよう
に例えば、入力PALテレビジヨン信号を、記録
に最適な形に変えるVTRの記録プロセツサ等に
適用し得る。
【図面の簡単な説明】
第１図は従来のランダムアクセスメモリ装置の
一例を示すブロツク図、第２図はテレビジヨン信
号の１水平ラインの波形を示す線図、第３図は本
発明によるランダムアクセスメモリ装置の一実施
例を示すブロツク図、第４図は第３図例の説明に
供する線図である。 １０及び１１は夫々ランダムアクセスメモリ、
１３は第１の出力ラツチ回路、１４は第２の出力
ラツチ回路である。

Claims (1)

    【特許請求の範囲】
  1. １ 通常の読み出し／書き込用データ端子を有す
    るランダムアクセスメモリと、該ランダムアクセ
    スメモリに書き込む際上記読み出し／書き込み用
    データ端子に入力データを供給する手段と、上記
    読み出し／書き込み用データ端子に接続される第
    １の出力ラツチ回路と、該第１の出力ラツチ回路
    に接続される第２の出力ラツチ回路と、制御信号
    を供給する手段とを有するランダムアクセスメモ
    リ装置において、上記ランダムアクセスメモリは
    書き込みパルス信号の書き込みパルスに同期して
    指定されたアドレスに入力データが書き込まれる
    ようになされ、上記ランダムアクセスメモリは上
    記書き込みパルス信号と非同期の読み出しパルス
    信号の読み出しパルスに同期して指定されたアド
    レスより出力データが読み出されるようになさ
    れ、上記第１の出力ラツチ回路は、上記夫々の書
    き込みパルスの直前に上記第１の出力ラツチ回路
    に供給されたデータをホールドして上記第２の出
    力ラツチ回路へ供給するように制御されると共
    に、他の時間に上記第１の出力ラツチ回路に供給
    されたデータを上記第１の出力ラツチ回路を通し
    て上記第２の出力ラツチ回路に供給するように制
    御され、上記第２の出力ラツチ回路は、上記第１
    の出力ラツチ回路によつて上記各々の読み出しパ
    ルスの始めの直前に上記第２の出力ラツチ回路に
    供給されるデータを次に続く上記読み出しパルス
    の始めまでホールドして、そのホールドされたデ
    ータを出力に供給するように制御されたランダム
    アクセスメモリ装置。
JP56147343A 1980-09-19 1981-09-18 Random access memory device Granted JPS5786179A (en)

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GB8030300A GB2084361B (en) 1980-09-19 1980-09-19 Random access memory arrangements

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Publication Number Publication Date
JPS5786179A JPS5786179A (en) 1982-05-29
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ID=10516165

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JP56147343A Granted JPS5786179A (en) 1980-09-19 1981-09-18 Random access memory device

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US (1) US4415994A (ja)
EP (1) EP0048586B1 (ja)
JP (1) JPS5786179A (ja)
AT (1) ATE24617T1 (ja)
CA (1) CA1164563A (ja)
DE (1) DE3175775D1 (ja)
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