JPH0263396A - 映像信号用時間軸補正装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） この発明は、例えばＶＴＲにおける再生映像信号のよう
な映像信号の時間軸を補正する映像信号用時間軸補正装
置に関する。

（従来の技術） ＶＴＲ（ビデオテープレコーダ）や、ビデオディスク装
置においては、再生された映像信号の時間軸が変動する
。この時間軸変動を補正するため・、再生映像信号をそ
の時間軸変動に追従した書込み要求信号に従って時間軸
補正メモリに書込み、基準クロック信号に同期した読出
し要求信号に従って読出すことにより、時間軸変動が補
正された映像信号を得ることが行なわれている。

第３図は従来の映像信号用時間軸補正装置の構成を示す
図であり、第４図はその動作を示すタイムチャートであ
る。端子３１より入力される映像信号は、Ａ／Ｄ変換器
３２において入力映像信号に同期したサンプリングクロ
ック信号によりサンプリングされ、ディジタル化されて
、例えば８ビツトパラレルデータとなり、さらに直並列
回路３３により８×ＩＧビツトパラレルデータに変換さ
れた後、時間軸補正メモリ３４に供給される。時間軸補
正メモリ３４の出力は並直列変換回路３５により８ビツ
トパラレルデータに戻され、さらに直並列変換回路３６
により再び８×１６ビツトパラレルデータに変換された
後、ドロップアウト補償回路３７に入力され、ここで端
子３８より入力されドロップアウトメモリ３９に蓄積さ
れているドロップアウト検出信号に基づいてドロップア
ウト補償がなされる。ドロップアウト補償回路３７の出
力は並直列変換回路４０により再び８ビツトパラレルデ
ータに変換された後、Ｄ／Ａ変換器４１によりアナログ
信号に戻され、端子４２より出力される。

ここで、時間軸補正メモリ３２には高速動作の可能なメ
モリチップとして、一般にスタティックＲＡＭが使用さ
れる。このメモリチップのアクセスタイムを３０ｎｓｅ
ｃとすると、Ａ／Ｄ変換器３２に供給されるサンプリン
グクロック信号の周波数が３４．５８　ＭＨｚ　　（２
８，９ｎｓｃｃ周期）の場合、このままでは時間軸補正
メモリ３４に書込むことができない。そこで、第３図で
はＡ／Ｄ変換器３２の出力データを直並列変換回路３３
により直並列変換してから、時間軸メモリ３４に書込ん
でいる。

時間軸補正メモリ３４の書込み／読出しは、次のように
して制御される。端子３１からの映像入力信号は書込み
制御回路４３にも入力され、また端子４４より基準クロ
ック信号が読出し制御回路４・５に入力される。書込み
制御回路４３曽ではサンプリングクロック信号に同期し
た書込み要求信号と書込みアドレス信号が生成され、読
出し制御回路４５では基準クロック信号に同期した読出
し要求信号と読出しアドレス信号が生成される。１方出
し要求信号及び書込み要求信号は読出し優先１　′回路
４６に入力され、書込みアドレス信号及び１：５２出し
アドレス信号はアドレススイッチ４７に入力される。

読出し優先制御回路４６は書込み要求信号が与えられた
時、時間軸補正メモリ３４に対して書込みイネーブル信
号ＷＥを供給し、読出し要求信号が与えられた時、読出
しイネーブル信号（出力イネーブル信号）ＯＥを供給す
るが、書込み要求と読出し要求とが競合した場合は、読
出し要求を優先させる。例えば第４図に示すように読出
しイネ−プル信号ＷＥが出力されている時に書込み要求
信号が与えられた場合は、読出し動作が終了するまで待
機し、読出し終了とともに書込みを開始する。

ＶＴＲが可変速再生を行なう場合、Ａ／Ｄ変換器３２の
サンプリングクロック信号の周波数は標僧再生時より約
５０％高くなることがある。第４図のタイムチャートは
、このような場合の動作を示している。このような場合
でも時間軸補正メモリ３３への書込み動作を確実に行な
うには、時間軸補正メモリ３４は読出し周期内に２回書
込みを行なわなければならない。ここで、時間軸補正メ
モリ３４か１回の読出しと２回の書込み、つまり３回の
アクセスを行なうのにザする時間は、時間軸補正メモリ
３４の１回のアクセス時間が読出しクロック信号の３周
期分の時間とすると、２８．９ｎｓｃｃＸ　３　Ｘ　３
−２６０．１ｎｓｅｃである。この時間内にＡ／Ｄ変換
器３２からは２［ｉｏ、１ｎｓｃｃ／２８．９ｎｓｃｃ
−９回データが出力され、直並列変換回路３３はこの期
間中、データを保持していなければならないので、並列
化の段数は９段以上であることが必要である。実際には
映像信号のライン周波数をｆ　１１−３３．７５ｋＨｚ
とすると、Ａ／Ｄ変換器３２の出力の１ライン分のデー
タ量は３４．５６　ＭＨｚ　／３３・、７５ｋＨｚ　−
１０２４ワードであるから、直並列変換回路３３の並列
化の段数は、この１ライン分のデータＱ　１０２４ワー
ドを割切れる数の１６段としなければならない。

一方、時間軸補正メモリ３４としては、最大の時間軸補
正量を１６ラインとすると、８ビツトＸ１にワード以上
のメモリチップが１６個必要であり、またドロップアウ
トメモリ３９として１個のメモリチップが必、要となる
。さらに、第３図ではドロップアウト補償回路３７が時
間軸補正メモリ３４より後にあるために、ドロップアウ
ト補償回路３７における１ラインメモリのアクセスタイ
ムを考慮して、時間軸補正メモリ３４の出力を並直列変
換回路３５で８ビツトパラレルデータに変換した後、さ
らに直並列変換回路３６によって再び８ｘ８−６４ビツ
トパラレルデータに変換してからドロップアウト補償回
路３７に入力しなければならない。この直並列変換回路
３６としては、８個のメモリチップが必要であり、時間
軸補正メモリ３４及びドロップアウトメモリ３９に必要
な１７個と合せて、計２５個ものメモリチップを必要と
する。

（発明が解決しようとする課題） このように従来の時間軸補正装置では、時間軸補正メモ
リや、時間軸補正メモリとドロップアウト補償回路との
間に設けられる直並列変換回路に、高速かつ消費電力の
大きいスタティックメモリを数多く必要とし、回路規模
が極めて大きくなり、消費電力が大きいという問題があ
った。

本発明の第１の目的は、時間軸補正メモリに必要なメモ
リチップ数を大幅に減らすことができる映像信号用時間
軸補正装置を提供することにある。

本発明の第２の目的は、時間輔捕市メモリに必要なメモ
リチップ数を大幅に減らすとともに、時間軸補正メモリ
とドロップアウト補償回路との間の直並列変換回路や、
ドロップアウト検出信号を保持するメモリを不要とする
ことにより、回路規模を大幅に削減させることができる
映１ｇ！信号用時間軸補正装置を提供することにある。

し発明の構成］ （課題を解決するための手段） 本発明は第１の目的を達成するため、入力映像信号をＡ
／Ｄ変換器によりその時間軸変動に追従した第１のクロ
ック信号を用いてＭビット（Ｍは任意の整数）のディジ
タルデータに変換し、さらに直並列変換回路により第１
のクロック信号を分周して得られる第２のクロック信号
を用いてＭ×Ｎビット（Ｎは任意の整数）のパラレルデ
ータに変換した後、時間軸補正メモリに第２のクロック
信号に同期した書込み要求信号によって書込み、該時間
軸補正メモリの内容を２！準クりック信号に同期した読
出し要求信号に従って読出すことによって、時間軸補正
を行なう場合、時間軸補正メモリへの書込み中に読出し
要求信号が与えられた場合は読出しを保留して、書込み
終了直後に読出しを開始し、読出し中に書込み要求信号
が与えられた場合は書込みを保留して、読出し終了直後
に書込みを終了するようにしたものである。

また、本発明は上記の構成に加えて、第２の目的を達成
するためにドロップアウト補償回路を時間軸補正メモリ
に前に設けたことを特徴とする。

（作　用） このように時間軸補正メモリの書込み／読出しを従来の
ようにいずれか一方を優先させず、書込み行なっている
間に読出し要求があった場合、または読出しを行なって
いる間に書込み要求があった場合、その新たな要求を保
留しておき、書込みまたは読出しの終了後、直ちに要求
のあった動作を開始することにより、時間軸補正メモリ
は無駄な空き時間なく書込み及び読出しを行なうことに
なる。従って、時間軸補正メモリの前に設けられる直並
列変換回路は、時間軸補正メモリが１回の書込みと１回
の読出しを行なう間、つまり２回アクセスを行なう間デ
ータを保持していればよいので、例えば時間軸補正メモ
リがアクセスを読出しクロック信号の３周期分の時間で
行なうとすると、その並列化の段数（Ｎ）は３　Ｘ２−
８段以上であればよく、１ラインのデータ量（例えば１
ｏ２４ワード）を割切れる数の最小の数としてもＮ−８
段となる。このとき直並列変換回路から時間軸補正メモ
リに与えられるデータは、Ａ／Ｄ変換器の出・カデータ
のビット数Ｍを８ビツトとすれば、Ｍ×Ｎ−８ｘ８−６
４ビツトパラレルデータとなるから、時間軸補正メモリ
は最大の時間軸補正量を１６ライン分として、８ビツト
Ｘ　２０４８ワードのメモリチップ８個でよい。

また、ドロップアウト補償回路を時間軸補正メモリの前
に設けると、ドロップアウト補償回路の出力を直並列変
換回路を介さずにそのまま時間軸補正メモリに入力でき
、またドロップアウト検出信号を保持するメモリも不要
となるので、時間軸補正メモリ以外のメモリとしては、
ドロップアウト補償回路における１ラインメモリとして
、８ビツト×１２８ワードのメモリチップ８個があれば
よい。

（実施例） 以下、図面を参照して本発明の詳細な説明する。

第１図は本発明の一実施例に係る映像信号用時間軸補正
装置の構成を示すブロック図である。

第１図において、入力端子１には例えば高品位ＶＴＲに
おいて再生された映像信号が入力され、Ａ／Ｄ変換器２
に供給される。Ａ／Ｄ変換器２にはクロック再生回路３
によって生成された、入力映像信号に同期した例えば周
波数３４．５６ＭＨｚのサンプリングクロック信号（第
１のクロック信号）が供給されており、入力映像信号は
このサンプリングクロック信号によってサンプリングさ
れ、例えばＭ−８ビツトのパラレルデータに変換される
。

Ａ／Ｄ変換器２の出力データは直並列変換回路４に入力
され、サンプリングクロック信号を分周回路５によって
ｌ／Ｎ　−１／８分周したクロック信号（第２のクロッ
ク信号）によってＭ　Ｘ　Ｎ　−８Ｘ　８−６４ビツト
のパラレルデータに並列化された後、ドロップアウト補
償回路６に供給される。ドロップアウト補償回路６は１
ラインメモリを用いて構成され、端子７より入力された
ドロップアウト検出信号に基づいて、ドロップアウトに
よって欠落したデータを１ライシ前のデータによって補
間することによりドロップアウト補償を行なう。

ドロップアウト補償回路６の出力データは、時間・軸補
正メモリ７に書込まれる。時間軸補正メモリ７から読出
された６４ビツトパラレルデータは、並直列変換回路８
によって８ビツトパラレルデータに並列化された後、Ｄ
／Ａ変換器９によりアナログ信号に戻され、端子１０よ
り出力される。

時間軸補正メモリ７の書込み／読出しは、次ようにして
制御される。クロック再生回路３か４′）のサンプリン
グクロック信号は、書込み制御回路１１にも入力される
。一方、端子１２より例えば商用周波数（ＱＯＨｚ）の
基準クロック信号が読出し制御回路１３に入力される。

書込み制御回路１１ではサンプリングクロック信号に同
期した書込み要求信号と書込みアドレス信号が生成され
、読出し制御回路１３では基準クロック信号に同期した
読出し要求信号と読出しクロック信号及び読出しアドレ
ス信号が生成される。読出し要求信号及び書込み要求信
号は書込みイネーブル制御回路１４及び読出しイネーブ
ルカウンタ１５にそれぞれ入力され、読出しクロック信
号は８進カウンタ１６に人力され、書込みアドレス信号
及び読出しアドレス信号はアドレススイッチ１７に入力
される。

書込みイネーブル制御回路１４は書込み要求信号に従っ
て時間軸補正メモリ７に書込みイネーブル信号ＷＥを供
給し、読出しイネーブルカウンタ１５は読出し要求信号
に従って時間軸補正メモリ７に読出しイネーブル（出力
イネーブル信号）ＯＥを供給する。また、書込みイネー
ブル制御回路１４からの書込みイネーブル信号ＷＥは、
読出しイネーブルカウンタ１５及び８進カウンタ１６に
も供給される。８進カウンタ１６は、並直列変換回路８
にラッチパルスを供給する。

次に、第２図を参！！＜（して第１図の映像信号用時間
軸補正装置の動作を説明する。第２図は入力映像信号の
時間軸か約５０％伸縮した場合、つまりＡ／Ｄ変換器２
に供給されるサンプリングクロック信号の周波数が、読
出し制御回路１３から出力される読出しクロック信号の
周波数より約５０％高くなった場合のタイムチャートを
示している。

第２図に示すように、Ａ／Ｄ変換器２にサンプリングク
ロック信号が８個入力される毎に直並列変換回路４にク
ロック信号が供給され、直並列変換回路４から　８Ｘ８
ビット−６４のパラレルデータＷ１が出力される。ここ
で、書込み制御回路１］から書込み要求信号が発生され
ると、書込みイネーブル制御回路１４から書込みイネー
ブル信号ＷＥが時間軸補正メモリ７に供給され、且つ書
込み制御回路１〕から発生された書込みアドレス信号Ｗ
Ａがアドレススイッチ１７を介して時間軸補正メモリ７
に供給される。これにより、直並列変換回路４から発生
された６４ビツトのパラレルデータＷ１は、ドロップア
ウト補償回路６を介して時間軸補正メモリ７に書込まれ
る。

この時間軸補正メモリ７への書込み中に、読出し制御回
路１３から読出要求信号が発生されると、読出しイネー
ブルカウンタ］−５かりセットされる。

そして、時間軸補正メモリ７へのデータＷ１の書込みが
終了、つまり書込みイネーブル制御回路１４からの書込
みイネーブル信号ＷＥが終了すると、その時点から読出
しイネーブルカウンタ１５で読出しクロック信号がカウ
ントされ始めるとともに、読出しイネーブル信号ＯＥが
時間軸補正メモリ７に供給され始め、さらに読出し制御
回路１３から発生された読出しアドレス信号ＲＡがアド
レススイッチ１７を介して時間軸補正メモリ７に供給さ
れる。そして、読出しイネーブルカウンタ１５が読出し
クロック信号を例えば３個カウントすると、読出しイネ
ーブル信号ＷＥが終了し、時間軸補正メモリ７からのデ
ータＲ］の読出しが終了する。

この時間軸補正メモリ７からのデータＲ１の読出し中に
、書込みイネーブル制御回路１４から次の書込み要求信
号か発生されると、その書込み要求は読出しイネーブル
カウンタ１５から出力される読出しイネーブル信号ＯＥ
か終了するまで保留され、読出しイネーブル信号ＯＥか
終了すると、直ちに占込みイネーブル１６号ＷＥが１１
１１間輔補エフモリ７に供給されると共に、書込み制御
回路１１から発生された書込みアドレス信号ＷＡがアド
レススイッチ１７を介して時間軸補正メモリ７に供給さ
れる。これにより、直並列変換回路４から発生・された
次の６４ビツトのパラレルデータＷ２が、ドロップアウ
ト補償回路６を介して時間軸補正メモリ７に書込まれる
。このデータＷ１が時間軸補正メモリ１３に書込まれて
いる間に、次の読出し要求信号が発生された場合も、上
述と同様の動作を行なう。

このような時間軸補正メモリ８の書込み／読出しと並行
して、８進カウンタ］６が読出しクロック信号のカウン
トを行なっており、このクロック信号を８個カウントす
ると、並直列変換回路８にラッチパルスを供給する。こ
れにより時間軸補正メモリ７から読出された６４ビツト
のパラレルブタは、並直列変換回路８によって８ビツト
のパラレルデータとして出力され、Ｄ／Ａ変換′ｒｉ９
を介して出力端子１０へ導かれる。

このように本発明では、時間軸補正メモリ７の書込み／
読出しを間断なく行なうため、上記実施例のように１回
のアクセスを読出しクロック信号の３周期分の時間で行
なう場合を例にとると、直並列変換回路４は時間軸補正
メモリ７が１回の書込みと１回の読出しを行なう間、つ
まり２回アクセスを行なう間、Ａ／Ｄ変換器２の出力デ
ータを保持していればよいので、その並列化の段数（Ｎ
）は３　Ｘ２−６段以上であればよい。実際には、入力
映像信号の１ライン分のデータ量（例えば１０２４７−
ド）を割切れる数の最小の数であることが必要であるか
ら、Ｎ−８段となる。このとき直並列変換回路４から出
力されるデータは、Ｍ×Ｎ−８ｘ８−８４ビツトパラレ
ルデータであり、これがドロップアウト補償回路６を経
由して時間軸補正メモリ７に書込まれるので、時間軸補
正メモリ７は最大の時間軸補正量を１６ライン分とすれ
ば、８ビツトｘ１０２４ワードＸｌＢラインー６４ビツ
トＸ　２０４ｇワード構成となるから、８ビツトＸ　２
０４８ワードのメモリチップ８個で実現できる。

また、上記実施例ではドロップアウト補償回路６が時間
軸補正メモリ７の前に設けられているため、従来ドロッ
プアウト補償回路と時間軸補正メモリとの間に設けられ
ていた直並列変換回路が不要となり、ドロップアウトメ
モリも不要となる。

ド・ロップアウト補償回路６は１ラインメモリを主体と
して構成され、■ラインメモリは８ビツト×１０２４ワ
ード構成であるから、８ビツト×１２８ワードのメモリ
チップ８個で実現できる。従って、第１図の構成によれ
ば、必要なメモリチップの総数は１６個となり、従来の
２５個に対して大幅に減少する。

［発明の効果］ 本発明によれば、時間軸補圧メそりを構成するメモリチ
ップの数が減少し、また時間軸補正メモリの前にドロッ
プアウト補償回路を設ければ時間軸補正メモリとドロッ
プアウト補償回路との間の直並列変換回路も不要となる
ので、必要なメモリチップの数を大幅に減少させること
ができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係る映像信号用時間軸補正
装置の構成を示すブロック図、第２図は同実施例の動作
を説明するためのタイムチャート、第３図は従来の映像
信号用時間軸補正装置の構成を示すブロック図、第４図
はその動作を説明するためのタイムチャートである。 ２・・・Ａ／Ｄ変換器、４・・・直並列変換回路、６・
・・ドロップアウト補償回路、７・・・時間軸補正回路
、８・・・並直列変換回路、９・・・Ｄ／Ａ変換器、１
１・・・書込み制御回路、１３・・・読出し制御回路、
１４・・・書込みイネーブル制御回路、１５・・・読出
しイネーブルカウンタ、１６・・・アドレススイッチ。 出願人代理人　弁理士　鈴江武彦

Claims (2)

【特許請求の範囲】
1. （１）入力映像信号を該映像信号の時間軸変動に追従し
   た第１のクロック信号を用いてＭビット（Ｍは任意の整
   数）のディジタルデータに変換するＡ／Ｄ変換器と、 このＡ／Ｄ変換器により得られたディジタルデータを、
   前記第１のクロック信号を分周して得られる第２のクロ
   ック信号によりＭ×Ｎビット（Ｎは任意の整数）のパラ
   レルデータに変換する直並列変換回路と、 この直並列変換回路より後段に設けられた時間軸補正メ
   モリと、 この時間軸補正メモリに前記直並列変換回路の出力デー
   タを前記第２のクロック信号に同期した書込み要求信号
   に従って書込み、該時間軸補正メモリの内容を基準クロ
   ック信号に同期した読出し要求信号に従って読出す書込
   み／読出し手段とを備え、 前記書込み／読出し手段は、書込み中に読出し要求信号
   が与えられた場合は読出しを保留して、書込み終了直後
   に読出しを開始し、読出し中に書込み要求信号が与えら
   れた場合は書込みを保留して、読出し終了直後に書込み
   を開始することを特徴とする映像信号用時間軸補正装置
   。
2. （２）入力映像信号を該映像信号の時間軸変動に追従し
   た第１のクロック信号を用いてＭビット（Ｍは任意の整
   数）のディジタルデータに変換するＡ／Ｄ変換器と、 このＡ／Ｄ変換器により得られたディジタルデータを、
   前記第１のクロック信号を分周して得られる第２のクロ
   ック信号によりＭ×Ｎビット（Ｎは任意の整数）のパラ
   レルデータに変換する直並列変換回路と、 この直並列変換回路の出力データを１ライン分記憶する
   １ラインメモリを含み、前記入力映像信号におけるドロ
   ップアウトを補償するドロップアウト補償回路と、 このドロップアウト補償回路より後段に設けられた時間
   軸補正メモリと、 この時間軸補正メモリに前記ドロップアウト補償回路の
   出力データを前記第２のクロック信号に同期した書込み
   要求信号に従って書込み、該時間軸補正メモリの内容を
   基準クロック信号に同期した読出し要求信号に従って読
   出す書込み／読出し手段とを備え、 前記書込み／読出し手段は、書込み中に読出し要求信号
   が与えられた場合は読出しを保留して、書込み終了直後
   に読出しを開始し、読出し中に書込み要求信号が与えら
   れた場合は書込みを保留して、読出し終了直後に書込み
   を開始することを特徴とする映像信号用時間軸補正装置
   。