JPH0423296A - 集積回路およびその使用方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 、発明の背景 技術分野 この発明は、集積回路およびその使用方法に関する。

従来技術とその問題点 従来、集積回路（ＩＣ）を設計する場合、１つのピンに
は１つの機能を持たせるのが普通であった。この設計思
想によると、多機能なＩＣを作る場合、たとえ回路規模
が小さくても、ピン数が多くなるので、大きなパッケー
ジを使わざるおえず高価となるとともに、ビン数が多い
ので取扱いも煩雑となる。

発明の概要 発明の目的 この発明は、入力端子のビン数を減らすことができる集
積回路およびその使用方法を提供することを目的とする
。

発明の構成および効果 この発明による集積回路は、第１の信号処理回路および
第２の信号処理回路、第１の信号処理回路および第２の
信号処理回路に共通に用いられる複数の入力端子、なら
びに入力端子に入力する信号を第１の信号処理回路およ
び第２の信号処理回路のいずれか一方に選択的に与える
複数のセレクタ手段を備えていることを特徴とする。

この発明によると１つのピンに２つの機能をもたせるこ
とができる。このため集積回路のビン数を減らすことが
できるようになる。ビン数を減らすことができるので、
多機能の集積回路を作る場合において回路規模が小さけ
れば小さなパッケージを使うことができる。またビン数
が少なくなるので取扱いも比較的容易となる。

好ましくは、第１の信号処理回路および第２の信号処理
回路のいずれか一方が上記セレクタ手段を切換えるため
の切換制御手段を含ませ、いずれかの入力端子に与えら
れた入力信号によって上記切換制御手段を通して上記セ
レクタ手段の切換えが行なわれるようにするとよい。

この発明による集積回路の使用方法は上記集積回路にお
いて、上記セレクタ手段によって第１および第２の信号
処理回路のいずれか一方を選択しておき２選択されてい
る信号処理回路の動作のための第１の入力信号を上記入
力端子に与え１次に、上記セレクタ手段を制御して第１
および第２の信号処理回路の他方を選択するよう切換え
、切換えにより選択された信号処理回路の動作のための
第２の入力信号を上記入力端子に与えることを特徴とす
る。

これにより１つのピンに２つの機能をもたせても各信号
処理回路により信号処理をすることができるようになる
。したがって１つのピンに２つの機能をもたせても何ら
問題が生じない。

実施例の説明 第１図はこの発明の実施例を示すもので、集積回路２０
は、ＣＰＵ３０の制御の下に、スタティックＲＡＭ　（
ＳＲＡＭ）４０へのデータの書込みおよび同ＲＡＭ４０
からのデータの読出しを制御する。集積回路２０は、書
込みモードにおいて、書込みタイミングを示すライト・
イネーブル信号ＷＥおよびデータを書込むべきアドレス
を指定するアドレス信号を出力する。また集積回路２０
は、読出しモードにおいて、読出すべきデータのアドレ
スを指定するアドレス信号を出力する。第２図は書込み
モードにおける動作を示すタイム・チャート、第３図は
読出しモードにおける動作を示すタイム・チャートであ
る。

ＳＲＡＭ４０はライト争イネーブルＷＥ端子、アウトプ
ット・イネーブル端子σ下、アドレス信号入力端子およ
びデータ入出力端子をもっている。

そして、書込みモードにおいては、データ入出力端子に
与えているデータは、ライト・イネーブルＷＥ端子に入
力している信号がＬレベルからＨレベルに立上ったタイ
ミングでアドレス端子に入力するアドレス信号により指
定される記憶場所にデータが書込まれる。また読出しモ
ードにおいては、ライト・イネーブルＷＥ端子に入力す
る信号がＨレベルでかつアウトプット・イネーブルＯＥ
端子に入力する信号がＬレベルならばアドレス端子に入
力するアドレス信号により指定される記憶場所に記憶さ
れているデータがデータ入出力端子から読出される。こ
の実施例では　ＳＲＡＭ４０のアウトプット・イネーブ
ルＯＥ端子は接地されているのでライト・イネーブルＷ
Ｅ端子に人力するライト・イネーブル信号ＷＥがＨレベ
ルならばデータの読出しが行なわれる。

集積回路２０には入力端子１１〜１５．出力端子１６お
よびＩ７セレクタ２１〜２３．フリップフロップ２４．
シリアル−パラレル変換回路２５１分周回路２６．書込
み読出し回路２７．　ＯＲ回路２８ならびにカウンタ２
９が含まれている。

入力端子１１．１２および１３はセレクタ２１．２２お
よび２３の入力側とそれぞれ接続されている。各セレク
タ２１．２２．２３はそれぞれ２つの出力端子Ａ、　　
Ｂをもっている。セレクタ２１のＡ端子はシリアル−パ
ラレル変換回路２５のデータ入力端子と、Ｂ端子は書込
み読出し回路２７のウェイト入力端子とそれぞれ接続さ
れている。セレクタ２２のＡ端子はシリアル−パラレル
変換回路２５のシリアル・クロック入力端子と、Ｂ端子
は書込み読出し回路２７のスタート入力端子とそれぞれ
接続されている。セレクタ２３のＡ端子はフリップフロ
ップ２４のセット端子と、Ｂ端子は書込み読出し回路２
７のストップ端子と接続されている。フリップフロップ
２４のリセット端子Ｒは入力端子１５を介してＣＰＯ３
０のリセット出力端子と接続されている。

フリップフロップ２４はセレクタ２４の切換制御信号を
出力するものである。フリップフロップ２４がリセット
されている状態ではセレクタ２１〜２３は図示のように
Ａ端子が選択されている。フリップフロップ２４がセッ
トされるとそのＱ出力によってセレクタ２１．２２およ
び２３がＢ端子側にそれぞれ切換えられる。

この実施例ではＣＰＵ３０から出力されるシリアル・デ
ータは８ビツト・データであり、シリアル−パラレル変
換回路２５によってパラレル・データに変換される。こ
の変換されたデータのうち最上位ビットのデータはＯＲ
回路２８に、下位７ビツトのデータは分周回路２６にそ
れぞれ与えられる。

この最上位ビット・データはＳＲＡＭ４０へのデータの
書込みか、データの読出しがを指示するものである。最
上位ビット・データがＬレベルならば書込みモードを表
わし、Ｈレベルならば読出しモードを表わしている。

ＳＲＡＭ４０のデータ入出力端子に与えられる書込みデ
ータの速度は、そのデータを作成するまたは処理する外
部の回路（図示路）によって変化する。入力データの任
意の転送速度に対処するために分周回路２６が設けられ
ている。分周回路２６にはＣＰＵ３０から入力端子１４
を介して高速クロック・パルスが与えられている。分周
回路２６の分周比は、シリアル−パラレル変換回路２５
から与えられる下位７ビツトのパラレル・データにより
決定される。分周回路２６は入力する高速クロック・パ
ルスを与えられた分周比で分周して書込みクロック・パ
ルスφＷを生成する。このクロック會パルスφνはＯＲ
回路２８およびカウンタ２９のクロック・パルス入力端
子に与えられる。後述するように、書込みモードにおい
て（上記最上位ビットがＬ）ＯＲ回路２８の出力信号Ｗ
Ｅは書込みクロック・パルスφＷに同期した信号となる
。

書込み読出し回路２７はスタート信号が入力することに
よりＬレベルとなり、ウェイト信号が入力することによ
りＨレベルに立上がるイネーブル信号ＥＮを出力するも
のである。この書込み読出し回路２７から出力されるイ
ネーブル信号ＥＮはＯＲ回路２８およびカウンタ２９の
イネーブル端子にそれぞれ出力する。さらに書込み読出
し回路２７のリセット出力Ｒ５Ｔはカウンタ２９のリセ
ット入力端子に入力する。

カウンタ２９は入力するイネーブル信号ＥＮがＬレベル
のときに書込みクロックφＶをカウントしてそのカウン
ト値を出力し、Ｈレベルのときにはカウント値を保持し
て出力するものである。

ＯＲ回路２８の出力はライト・イネーブル信号ＷＥとし
て出力端子１６を介してＳＲＡＭ４０のライト・イネー
ブル端子端子に、カウンタ２９の出力はアドレス信号と
して出力端子１７を介してＳ　ＲＡＭ４０のアドレス端
子にそれぞれ入力される。

集積回路２０は第１および第２の２つのモードで動作可
能である。第１のモードは１分周回路２６の分周比をセ
ットするためのものである。第２のモードはセットされ
た分周比で動作する分周回路２６から得られる書込みク
ロックφＷに基づいて書込みまたは読出しの制御が行な
われる。第１のモードではセレクタ２１〜２３は出力端
子Ａを選択しており、第２のモードになると出力端子Ｂ
に切換えられる。第１のモードにおいて、入力端子１１
には分周比を表わすビットを含むシリアル・データが、
入力端子１２にはシリアル・クロック拳パルスが、入力
端子１３にはストローブ信号がＣＰＵ３０がらそれぞれ
与えられる。第２のモードにおいて。

入力端子１１にはウェイト信号が、入力端子１２にはス
タート信号が、入力端子１３にはスト・ツブ信号がＣＰ
Ｕ３０からそれぞれ与えられる。

まず第２図を参照して書込み動作について説明する。

集積回路２０のフリップフロップ２４は、入力端子１５
を通してＣＰＵ３０から与えられるリセット信号により
初期リセットされている。したがって、フリップフロッ
プ２４のＱ出力はＬレベルであり、セレクタ２１．２２
および２３では図示のようにＡ端子側が選択されている
。

第１のモードにおいてＣＰＵ３０から出力される８ビツ
トシリアル・データはシリアル−パラレル変換回路２５
のデータ入力端子に、シリアル・データの同期をとるた
めのシリアル・クロック・パルスはシリアル−パラレル
変換回路２５のクロック入力端子にそれぞれ入力する。

シリアル−パラレル変換回路２５から出力される８ビツ
ト・データのうち下位７ビツト・データは分周回路２６
に与えられ、書込みクロック・パルスφＷ生成のための
分周比が設定される。書込みクロックφＷの分周比が定
められていないときは分周回路２６からＬレベルの信号
が出力されている。

ＣＰＵ３０からシリアル−パラレル変換回路２５への８
ビツトのシリアル・データの転送が終了すると、ＣＰＵ
３０からストローブ信号が出力される。

このストローブ信号はセレクタ２３を介してフリップフ
ロップ２４のセット端子に与えられる。これによりフリ
ップフロップ２４はセットされるので、そのＱ出力はＨ
レベルとなり、セレクタ２１．２２および２３はＢ端子
側に切換えられる。これにより　第１のモードから第２
のモードに移行する。

第２のモードにおいては、ＣＰＵ３０からはウェイト信
号、スタート信号およびストップ信号が出力され、これ
らの信号は入力端子１１．１２および１３ならびにセレ
クタ２１．２２および２３をそれぞれ通して書込み読出
し回路２７のウェイト端子、スタート端子およびストッ
プ端子にそれぞれ入力する。

書込みモードのときはシリアル−パラレル変換回路２５
から出力されるパラレル・データのうち最上位ビットは
Ｌレベルである。したがってＯＲ回路２８の出力は書込
みクロックφＷと書込み読出し回路２７から出力される
イネーブル信号ＥＮに依存する。すなわち、これらのイ
ネーブル信号ＥＮと書込みクロックφ　とのＯＲ論理信
号がＯＲ回路ν ２８の出力となり、これがライト・イネーブル信号ＷＥ
としてＳＲＡＭ４０のＷＥ端子に与えられる。

またカウンタ２９はイネーブル信号ＥＮがＬレベルのと
きに入力する書込みパルスφＶを計数する。

これによって生成されるアドレス信号はＳＲＡＭ４０の
アドレス端子に与えられる。そしてＳＲＡＭ４０のＷＥ
端子に与えられるライト・イネーブル信号ＷＥの立上が
りの時点において、アドレス信号で指定されるＳＲＡＭ
４０のアドレスの位置にデータが書込まれることとなる
。書込み読出し回路２７にＣＰＵ３０から出力されるス
トップ信号が入力するとリセット信号が出力される。こ
のリセット信号によってカウンタ２９はリセットされ、
その計数値は０になる。これにより、データの書込みが
終了する。

次にＳＲＡＭ４０のデータの読出し動作について第３図
を参照して説明する。

第１のモードにおける動作は上述した書込みモードの場
合と同じである。第２のモードに移ると次のような動作
が行なわれる。すなわち読出しモードのときはシリアル
−パラレル変換回路２５から出力されるパラレル・デー
タのうち最上位ビ・ソト・データはＨレベルである。し
たがってＯＲ回路２８の出力は常にＨレベルである。そ
して書込みモードと同様にカウンタ２９から出力されＳ
　ＲＡ　Ｐｖ１４０のアドレス端子に入力するアドレス
信号により指定される記憶場所に記憶されているデータ
が読出されることとなる。

【図面の簡単な説明】

第１図はこの発明の実施例を示すものでＳＲＡＭにデー
タを書込むときのライト・イネーブル信号およびそのア
ドレス信号を生成して出力する回路を示すブロック図で
ある。 第２図は書込みモードのときの集積回路の動作を示すタ
イム・チャート、第３図は読出しモードのときの集積回
路の動作を示すタイム・チャートである。 １１〜１５・・・入力端子。 ２１〜２３・・・セレクタ。 ２５・・・シリアル−パラレル変換回路。 ２７・・・書込み読出し回路。 ３０・・・ＣＰＵ。 ４０・・・ＳＲＡＭ。

Claims (3)

【特許請求の範囲】
1. （１）第１の信号処理回路および第２の信号処理回路、 第１の信号処理回路および第２の信号処理回路に共通に
   用いられる複数の入力端子、ならびに入力端子に入力す
   る信号を第１の信号処理回路および第２の信号処理回路
   のいずれか一方に選択的に与える複数のセレクタ手段、 を備えた集積回路。
2. （２）第１の信号処理回路および第２の信号処理回路の
   いずれか一方が上記セレクタ手段を切換えるための切換
   制御手段を含んでおり、いずれかの入力端子に与えられ
   た入力信号によって上記切換制御手段を通して上記セレ
   クタ手段の切換えが行なわれる、請求項（１）に記載の
   集積回路。
3. （３）上記セレクタ手段によって第１および第２の信号
   処理回路のいずれか一方を選択しておき、選択されてい
   る信号処理回路の動作のための第１の入力信号を上記入
   力端子に与え、 次に、上記セレクタ手段を制御して第１および第２の信
   号処理回路の他方を選択するよう切換え、 切換えにより選択された信号処理回路の動作のための第
   ２の入力信号を上記入力端子に与える、請求項（１）に
   記載の集積回路を使用する方法。