JP3126535B2 - Ｌｓｉ試験装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はＬＳＩ試験装置に関す
る。

【０００２】

【従来の技術】従来のＬＳＩ試験装置においては、ＬＳ
Ｉの入力ピンに所定の入力パターンを印加し、出力ピン
から得られる応答値を期待値と比較してＬＳＩの良否を
判定するようにしている。

【０００３】この際、ＬＳＩのクロックピン、アドレス
ピン、デ−タピン等には所定のタイミングで対応する信
号を印加し、同様に出力信号もでは所定のタイミングで
期待値と比較している。また、入力パタ−ンとそのタイ
ミング信号および出力パタ−ンピンとそのタイミング信
号等はテストデ−タとしてＬＳＩ試験装置内に予め設定
されていた。

【０００４】図８は従来のＬＳＩ試験装置の基本構成を
示すブロック図である。

【０００５】図８において、テストレイト発生器２１は
原振１の基準クロックより全体の同期信号であるレイト
信号を生成してＬＳＩ試験装置を動作させる。

【０００６】被試験ＬＳＩ１５のテストデータ（印加パ
ターン）はパターンメモリ２３とタイミングメモリ２４
に設定され、アドレス発生器２２からのアドレス信号に
より読み出される。また、ＬＳＩ１５からの応答に対す
る期待値パターンもパターンメモリ２３に格納される。

【０００７】また、タイミング発生器２５はタイミング
メモリ２４に設定されているタイミングデータを読み出
して上記印加パターンと期待値パターンの切り替えタイ
ミング信号および判定タイミング信号を発生する。

【０００８】波形生成器１１は上記印加パターンと切り
替えタイミングにより実際のテスト波形を生成し、ドラ
イバ１３はこの波形を所定の電圧レベルにしてＬＳＩ１
５の入力ピンに出力する。

【０００９】コンパレータ１４は被試験ＬＳＩ１５の出
力ピンからの応答信号を所定の電圧レベルと比較して得
られる１または０の論理値を比較器１２に出力し、比較
器１２は上記判定タイミングに従ってこの論理値と期待
値パターンとを比較しＬＳＩ１５の良否を判定する。な
お、上記テストデータはＬＳＩ設計時に動作検証用に作
成したシミュレーションデータより作成する。

【００１０】図９は上記シミュレーションデータの一例
であり、ＬＳＩ設計ツールであるＣＡＤの出力形式とな
っている。

【００１１】同図（ａ）における信号１〜４は論理レベ
ル１と０に変化するシミュレーションデータであり、
（ｂ）は（ａ）における信号変化点時刻とその論理値デ
ータを示している。

【００１２】図１０に示すように、上記シミュレーショ
ンデータはＬＳＩ試験装置の動作単位であるテスト周
期、例えば２０nsecで区切られ、ＬＳＩ試験装置で発生
可能なデータ形式に変換される。

【００１３】図１１は上記テスト周期内をＬＳＩ試験装
置で発生可能な波形の種類とその時間情報に変換したも
のである。例えば信号１の０番目のテスト周期はデータ
が０から１に変わるＮＲＺ（Non Return to Zero）と１
０nsec後に０から１に変わるタイミングデータにより表
現され、次の１番目の周期では論理が変化しないのでＨ
ＯＬＤのパターンデータで表される。

【００１４】以下、同様に各周期内のシミュレーション
データをHOLD、NRZ/、HOLD、HOLDとタイミングデータ１
０nsecからなるテストデータで表していく。

【００１５】このように従来のＬＳＩ試験装置ではシミ
ュレーションデータをテスト周期で区切り、その周期に
おける信号波形をパタ−ンデ−タに変換する必要があっ
た。

【００１６】IEEE誌のInternational Test Conference
Proceedings 1990,P355〜361、"Seq-uencer Per Pin Te
st System Architecture"には、図１１のような変化点
で記述された信号をそのまま発生して上記のパタ−ン変
換処理を不要とする新しいＬＳＩ試験装置の構成方法が
提案されている。

【００１７】この方式では、ロ−カルメモリ（図８のパ
タ−ンメモリ２３に相当）に例えばリ−ドサイクルのア
ドレスデ−タ等を格納し、その下位層メモリとして動作
するイベントシ−ケンス格納メモリに上記リ−ドサイク
ル内のイベントタイム（信号の変化時刻）とイベントタ
イプ（そのときの信号変化の種類）等を格納するように
している。

【００１８】例えばマイクロプロセッサを試験する場合
には、ロ−カルメモリはマイクロプロセッサのリ−ドサ
イクル、ライトサイクル等を供給し、イベントシ−ケン
ス格納メモリはリ−ドサイクル、ライトサイクル内の信
号のパタ−ン変化を定義して格納する。

【００１９】したがって、この方式には図１０に示した
ような信号をテスト周期で区切る必要がないという点が
特長があった。

【００２０】しかし、一方ではパタ−ンメモリの使用効
率が低いという問題があり、例えば、機能集約の進んだ
１チップマイクロプロセッサの試験では、テストデ−タ
の種類が比較的少ないためロ−カルメモリは少容量で済
むものの、動作サイクルが長く、その中に複雑なパタ−
ンを数多く含むため、これらを大容量のイベントシ−ケ
ンス格納メモリに格納する必要があった。

【００２１】また、ゲ−トアレイ等のランダムロジック
では入出力関係が比較的単純に真理値表で表現されるた
め、動作サイクルも比較的短く、信号波形の種類も少な
いので、テストパタ−ンを機能サイクルの羅列で表現す
る必要がなく、このため、真理値表のデ−タをロ−カル
メモリに格納すると、イベントシ−ケンス格納メモリは
ほとんど用無しの状態になっていた。

【００２２】このような状態は、例えばスキャン設計さ
れたゲ−トアレイにおいて、スキャンテストデ−タが自
動的に生成されるのでロ−カルメモリ容量のみが膨大に
なるという形で顕在化されていた。

【００２３】

【発明が解決しようとする課題】上記のように、従来の
ＬＳＩ試験装置では被試験ＬＳＩの種類によりロ−カル
メモリとイベントシ−ケンス格納メモリの使用比率が大
きく変わるので、汎用化すると両メモリを共に大容量化
する必要が生じ、メモリ使用効率が大幅に低下する点が
問題であった。

【００２４】本発明の目的は上記問題点を解決してメモ
リの使用効率を向上することのできるＬＳＩ試験装置を
提供することにある。

【００２５】

【課題を解決するための手段】上記課題を解決するため
に、グロ−バルアドレス発生器とロ−カルアドレス発生
器と、ＬＳＩ毎のグロ−バルアドレス長とロ−カルアド
レス長を格納する組み替え選択レジスタと、組み替え選
択レジスタに上記グロ−バルアドレス長とロ−カルアド
レス長を設定する手段と、組み替え選択レジスタの上記
設定値にしたがってグロ−バルアドレス発生器の出力と
ロ−カルアドレス発生器の出力を所定のグロ−バルアド
レスとロ−カルアドレスに組み替える組み替え器と設
け、メモリに格納したＬＳＩテストデータのアドレスを
グロ−バルアドレスとロ−カルアドレスとにより構成す
るようにする。

【００２６】また、グロ−バルアドレスをメモリが格納
するテストデ−タを所定長に区切ったグロ−バル周期の
番号を指定するものとし、ロ−カルアドレスをグロ−バ
ル周期内に含まれるテスト信号を個別に指定するものと
する。

【００２７】さらに、グロ−バル周期をＬＳＩの入出力
ピンの全てに対して共通の長さに設定するようにする。

【００２８】さらに、少なくとも上記ロ−カルアドレス
発生器と、組み替え選択レジスタと、組み替え器とメモ
リとを備えたロ−カル回路をＬＳＩのテスト信号入出力
ピン毎に設け、各ロ−カル回路の組み替え器の出力によ
りそれぞれのメモリから読出されたテストデ−タを対応
するＬＳＩのテスト信号入力ピンに印加し、またはＬＳ
Ｉ出力の基準信号とするようにする。

【００２９】さらに、上記組み替え器を第１と第２の組
み替え器とにより構成し、上記メモリをテストデ−タの
波形情報を格納するパタ−ンメモリとテストデ−タのタ
イミング情報を格納するタイミングメモリとにより構成
し、第１の組み替え器の出力によりパタ−ンメモリを読
出し、第２の組み替え器の出力によりタイミングメモリ
を読出すようにする。

【００３０】

【作用】グロ−バルアドレスはメモリが格納するテスト
デ−タをＬＳＩの入出力ピンの全てに対して共通の長さ
に区切ったグロ−バル周期の番号を指定し、ロ−カルア
ドレスはグロ−バル周期内に含まれるテスト信号を個別
に指定する。

【００３１】ロ−カル回路はＬＳＩの入出力ピン毎に設
けられ、グロ−バル周期内に含まれる各入出力ピン毎の
テスト信号を個別に発生する。

【００３２】また、グロ−バルアドレス発生器はグロ−
バル周期番号を順次発生し、各ロ−カル回路内のロ−カ
ルアドレス発生器はグロ−バル周期内のテスト信号のア
ドレス番号を発生する。

【００３３】また、各ロ−カル回路内の組み替え選択レ
ジスタはグロ−バルアドレス長とロ−カルアドレス長を
格納し、組み替え器は組み替え選択レジスタの設定値に
したがってグロ−バルアドレス発生器の出力とロ−カル
アドレス発生器の出力を所定のグロ−バルアドレスとロ
−カルアドレスに組み替える。

【００３４】また、ＬＳＩのテストデ−タは波形情報と
タイミング情報に分けられてそれぞれ各ロ−カル回路内
のパタ−ンメモリとタイミングメモリに格納され、組み
替え器が出力するパタ−ンメモリアドレスとタイミング
メモリアドレスにより読出される。

【００３５】また、組み替え選択レジスタの設定値や各
メモリに格納するテストデ−タ等は外部のコンピュ−タ
がＬＳＩに応じて作成し、各ロ−カル回路毎に予めロ−
ドする。

【００３６】

【実施例】上記リ−ド／ライトサイクル内で変化する信
号の数はテストル−プル−プＬＳＩにより大きく変化す
る。

【００３７】このようなテスト信号波形例として図１２
にマイコンとゲ−トアレイのテスト信号波形を示した。

【００３８】図１２（ａ）に示すように、マイコンの場
合は、比較的長いリ−ド／ライトサイクル内に多くの信
号がテストの入出力信号として含まれる。

【００３９】これに対して同図（ｂ）のゲ−トアレイ
（カウンタ）の場合には、クロック、デ−タ、状態線等
が入出力信号となり、マイコンのリ−ド／ライトサイク
ルに相当するものが存在しない。

【００４０】このようにＬＳＩの種類によってテスト信
号の性質が大きく変わるので、上記従来技術のようにリ
−ドサイクル、ライトサイクルの種類をロ−カルメモリ
に格納し、その中の信号のパタ−ン変化をイベントシ−
ケンス格納メモリに格納するようにすると両メモリの使
用効率が低くなるという問題があった。

【００４１】そこで本発明では、メモリにリ−ド／ライ
トサイクル毎に区切ったテスト信号を記憶し、これらを
リ−ド／ライトサイクルアドレスとその中の波形情報ア
ドレスとを組み合わせたアドレスにより指定し、ＬＳＩ
の種類によりリ−ド／ライトサイクルアドレス長とその
中の波形情報アドレス長の各長さを組み替えるようにす
る。

【００４２】なお、本発明では上記リ−ド／ライトサイ
クルアドレスに相当するものをグロ−バルアドレス、グ
ロ−バル周期内の波形情報アドレスをロ−カルアドレス
と呼ぶことにする。これはグロ−バル周期を一般的にリ
−ド／ライトサイクルのような長い周期に対応させるた
めである。

【００４３】上記のようにグロ−バルアドレスとロ−カ
ルアドレスの長さを組み替えられるようにすると、図１
２（ａ）のマイコンの場合には、一つのグロ−バルアド
レス（リ−ド／ライトサイクル）に対して複数のロ−カ
ルアドレス（クロック〜デ−タ等）を割り付けることが
でき、ゲ−トアレイに対してはグロ−バルアドレスを省
略してロ−カルアドレスのみを割り付けることができ
る。

【００４４】すなわち、テスト信号のグロ−バル周期に
対してロ−カル情報を階層的に割り付ける構造とし、Ｌ
ＳＩの種類に応じて上記階層構造を切替ることによりメ
モリを無駄なく常に効率的に使用できるのである。

【００４５】また、従来装置においてロ−カル情報の区
切り毎に発生し易かったたテスト不能時間帯を防止する
ために、ＬＳＩの全ピンをグロ−バル周期により共通に
制御し、グロ−バル周期内のロ−カル情報を各ピン毎に
個別に連続的に割り付けるようにする。

【００４６】グロ−バルアドレスとロ−カルアドレスに
対応するテストデ−タ等は被試験ＬＳＩに応じて外部の
コンピュ−タにより作成して予めＬＳＩ試験装置内に格
納する。

【００４７】また、グロ−バルアドレスをシステム共通
のグロ−バルレイト発生手段により発生し、ロ−カルア
ドレスをＬＳＩのピン単位に設けたロ−カルアドレス発
生器により発生するようにして、全ピンをグロ−バルア
ドレスにより共通に制御し、各ピンをロ−カルアドレス
により制御する。

【００４８】〔実施例 １〕図１は本発明によるＬＳＩ
試験装置実施例のブロック図である。

【００４９】グローバルレイト発生器２は原振１の基準
クロック１ａを分周してグローバルレイト２ａを得、グ
ローバルアドレス発生器３はこの得られたグローバルレ
イト２ａによりパターンメモリ８のグローバルアドレス
３ａとタイミングメモリ９のグローバルアドレス３ｂと
を出力し、これによりＬＳＩの各ピン毎に設けたローカ
ル回路１６−１〜１６−ｎを共通に制御する。

【００５０】図１にはロ−カル回路１６−１内のブロッ
ク構成のみが示されているが、他のロ−カル回路も同様
に構成されている。

【００５１】なお、グローバルアドレス発生器３は上記
グローバスアドレス３ａ、３ｂをそれぞれ＋１づつイン
クレメントするカウンタにより構成することができる。

【００５２】また、ロ−カルアドレス発生器７は上記グ
ロ−バルアドレス３ａ、３ｂ内のテスト信号を読出すた
めのロ−カルアドレス７ａを発生する。

【００５３】また、制御用コンピュータ１９は試験に先
立って被試験ＬＳＩのテストデ−タを作成し、バス１
８、インタフェイス部１７を介して、パターンメモリ８
にはテストパタ−ン（ＬＳＩ１５の入力ピンに与える試
験パターン、および出力ピンからの応答信号と比較する
ための期待値パターン等）デ−タを設定し、タイミング
メモリ９には上記波形情報のタイミングデータを設定す
る。

【００５４】また、組み替え選択レジスタ４にはパター
ンメモリ８とタイミングメモリ９の各アドレスデータ長
を設定する。

【００５５】組み替え器５と６は組み替え選択レジスタ
４が指定するアドレスデータ長のパターンメモリアドレ
ス５ａとタイミングメモリアドレス６ａを出力する。

【００５６】図２は組み替え器５と６の機能説明図であ
る。なお、組み替え器５と同６の機能は同一なので組み
替え器５のみについて説明する。

【００５７】組み替え選択レジスタ４はＬＳＩに応じて
予め設定された組み替え値に応じて設定データ０〜４の
中の一つを指定する。

【００５８】例えば設定データ２が指定されると、入力
Ｂに印加されるローカルアドレス７ａの下位（ＬＳＢ）
２ビットＢ０とＢ１を取り込み、その上位ビットには入
力Ａに印加されるグローバルアドレス３ａのＡ０〜Ａ３
を取り込む。

【００５９】なお、上記組み替え選択レジスタ４の設定
データ４ａは上記ビット単位（２のｎ乗）の他にその間
を補間する値とすることもできる。

【００６０】なお、組み替え選択レジスタは一つの被試
験ＬＳＩに対して複数の設定デ−タを予め定めた順序に
したがって切替えて組み替え器５と６に設定するように
することもできる。このようにすると例えばマイコンと
ランダムロジックの双方の動作を行うＬＳＩのテストに
対応して各メモリ内のエリアを効率的に配分することが
できる。

【００６１】パターンメモリ８から読み出され波形生成
器１１へ送られるデータ８ａはＬＳＩ１５のテストパタ
ーンである。また、比較器１２へ送られるデータ８ｂは
ＬＳＩ１５の出力の期待値パターンである。

【００６２】また、タイミング発生器１０は原振１から
の基準クロックを計数してタイミングデータ９ａより切
り替えタイミング１０ａと判定タイミング１０ｂを生成
し、これらを波形生成器１１と比較器１２に送付する。

【００６３】波形生成器１１は印加パターン８ａと切り
替えタイミング１０ａより、１、０の論理波形を所定時
間内に生成してドライバ１３に出力し、ドライバ１３は
これを所定の電圧レベルにしてＬＳＩ１５に送付する。

【００６４】また、コンパレータ１４はＬＳＩ１５の応
答信号を所定の電圧レベルと比較して得られる１、０の
論理値を比較器１２に出力し、比較器１２はこれを判定
タイミングにしたがって期待値パターンと比較してＬＳ
Ｉ１５の良否を判定する。

【００６５】また、グローバルアドレス発生器３が出力
するアドレス３ａと３ｂはグローバルレイト２ａにより
更新される。ローカルアドレス発生器７のアドレス７ａ
はタイミング発生器１０からのローカルレイト１０ｃに
よりの更新される。

【００６６】次ぎにマイコンのような動作モードを有す
るＬＳＩのテスト方法に付いて説明する。

【００６７】図３（ａ）はマイコンのリード／ライト周
期信号の例である。図３（ｂ）に示すようにこのリード
／ライト周期信号をグローバル周期とし、その中に含ま
れる信号をローカル周期に割り付ける。なお、ローカル
周期は各信号間に非同期で設定できる。

【００６８】図４は、図３（ｂ）の割付け結果をパター
ンメモリ８のパターンデータとタイミングメモリ９のタ
イミングデータとしてそれぞれに設定した状態を示す図
である。

【００６９】図４において、信号１は最初のグローバル
周期の１番目の信号であり、０から１に変化し次いで０
に変化するのでパターンメモリ８−１にＲＺ（波形）を
割り付ける。また、その切り替えタイミングＴ１１とＴ
１２をタイミングメモリ９−１に割り付ける。同様に２
番目のローカル周期内の信号１の波形をＲＺとＴ１３と
Ｔ１４として割り付けていく。信号２も同様にしてパタ
ーンメモリ８−２とタイミングメモリ９−２に順次割り
付けられる。

【００７０】図５は図４のテストデータをパターンメモ
リ８とタイミングメモリ９に設定するためのタイミング
チャートである。

【００７１】ここで図２に示した組み替え選択レジスタ
４の設定データを１とし、ローカルアドレス発生器７は
ローカルレイトにより動作する＋１カウンタとする。

【００７２】図５において、グローバルアドレス発生器
３は(０)のグローバルアドレス３ａと３ｂを発生し、同
時にローカルアドレス発生器７は(０)のローカルアドレ
ス７ａ−１を発生する。

【００７３】これに応じて組み替え器５はパタ−ンメモ
リ８に上記３ａと７ａ−１を加算した（０＋０）のパタ
−ンメモリアドレス５ａ−１を送り、また、タイミング
メモリ９に３ｂと７ａ−１を加算した（０＋０）のタイ
ミングメモリアドレス６ａ−１を送ってそれぞれのデー
タを読み出す。

【００７４】これに応じてローカル回路１６−１のパタ
ーンメモリ８からはＲＺ、タイミングメモリ９からはＴ
１１／Ｔ１２のデータが同時に読み出され、波形生成器
１１、ドライバ１３を経て、被試験ＬＳＩ１５に出力信
号１３ａ−１が与えられる。

【００７５】このとき、タイミング発生器１０は上記
(０＋０)アドレスパターンの発生時にパターン更新信号
としてローカルレイト１０ｃを出力し、ローカルアドレ
ス発生器７はこれにより＋１された（０＋１）のアドレ
ス（０＋１）を出力する。

【００７６】次いで、このアドレス(０＋１)によりパタ
ーンメモリ８とタイミングメモリ９を読み出し２番目の
ローカル周期の出力信号１３ａ−１を発生する。

【００７７】同時にローカル回路１６ー２も同様にして
パターンメモリ８、タイミングメモリ９からＮＲＺ、Ｔ
２１を読み出して出力信号１３ａ−２を発生する。

【００７８】グローバルアドレス発生器３はローカル回
路１６−１〜１６−ｎの全てがグローバルアドレス
（０）を出力した後、グローバルレイト２ａによりグロ
ーバルアドレス発生器３のアドレスを＋１インクレメン
トして次のグローバルアドレス（１）に進む。

【００７９】すなわち、次のグローバルレイト２ａは全
ローカル回路がローカルアドレスによるパターン発生し
た後に発生される。

【００８０】また、ローカルアドレス発生器７はグロー
バルレイト２ａによりリセットされる。

【００８１】以上のように本発明では、テスト信号のグ
ロ−バル周期に対してロ−カル情報を階層的に割り付け
る構造とし、ＬＳＩの種類に応じて上記階層構造を切替
るのでメモリを無駄なく効率的に使用できる。

【００８２】また、ＬＳＩの全ピンをグロ−バル周期に
より共通に制御し、グロ−バル周期内のロ−カル情報を
各ピン毎に個別に連続的に割り付けるので、従来、ロ−
カル情報の区切り毎に発生し易かったたテスト不能時間
帯を防止することができる。

【００８３】また、上記処理をピン毎で独立して設定で
きるのでローカル周期設定の処理工数を低減することが
できる。

【００８４】〔実施例 ２〕図３に示したグローバル周
期内のローカル周期は図６に示すように各信号の変化点
毎に割り付けるようにすることもできる。

【００８５】この結果、図４に示したパターンメモリ８
とタイミングメモリ９のテストデ−タ設定例は図７のよ
うになる。

【００８６】図７において、パターンメモリ８−１、８
−２等に格納したＲはテストデータが０から１へ変化し
た状態を表すデータ、Ｆは１から０へ変化した状態を表
すデータである。

【００８７】また、タイミングメモリ９−１、９−２等
に格納したＴ１１〜Ｔ２３等はテストデータがＲまたは
Ｆに変化したときのタイミングデータである。

【００８８】図７は組み替え選択レジスタ４の設定デ−
タ番号を２とした場合である。ロ−カルアドレスに２ビ
ットが割り当てられるので、図示のように一つのグロー
バル（リ−ド／ライト）周期内に４個のロ−カルアドレ
スが割り当てられる。

【００８９】実施例１の場合と同様に、メモリを無駄な
く効率的に使用でき、またロ−カル情報の区切り毎に発
生し易かったたテスト不能時間帯を防止し、同時にロー
カル周期設定の処理工数を低減することができる。

【００９０】

【発明の効果】本発明ではメモリに予め格納されたテス
ト信号のアドレスを、例えばマイコンのリ−ド／ライト
周期に対応するグロ−バル周期を指すアドレスとグロ−
バル周期内の各テスト信号を指すロ−カルアドレスとに
より階層的に割り付け、グロ−バルアドレスとロ−カル
アドレスの構成をＬＳＩの種類に応じて柔軟に組み替え
るので、テスト信号を格納するメモリを効率的に使用す
ることができる。

【００９１】また、テスト信号をグロ−バル周期で区切
り、グロ−バル周期内のテスト信号（ロ−カル情報）を
ＬＳＩのピン毎に区分して個別に割り付けるので、従
来、テスト信号波形の区切り毎に発生し易かったたテス
ト不能時間帯の発生を防止することができる。

【００９２】また、テスト信号をピン毎に独立して設定
できるのでローカル情報設定処理を効率化することがで
きる。

【図面の簡単な説明】

【図１】本発明によるＬＳＩ試験装置実施例のブロック
図である。

【図２】図１におけるメモリアドレスの設定例を示す図
である。

【図３、６】図１におけるテストデータへのグロ−バル
周期とロ−カル周期割り付け例を示す波形図である。

【図４】図３におけるパターンメモリ、タイミングメモ
リのアドレスとパタ−ン情報の対応図である。

【図５】図１の動作タイムチャートである。

【図７】図６におけるパターンメモリ、タイミングメモ
リのアドレスとパタ−ン情報の対応図である。

【図８】従来のＬＳＩ試験装置の構成図である。

【図９、１０】従来のテストデータ生成方法を示す波形
図である。

【図１１】従来のパターンメモリ、タイミングメモリへ
のテストデ−タ例を示す図である。

【図１２】従来のテストデータ例の波形図である。

【符号の説明】

１…原振、２…グローバルレイト発生器、３…グローバ
ルアドレス発生器、４…組み替え選択レジスタ、５、６
…組み替え器、７…ローカルアドレス発生器、８…パタ
ーンメモリ、９…タイミングメモリ、１０…タイミング
発生器、１１…波形生成器、１２…比較器、１３…ドラ
イバ、１４…コンパレータ、１５…被試験ＬＳＩ、１６
…ローカル回路、１７…インターフェイス部、１８…バ
ス、１９…制御用コンピュータ。

Claims (5)

(57)【特許請求の範囲】
1. 【請求項１】 メモリに格納したテストデータをＬＳＩ
   のテスト入力、またはＬＳＩの出力信号を比較するため
   の基準信号とするＬＳＩ試験装置において、上記メモリ
   に格納した各テストデータのアドレスをグロ−バルアド
   レスとロ−カルアドレスとにより構成し、グロ−バルア
   ドレス発生器とロ−カルアドレス発生器と、ＬＳＩ毎の
   グロ−バルアドレス長とロ−カルアドレス長を格納する
   組み替え選択レジスタと、組み替え選択レジスタに上記
   グロ−バルアドレス長とロ−カルアドレス長を設定する
   手段と、組み替え選択レジスタの上記設定値にしたがっ
   てグロ−バルアドレス発生器の出力とロ−カルアドレス
   発生器の出力を所定のグロ−バルアドレスとロ−カルア
   ドレスに組み替える組み替え器を備えたことを特徴とす
   るＬＳＩ試験装置。
2. 【請求項２】 請求項１において、グロ−バルアドレス
   を上記メモリが格納するテストデ−タを所定長に区切っ
   たグロ−バル周期の番号を指定するものとし、ロ−カル
   アドレスをグロ−バル周期内に含まれるテスト信号を個
   別に指定するものとしたことを特徴とするＬＳＩ試験装
   置。
3. 【請求項３】 請求項２において、グロ−バル周期をＬ
   ＳＩの入出力ピンの全てに対して共通の長さに設定した
   ことを特徴とするＬＳＩ試験装置。
4. 【請求項４】 請求項２または３において、少なくとも
   上記ロ−カルアドレス発生器と、組み替え選択レジスタ
   と、組み替え器とメモリとを備えたロ−カル回路をＬＳ
   Ｉのテスト信号入出力ピン毎に設け、各ロ−カル回路の
   組み替え器の出力によりそれぞれのメモリから読出され
   たテストデ−タを対応するＬＳＩのテスト信号入力ピン
   に印加し、またはＬＳＩ出力の基準信号とするようにし
   たことを特徴とするＬＳＩ試験装置。
5. 【請求項５】 請求項１ないし４のいずれかにおいて、
   上記組み替え器を第１と第２の組み替え器とにより構成
   し、上記メモリをテストデ−タの波形情報を格納するパ
   タ−ンメモリとテストデ−タのタイミング情報を格納す
   るタイミングメモリとにより構成し、第１の組み替え器
   の出力によりパタ−ンメモリを読出し、第２の組み替え
   器の出力によりタイミングメモリを読出すようにしたこ
   とを特徴とするＬＳＩ試験装置。