JP3101957B2

JP3101957B2 - シリアルデータシフト回路

Info

Publication number: JP3101957B2
Application number: JP04151134A
Authority: JP
Inventors: 栄祐厚海; 幸憲太田; 芳美渡辺
Original assignee: 株式会社日立テレコムテクノロジー
Priority date: 1992-05-20
Filing date: 1992-05-20
Publication date: 2000-10-23
Anticipated expiration: 2015-10-23
Also published as: JPH05324266A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、１フレーム中の連続し
た複数ビットのシリアルデータ（例えば３チャネル２４
ビットのシリアルデータ）をシフトさせるシリアルデー
タシフト回路に関する。

【０００２】

【従来の技術】従来、１フレーム中の連続した複数ビッ
トのシリアルデータをシフトさせるシフト回路には、エ
ラスティックストアメモリを使用したもの、あるいはフ
リップフロップを用いたものが知られている。

【０００３】

【発明が解決しようとする課題】しかしながら、従来の
シフト回路では、シフトさせたいビット数に相当するフ
リップフロップを必要とし、シフト量が大きくなるほど
フリップフロップの数も多くなるので、それに伴いゲー
ト数が多くなり、ゲートアレイ化が不利になるという問
題があった。

【０００４】本発明は上述のような問題を解決するもの
であり、その目的とするところは、エラスティックスト
アメモリ等を不要にするとともにデータ保持用フリップ
フロップの数を減らすことができるシリアルデータシフ
ト回路を提供することにある。

【０００５】

【課題を解決するための手段】上記目的を達成するため
に本発明の請求項１の発明は、１フレーム中に連続する
複数のチャネルのシリアルビットデータを任意ビット数
シフトさせるシリアルデータシフト回路であって、シフ
トされるシリアルデータをチャネル毎に選択するチャネ
ルに対応したチャネル書き込み信号および選択されたチ
ャネルの各ビットに対応した複数のビット書き込み信号
を連続的に作成する書き込み制御手段と、読み出すべき
シリアルデータをチャネル毎に選択するチャネル読み出
し信号および選択されたチャネルの各ビットに対応した
ビット読み出し信号を連続的に作成する読み出し制御手
段と、シフトするチャネルのシリアルデータのビット数
に相当する複数のデータラッチ部を有し、前記チャネル
書き込み信号によって書き込むチャネルを選択すると共
に、当該データラッチ部の各々に、前記ビット書き込み
信号によりシリアルビットデータを書き込み、かつ、任
意のタイミングで前記チャネル読み出し信号により読み
出すチャネルを選択すると共に、前記ビット読み出し信
号により前記データラッチ部の各々にラッチされたシリ
アルデータを読み出すデータ保持・出力手段とを備えた
ものである。

【０００６】請求項２の発明は、書き込みおよび読み出
し制御手段に加えられるクロックの速度を変えることに
より、出力データの速度変換を可能にしたものである。

【０００７】請求項３の発明は、読み出し制御手段の読
み出し信号の順序を変えることにより、出力データの読
み出し順序を可変にしたものである。

【０００８】

【作用】請求項１の構成により、連続する複数のチャネ
ルのシリアルビットデータは１ビット毎に書き込み制御
手段からの書き込み信号でデータ保持・出力手段に保持
され、そしてデータ保持・出力手段に連続して保持され
たデータは読み出し制御手段からの読み出し信号で連続
して出力される。これによりシフトされるシリアルデー
タが連続したシリアルビットデータ数＜シフト（遅延）
ビット数の場合、データラッチ部のフリップフロップ数
を減少し得るほか、エラスティックストアメモリ等が不
要になる。

【０００９】また、請求項２の構成により、シフトされ
る入力データおよび出力データの速度を変換できる。

【００１０】また、請求項３の構成により、出力される
ビットデータを入れ替えることができる。

【００１１】

【実施例】以下、本発明の一実施例を図１〜図１２によ
り説明する。

【００１２】図１は、シリアルデータシフト回路の全体
の構成を示している。図１において、シリアルデータシ
フト回路は、データ保持・出力部１０と、読み出し制御
部１１、書き込み制御部１２、および、タイムスロット
の時間順序の保証をするＴＳＳＩ(Time Slot Sequence
Integrity)保証回路１３とから構成される。データ保持
・出力部１０は、書き込み制御部１２からの書き込み信
号Ｗにより、入力されるシリアルデータを保持し、保持
されたデータは読み出し制御部１１からの読み出し信号
Ｒにより、シリアルデータで出力される。

【００１３】図２は、図１における書き込み制御部１２
の構成を示している。図２において、２１はデータ書き
込みのためのアドレスを作成する１２５μｓ同期のカウ
ンタである。２２はカウンタ２１のロード信号を作成す
る書き込みスタート信号発生回路であり、カウンタ２１
に対し書き込むべきシリアルデータの先頭より１ビット
早い位置にロードをかけるようになっている。２３はカ
ウンタ２１からの出力信号に基づき書き込むべき複数チ
ャネルの１つのビット列（８ビット毎）を選択する書き
込みチャネル対応デコーダ、２４はカウンタ２１からの
出力信号に基づいて１チャネル分の各ビットを選択する
書き込みビット対応デコーダである。２５はカウンタ２
１からの出力信号に基づいて動作するチャネル対応デコ
ーダ２３およびビット対応デコーダ２４のイネーブルに
より書き込み信号作成回路２７で書き込むべきデータ以
外は両デコーダ２３，２４を動作させないようにする制
御信号Ｓ１７Ａが送出される。

【００１４】２６はカウンタ２１からの信号に基づいて
動作する誤書き込み防止回路であり、この誤書き込み防
止回路２６は、チャネル対応デコーダ２３とビット対応
デコーダ２４の出力信号の論理和による書き込み信号だ
けでは、データの変化点でデータ保持・出力部１０に保
持される場合があるため、データ変化の中間点で保持で
きるように書き込み信号のパルス幅を小さくするもので
ある。

【００１５】書き込み信号作成部２７は、チャネル対応
デコーダ２３、ビット対応デコーダ２４および誤書き込
み防止回路２６からの出力信号の論理和から書き込むべ
きシリアルデータ１ビットに対し順序よく並んだ書き込
み信号を作成する。

【００１６】図３は、図１における読み出し制御部１１
の構成を示している。図３において、３１はデータ読み
出しのためのアドレスを作成する１２５μｓ同期のカウ
ンタである。３２はカウンタ３１のロード信号を作成す
る読み出しスタート信号発生回路であり、カウンタ３１
に対し読み出すべきタイミングの先頭より１ビット早い
位置にロードをかけるようになっている。３３はカウン
タ３１からの出力信号に基づいて読み出すべき複数チャ
ネルの１つのビット列（８ビット毎）を選択する読み出
しチャネル対応デコーダ、３４はカウンタ３１からの出
力信号に基づいて１チャネル分の各ビットを選択する読
み出しビット対応デコーダである。３５はカウンタ３１
からの出力信号に基づいて動作する読み出しデコーダ制
御信号発生回路であり、この回路３５からは、チャネル
対応デコーダ３３およびビット対応デコーダ３４のイネ
ーブルにより読み出し信号作成部３６で読み出すべきデ
ータ以外は両デコーダ３３，３４を動作させないように
する制御信号Ｓ６５が出力される。

【００１７】図４は、図１におけるデータ保持・出力部
１０のデータ保持部と、図２における書き込み信号作成
部２７、および図３における読み出し信号作成部３６と
の接続関係を示すものである。

【００１８】データ保持・出力部１０のデータ保持部
は、１チャネル分のビット列（８ビット）に相当する数
のレベルラッチ形フリップフロップ４３Ａ〜４３Ｈから
構成され、これらのフリップフロップ４３Ａ〜４３Ｈは
書き込み制御部１２の書き込み信号が「Ｌ」の時、シリ
アルデータを１ビットずつ保持するようになっている。
また、ボックス４１およびオアゲート４２Ａ〜４２Ｇは
書き込み信号作成部２７を構成し、ボックス４１の出力
信号Ｓ２８およびオアゲート４２Ａ〜４２Ｇの出力信号
Ｓ２９〜Ｓ３５は、対応するフリップフロップ４３Ａ〜
４３Ｈのクロックとして入力される。

【００１９】オアゲート４４Ａ〜４４Ｈは読み出し信号
作成部３６を構成し、また、オアゲート４５Ａ〜４５Ｈ
はフリップフロップ４３Ａ〜４３Ｈに保持されたデータ
を取り出すデータ出力部を構成する。

【００２０】図５は、書き込むべきシリアルデータの１
タイムスロット目の先頭ビットに使用するボックス４１
内の回路図を示すもので、信号Ｓ７，Ｓ１５，Ｓ２６を
３入力するオアゲート６１から構成される。また、図６
は、２タイムスロット目以降の先頭ビットに使用するボ
ックス４１内の回路例を示すもので、信号Ｓ２５をＤ入
力とするフリップフロップ６１から構成される。

【００２１】図７は、図１におけるデータ保持・出力部
１０の構成を示している。フリップフロップ４３Ａ〜４
３Ｈに保持された１チャネル分のシリアルデータは、読
み出し制御信号Ｒ０〜Ｒ７を一方の入力とするオアゲー
ト４５Ａ〜４５Ｈにより取り出され、ゲート回路７１お
よびオアゲート７２を通して順次トリガラッチ形フリッ
プフロップ７３にラッチされる。そして、ラッチされた
データはフリップフロップ７３のクロック端子に加えら
れるクロックＣＬＫによって順に出力される。これによ
り、スパイクパルスのない出力データを作成する。ま
た、ＴＳＳＩ保証回路１３のモニタピン出力信号はオア
ゲート７２に入力される。

【００２２】図８は、図１におけるＴＳＳＩ保証回路１
３の構成を示している。図８において、８１は、クロッ
クＣＬＫＡにより動作される書き込みカウンタ２１の出
力信号（アドレス）Ｓ９４と、クロックＣＬＫＢにより
動作される読み出しカウンタ３１の出力信号（アドレ
ス）Ｓ９５とを比較する比較回路であり、同じアドレス
が入力された場合にモニタピンの出力を変化させる。こ
の場合、出力データは新旧入り交じりを示すものである
ため、図３の読み出しスタート信号発生回路３２の変更
を要する。また、８４は、シリアルデータのシフト範囲
以外での信号Ｓ９４とＳ９５の一致に対しては信号Ｓ９
６の出力を変化させないようにするためのアンドゲート
である。８５および８６はアンドゲート８４の出力信号
を１２５μｓ保持するためのトリガラッチ形フリップフ
ロップである。フリップフロップ８５のクロック端子に
は、インバータ８３により反転したクロックＣＬＫＢが
入力される。

【００２３】次に、上記のように構成されたシリアルデ
ータシフト回路の動作について説明する。

【００２４】この実施例では、図１２に示すように１フ
レーム（２５６ビット、２．０４８Mb/s）中の連続した
３チャネル分に相当する２４ビットのシリアルデータを
８．１９２Mb/sの速度で１００ビット遅延し、８．１９
２Mb/sの連続した２４ビットのシリアルデータに変換す
る場合について述べる。

【００２５】まず、データ保持・出力部１０へのシリア
ルデータの書き込み制御について、図９および図１０に
示すタイミングチャートを参照して説明する。

【００２６】ここで、シフトされるシリアルデータの１
チャネルは８ビットであるので、ビット対応デコーダに
は８ビット出力デコーダが使用される。また、チャネル
対応デコーダには３ビット出力以上のデコーダが使用さ
れる。

【００２７】シリアルデータの書き込みに際し、書き込
みスタート信号発生回路２２で生成したスタート信号Ｓ
１（図９参照）がカウンタ２１のロード端子に加わり、
これにより書き込み先頭ビットの１ビット前でカウンタ
２１にロードをかけ、クロックによりスタートさせる。
これに伴いカウンタ２１からは、図９に示すタイミング
で信号Ｓ２〜Ｓ６が出力される。この出力信号のうち、
出力信号Ｓ２〜Ｓ４がビット対応デコーダ２４に入力さ
れると、このビット対応デコーダ２４からは、図９に示
すタイミングで信号Ｓ７〜Ｓ１４が出力される。また、
カウンタ２１の出力信号Ｓ５，Ｓ６がチャネル対応デコ
ーダ２３に入力されると、このチャネル対応デコーダ２
３からは、図９に示すタイミングで信号Ｓ１５〜Ｓ１７
が出力される。これら出力信号Ｓ７〜Ｓ１７の波形は半
ビット遅れているが、これはデコーダの切り替え時に発
生するスパイクパルスをフリップフロップＦＦ２により
スパイクパルスの発生を防止するためである。

【００２８】また、必要のないデータの位置で書き込み
パルスが生成されないようにするために、各々のデコー
ダ２３，２４には、書き込みデコーダ制御信号発生回路
２５から出力される制御信号Ｓ１７Ａが加えられ、この
信号Ｓ１７Ａが「Ｌ」のときに書き込みパルスが生成さ
れるようにする。そして、これらデコーダ２３，２４の
制御信号Ｓ７〜Ｓ１７の論理和を書き込み信号作成部２
７で取ることにより、書き込むべきビットに合った書き
込み信号Ｓ１８〜Ｓ２５（図１０参照）を生成し、デー
タ保持・出力部１０へ送出する。

【００２９】データ保持・出力部１０では、信号Ｓ１
９，Ｓ２１，Ｓ２３，Ｓ２５とＳ２７の論理和、信号Ｓ
１８，Ｓ２０，Ｓ２２，Ｓ２４とＳ２６の論理和をとる
オアゲート４２Ａ〜４２Ｇの出力信号Ｓ２９〜Ｓ３５と
により書き込みパルスが生成される。これらの各書き込
みパルスＳ２８〜Ｓ３５がデータ保持部のフリップフロ
ップ４３Ａ〜４３Ｈにクロックとして入力されると、そ
れぞれのフリップフロップ４３Ａ〜４３Ｈには、図１０
に示すタイミングでデータＤ１〜Ｄ８が保持される。こ
のときのデータ保持部のフリップフロップ４３Ａ〜４３
Ｈはレベルラッチ形であるため、書き込みパルスの
「Ｌ」の部分でデータを保持する。また、書き込みパル
スが「Ｌ」から「Ｈ」へ変化するときに入力データが変
化すると、正確なデータ保持ができない。そこで、デー
タの確定している部分で書き込みパルスを「Ｌ」から
「Ｈ」になるように、図１０に示すタイミングで信号Ｓ
２６，Ｓ２７を誤書き込み防止回路２６から送出して書
き込み信号作成部２７に加えれば、上述するような問題
を防止できる。

【００３０】なお、書き込むべきシリアルデータは３チ
ャネル（２４ビット）あるので、これに対応して図９に
示すタイミングでＳ２８〜Ｓ５１までの書き込みパルス
が生成されることになる。また、チャネル対応デコーダ
により８ビット毎にスパイクパルスが発生するため、８
ビットの先頭の書き込みパルスは図６に示すように前ビ
ットの書き込みパルスをフリップフロップ６１により１
回シフトする。このとき、誤書き込み防止回路２６から
の信号は不要となる。

【００３１】次に、データ保持部に保持されたデータの
読み出し動作を図１１のタイミングチャートを参照して
説明する。

【００３２】保持データの読み出しに際し、読み出しス
タート信号発生回路３２で生成した読み出しスタート信
号Ｓ５２がカウンタ３１のロード端子に加わり、これに
より読み出すべきタイミングの先頭ビットの１ビット前
でカウンタ３１にロードをかけ、８．１９２Mb/sのクロ
ック信号Ｓ５３によりスタートさせる。これに伴いカウ
ンタ３１から出力される信号Ｓ５４〜Ｓ５６が３入力８
出力のビット対応デコーダ３４に入力されると、ビット
対応デコーダ３４からは、図１１に示すタイミングで信
号Ｓ５７〜Ｓ６４が出力される。また、書き込み側と同
様に、２入力４出力のチャネル対応デコーダ３３から
は、図９に示すタイミングで信号Ｓ６６〜Ｓ６８が出力
される。

【００３３】また、読み出し側においても、必要のない
データ位置で読み出しパルスが生成されないようにする
ために、各々のデコーダ３３，３４には、読み出しデコ
ーダ制御信号発生回路３５から出力される制御信号Ｓ６
５が加えられ、この信号Ｓ６５が「Ｌ」のときに読み出
しパルスが生成されるようにする。そして、これらデコ
ーダ３３，３４の出力信号Ｓ５７〜Ｓ６４、Ｓ６６〜Ｓ
６８の論理和を読み出し信号作成回路３６でとることに
より、読み出しパルスＳ６９〜Ｓ９２を生成する。これ
らの読み出しパルスＳ６９〜Ｓ７６および信号Ｓ６６が
図４に示すオアゲート４４Ａ〜４４Ｈに入力されると、
読み出し制御信号Ｒ０〜Ｒ７が作成され、さらに、これ
らの読み出し制御信号Ｒ０〜Ｒ７がオアゲート４４Ａ〜
４４Ｈに入力されると、読み出しパルスが「Ｌ」のとき
にデータ保持部のフリップフロップ４３Ａ〜４３Ｈに保
持されているビットデータｂ１〜ｂ８がオアゲート４４
Ａ〜４４Ｈを通してシリアルに読み出され、出力ビット
データＯ０〜Ｏ７となる。なお、これは１チャネル分で
ある。図１１のＳ９３は３チャネル分の読み出されたビ
ット列を示す。そして、オアゲート４５Ａ〜４５Ｈを通
過するビットデータはゲート回路７１、オアゲート７２
およびトリガラッチ形フリップフロップ７３を通して出
力される。このときの出力データの配列を図１１に示
す。

【００３４】次にＴＳＳＩ保証回路１３の動作について
述べる。

【００３５】書き込みカウンタ２１の出力信号（アドレ
ス）Ｓ９４と読み出しカウンタ３１の出力信号（アドレ
ス）Ｓ９５とを比較回路８１で比較したとき、一致した
場合は、ＴＳＳＩの保証ができなくなる。この場合、読
み出しのスタート位置を変更しなければならない。

【００３６】また、カウンタ２１の出力信号Ｓ９４とカ
ウンタ３１の出力信号Ｓ９５が一致した場合、比較回路
８１から一致している間「Ｈ」の出力信号Ｓ９６が出力
される。この出力信号Ｓ９６がフリップフロップ８５，
８６により１２５μｓ保持され、モニタピンに情報を送
出する。また、必要でないところで出力信号Ｓ９４とＳ
９５が一致しても、モニタピンの変化がないように、信
号Ｓ６５により制御する。

【００３７】なお、ＴＳＳＩ保証回路１３は、シミュレ
ーションによって不要となった場合は省略することがで
きる。

【００３８】次に、出力データのビットの入れ替えにつ
いて述べる。

【００３９】例えば、図４に示す出力データのビットｂ
３とｂ４とを入れ替える場合は、読み出しパルスＳ７１
とＳ７２を入れ替える。このようにすると、読み出しパ
ルスＳ７１のタイミングでビットデータｂ４が読み出さ
れ、読み出しパルスＳ７２のタイミングでビットデータ
ｂ３が読み出される。これによりビットデータｂ３，ｂ
４は出力部を通り互いに入れ替わった状態の出力データ
となる。

【００４０】次に、入力データおよび出力データの速度
を変換する場合について述べる。この場合は、書き込み
制御部１２のカウンタ２１のクロック周波数および読み
出し制御部１２のカウンタ３１のクロック周波数を変え
ればよい。

【００４１】このように上記実施例によれば、複数のチ
ャネルのシリアルビットデータをシフトする場合、連続
したシリアルビットデータ数＜シフト（遅延）ビット数
となれば、フリップフロップの数を減らすことができる
とともに、ゲートアレイ化に有利となり、エラスティッ
クストアメモリ等も不要になる。

【００４２】また、読み出し制御部の読み出し信号の順
序を変えることにより、出力されるビットデータを入れ
替えることができる。

【００４３】さらに、システム内の書き込みおよび読み
出しクロックを変えることにより、入力データおよび出
力データの速度変換が可能になる。

【００４４】なお、本発明は、上記実施例に示す構成の
ものに限らず、請求項に記載した範囲を逸脱しない限
り、種々の変形が可能である。

【００４５】

【発明の効果】以上のように請求項１の発明によれば、
シリアルデータをシフトさせるのに、データ保持部を構
成するデータラッチ部の数を減らすことができるととも
に、エラスティックストアメモリ等が不要になる。

【００４６】また、請求項２の発明によれば、入力デー
タおよび出力データの速度変換が可能になる。

【００４７】さらにまた、請求項３の発明によれば、出
力されるビットデータの入れ替えが可能になる。

【図面の簡単な説明】

【図１】本発明のシリアルデータシフト回路の構成図で
ある。

【図２】本発明の実施例における書き込み制御部のブロ
ック図である。

【図３】本発明の実施例における読み出し制御部のブロ
ック図である。

【図４】本発明の実施例におけるデータ保持部およびそ
の周辺回路の回路図である。

【図５】本発明の実施例におけるボックス内の回路構成
を示す論理回路図である。

【図６】本発明の実施例におけるボックス内の回路構成
を示す他の論理回路図である。

【図７】本発明の実施例におけるデータ保持・出力部の
回路図である。

【図８】本発明の実施例におけるＴＳＳＩ保証回路のブ
ロック図である。

【図９】本発明の実施例における書き込み制御部のタイ
ミングチャートである。

【図１０】本発明の実施例における書き込み制御部のタ
イミングチャートである。

【図１１】本発明の実施例における読み出し制御部のタ
イミングチャートである。

【図１２】本発明の実施例における２４ビットシリアル
データの変換状態を示す説明図である。

【符号の説明】

１０データ保持・出力部１１読み出し制御部１２書き込み制御部１３ＴＳＳＩ保証回路２１カウンタ２２書き込みスタート信号発生回路２３書き込みチャネル対応デコーダ２４書き込みビット対応デコーダ２５書き込みデコーダ制御信号発生回路２６誤書き込み防止回路２７書き込み信号作成部３１カウンタ３２読み出しスタート信号発生回路３３読み出しチャネル対応デコーダ３４読み出しビット対応デコーダ３５読み出しデコーダ制御信号発生回路３６読み出し信号作成部

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開昭61−29226（ＪＰ，Ａ) 特開昭63−12020（ＪＰ，Ａ) 特開平１−233514（ＪＰ，Ａ) 特開平１−131921（ＪＰ，Ａ) 特開平２−285735（ＪＰ，Ａ) 特開平１−232857（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 5/06 G06F 13/00 353 H04L 7/00 H04J 3/06

Claims

(57)【特許請求の範囲】

【請求項１】１フレーム中に連続する複数のチャネル
のシリアルビットデータを任意ビット数シフトさせるシ
リアルデータシフト回路であって、シフトされるシリアルデータをチャネル毎に選択するチ
ャネルに対応したチャネル書き込み信号および選択され
たチャネルの各ビットに対応した複数のビット書き込み
信号を連続的に作成する書き込み制御手段と、読み出すべきシリアルデータをチャネル毎に選択するチ
ャネル読み出し信号および選択されたチャネルの各ビッ
トに対応したビット読み出し信号を連続的に作成する読
み出し制御手段と、シフトするチャネルのシリアルデータのビット数に相当
する複数のデータラッチ部を有し、前記チャネル書き込
み信号によって書き込むチャネルを選択すると共に、当
該データラッチ部の各々に、前記ビット書き込み信号に
よりシリアルビットデータを書き込み、かつ、任意のタ
イミングで前記チャネル読み出し信号により読み出すチ
ャネルを選択すると共に、前記ビット読み出し信号によ
り前記データラッチ部の各々にラッチされたシリアルデ
ータを読み出すデータ保持・出力手段とを備えたことを
特徴とするシリアルデータシフト回路。
【請求項２】請求項１の回路において、書き込みおよ
び読み出し制御手段に加えられるクロックの速度を変え
ることにより、出力データの速度変換を可能にしたこと
を特徴とするシリアルデータシフト回路。
【請求項３】請求項１の回路において、読み出し制御
手段の読み出し信号の順序を変えることにより、出力デ
ータの読み出し順序を可変にしたことを特徴とするシリ
アルデータシフト回路。