JP2577986B2 - 擬似ランダム雑音符号発生器 - Google Patents
擬似ランダム雑音符号発生器Info
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- JP2577986B2 JP2577986B2 JP1038465A JP3846589A JP2577986B2 JP 2577986 B2 JP2577986 B2 JP 2577986B2 JP 1038465 A JP1038465 A JP 1038465A JP 3846589 A JP3846589 A JP 3846589A JP 2577986 B2 JP2577986 B2 JP 2577986B2
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明はスペクトラム拡散通信（以下本明細書におい
てはSSCと略記する。）など符号分割多重信号を必要と
する用途で使用される擬似ランダム雑音符号発生器に関
する。
てはSSCと略記する。）など符号分割多重信号を必要と
する用途で使用される擬似ランダム雑音符号発生器に関
する。
［発明の概要］ 単純型シフトレジスタおよびモジュラ型シフトレジス
タ構成のｍ系列符号発生器において、ｍ系列符号発生器
を三つ用い、一つのｍ系列符号発生器から符号 を発生し、他の二つから同パターンで位相の異なる符号 を発生し、 および と を用いて二つの異なるGOLD符号を生成する。
タ構成のｍ系列符号発生器において、ｍ系列符号発生器
を三つ用い、一つのｍ系列符号発生器から符号 を発生し、他の二つから同パターンで位相の異なる符号 を発生し、 および と を用いて二つの異なるGOLD符号を生成する。
さらに、上記符号 および を発生する二つのｍ系列符号発生器において、ｎビット
の初期状態のうちのｎ−１ビットを共通に外部から設定
可能にし、残りの１ビットを双方で異なる状態に固定
し、ｎ−１ビットの符号データに対し、重複しない、パ
ターンの異なるGOLD符号の対を得る。
の初期状態のうちのｎ−１ビットを共通に外部から設定
可能にし、残りの１ビットを双方で異なる状態に固定
し、ｎ−１ビットの符号データに対し、重複しない、パ
ターンの異なるGOLD符号の対を得る。
［従来の技術］ SSCなど符号分割多重信号を必要とする用途におい
て、擬似ランダム雑音符号発生器（以下本明細書におい
ては符号発生器と略称する。）には出力符号パターンが
変更可能であることが要求される。従来、符号周期、符
号パターン、符号位相の外部制御により、任意のｍ系列
符号が生成可能な符号発生器として、第５図に示すよう
な回路構成が用いられていた。
て、擬似ランダム雑音符号発生器（以下本明細書におい
ては符号発生器と略称する。）には出力符号パターンが
変更可能であることが要求される。従来、符号周期、符
号パターン、符号位相の外部制御により、任意のｍ系列
符号が生成可能な符号発生器として、第５図に示すよう
な回路構成が用いられていた。
第５図中、SR1〜SRn-1およびSRfはフリップフロッ
プ、E1〜Enは排他的論理和ゲートであり、両者によりい
わゆるモジュラ型シフトレジスタが構成される。また、
MUX1は該モジュラ型シフトレジスタの段数を制御するマ
ルチプレクサ、AN2〜ANnは上記モジュラ型シフトレジス
タの最終段出力から各段への信号の帰還の有無を指定す
るANDゲート、DS1〜DSnは上記モジュラ型シフトレジス
タの初期値を設定するデータセレクト回路である。すな
わち、データc1〜ciによりMUX1のアドレス指定を行な
い、モジュラ型シフトレジスタの段数を決定し、符号の
周期を、またデータa2〜anによりモジュラ型シフトレジ
スタの最終段から各段への信号の帰還状態を決定し、符
号のパターンを、またデータb1〜bnによりモジュラ型シ
フトレジスタの初期値を決定し、符号の位相をそれぞれ
独立に制御することができ、任意のｍ系列符号の生成が
可能となっている。この符号の制御に必要な三つの符号
データは、入力端子数削減のため、共通なデータライン
DAT1〜ｎから時分割に入力される。LAT1,LAT3およびLAT
4はそれぞれ符号パターンデータa2〜an、符号位相デー
タb1〜bnおよび符号周期データc1〜ciを入力し、保持す
るためのラッチ回路であり、DEC1はSEL0とSEL1の２ビッ
トの信号を用い、データを書き込むラッチ回路を選択す
るデコーダ回路である。該デコーダ回路の出力は、ラッ
チイネーブル信号LEが「Ｈ」レベルの時だけアクティブ
になるため、ラッチイネーブル信号により、ラッチ回路
へのデータの書き込みのタイミング制御が可能である。
符号データの設定後は、STB信号によって新しい符号の
出力が開始されるが、符号データの設定中に符号が切り
換わらないように、LAT2およびLAT5により、符号パター
ンデータおよび符号周期データは２重構造のラッチ回路
に保持される。なお、CLKはクロック信号入力端子、COD
Eは符号出力端子である。
プ、E1〜Enは排他的論理和ゲートであり、両者によりい
わゆるモジュラ型シフトレジスタが構成される。また、
MUX1は該モジュラ型シフトレジスタの段数を制御するマ
ルチプレクサ、AN2〜ANnは上記モジュラ型シフトレジス
タの最終段出力から各段への信号の帰還の有無を指定す
るANDゲート、DS1〜DSnは上記モジュラ型シフトレジス
タの初期値を設定するデータセレクト回路である。すな
わち、データc1〜ciによりMUX1のアドレス指定を行な
い、モジュラ型シフトレジスタの段数を決定し、符号の
周期を、またデータa2〜anによりモジュラ型シフトレジ
スタの最終段から各段への信号の帰還状態を決定し、符
号のパターンを、またデータb1〜bnによりモジュラ型シ
フトレジスタの初期値を決定し、符号の位相をそれぞれ
独立に制御することができ、任意のｍ系列符号の生成が
可能となっている。この符号の制御に必要な三つの符号
データは、入力端子数削減のため、共通なデータライン
DAT1〜ｎから時分割に入力される。LAT1,LAT3およびLAT
4はそれぞれ符号パターンデータa2〜an、符号位相デー
タb1〜bnおよび符号周期データc1〜ciを入力し、保持す
るためのラッチ回路であり、DEC1はSEL0とSEL1の２ビッ
トの信号を用い、データを書き込むラッチ回路を選択す
るデコーダ回路である。該デコーダ回路の出力は、ラッ
チイネーブル信号LEが「Ｈ」レベルの時だけアクティブ
になるため、ラッチイネーブル信号により、ラッチ回路
へのデータの書き込みのタイミング制御が可能である。
符号データの設定後は、STB信号によって新しい符号の
出力が開始されるが、符号データの設定中に符号が切り
換わらないように、LAT2およびLAT5により、符号パター
ンデータおよび符号周期データは２重構造のラッチ回路
に保持される。なお、CLKはクロック信号入力端子、COD
Eは符号出力端子である。
ところで、符号分割多重通信においては、信号秘匿、
混信防止、および多チャンネル化の理由から、同周期符
号のパターンがｍ系列符号に較べ遥に多いGOLD符号が用
いられることが多い。GOLD符号は同周期でパターンの異
なる複数のｍ系列符号をmod.2で加算することにより得
られる符号であるが、ｎ段構成のｍ系列符号発生器ｒ個
から（2n−１）・（ｒ−１）種のパターンが得られるこ
とが知られている。従来方式の符号発生器を用い、GOLD
符号を得る場合の回路構成例を第６図に示す。第６図
中、PNG1およびPNG2は第５図に示した構成の符号発生器
であり、E1はmod.2の加算を行なうための排他的論理和
のゲート、FF1は、PNG1とPNG2の遅延時間の差によりE1
に発生するハザードを取り除き、クロックに同期した符
号出力を得るために設けられたフリップフロップであ
る。周期2n−１の二つのｍ系列符号から、互いの位相差
を変えることにより、2n−１種のGOLD符号が得られる
が、第６図の回路では、ｍ系列符号のパターンを変える
ことによりさらに多種のGOLD符号を得ることができる。
混信防止、および多チャンネル化の理由から、同周期符
号のパターンがｍ系列符号に較べ遥に多いGOLD符号が用
いられることが多い。GOLD符号は同周期でパターンの異
なる複数のｍ系列符号をmod.2で加算することにより得
られる符号であるが、ｎ段構成のｍ系列符号発生器ｒ個
から（2n−１）・（ｒ−１）種のパターンが得られるこ
とが知られている。従来方式の符号発生器を用い、GOLD
符号を得る場合の回路構成例を第６図に示す。第６図
中、PNG1およびPNG2は第５図に示した構成の符号発生器
であり、E1はmod.2の加算を行なうための排他的論理和
のゲート、FF1は、PNG1とPNG2の遅延時間の差によりE1
に発生するハザードを取り除き、クロックに同期した符
号出力を得るために設けられたフリップフロップであ
る。周期2n−１の二つのｍ系列符号から、互いの位相差
を変えることにより、2n−１種のGOLD符号が得られる
が、第６図の回路では、ｍ系列符号のパターンを変える
ことによりさらに多種のGOLD符号を得ることができる。
［発明が解決しようとする課題］ SSCなどの符号分割多重通信の分野においては、信号
秘匿、混信防止、および多チャンネル化の理由から、同
周期の符号パターンがｍ系列符号に較べ遥かに多いGOLD
符号を用いるのが有利である。従来、符号の外部制御が
可能な符号発生器として、例えば本出願人が同日付けで
出願した特許願２「擬似ランダム雑音符号発生器」に記
載された、第２図に示す構成のものが考えられる。第３
図は、MSRGの具体例を示す。
秘匿、混信防止、および多チャンネル化の理由から、同
周期の符号パターンがｍ系列符号に較べ遥かに多いGOLD
符号を用いるのが有利である。従来、符号の外部制御が
可能な符号発生器として、例えば本出願人が同日付けで
出願した特許願２「擬似ランダム雑音符号発生器」に記
載された、第２図に示す構成のものが考えられる。第３
図は、MSRGの具体例を示す。
この方式の特徴は、二つのｍ系列符号の周期およびパ
ターンを固定し、二つの符号の位相差だけを変更し、多
種のパターンを生成する点にあり、このため符号制御デ
ータは符号発生器の初期状態１〜2n−１（10進法）とな
り、符号データをそのまゝチャネル番号に割り当てるこ
とで、符号設定にマイクロコンピュータ制御や複雑なド
ライバ回路を必要としない利点が有る。
ターンを固定し、二つの符号の位相差だけを変更し、多
種のパターンを生成する点にあり、このため符号制御デ
ータは符号発生器の初期状態１〜2n−１（10進法）とな
り、符号データをそのまゝチャネル番号に割り当てるこ
とで、符号設定にマイクロコンピュータ制御や複雑なド
ライバ回路を必要としない利点が有る。
さて、この構成をもとにコード・シフト・キーイング
（Code Sift Keying）（以下本明細書においてはCSKと
略記する。）に対応可能な符号発生器の構成を考えてい
く。CSKとは２種の符号を情報“0"および“1"に対応さ
せて行なう通信方式である。したがって、CSKを可能に
するためには、同時に２種類のGOLD符号を生成できなけ
ればならない。二つのｍ系列符号発生器から同時に複数
のGOLD符号を生成する方法としては、従来、例えば本出
願人によって昭和63年８月10日付けで提案された特願昭
63−200825号に記載されたものがあった。すなわち、ｍ
系列符号発生器からの符号出力の他に、これをフリップ
フロップに入力し、位相の遅れた符号を得て、これらと
他のｍ系列符号発生器からの符号出力をもとに、パター
ンの異なるGOLD符号を得る手法である。第４図にこの手
法を用いたCSK用符号発生器の構成例を示す。
（Code Sift Keying）（以下本明細書においてはCSKと
略記する。）に対応可能な符号発生器の構成を考えてい
く。CSKとは２種の符号を情報“0"および“1"に対応さ
せて行なう通信方式である。したがって、CSKを可能に
するためには、同時に２種類のGOLD符号を生成できなけ
ればならない。二つのｍ系列符号発生器から同時に複数
のGOLD符号を生成する方法としては、従来、例えば本出
願人によって昭和63年８月10日付けで提案された特願昭
63−200825号に記載されたものがあった。すなわち、ｍ
系列符号発生器からの符号出力の他に、これをフリップ
フロップに入力し、位相の遅れた符号を得て、これらと
他のｍ系列符号発生器からの符号出力をもとに、パター
ンの異なるGOLD符号を得る手法である。第４図にこの手
法を用いたCSK用符号発生器の構成例を示す。
第４図中、MSRG1およびMSRG2はｎ段構成のモジュラ型
シフトレジスタ回路、E1およびE2は、二つのｍ系列符号
をmod.2で加算し、GOLD符号を生成するための排他的論
理和ゲート、FF1,FF2およびFF3は該排他的論理和ゲート
に発生するハザードを取り除き、クロック信号に同期し
た符号出力を行なうためのフリップフロップ、PTN1およ
びPTN2はそれぞれMSRG1およびMSRG2の帰還結線法を指定
する符号パターンデータを保存するメモリ回路、そして
LAT1はMSRG2の初期状態を指定する符号位相データを外
部から入力し、保持するラッチ回路である。また、DS1
はE1またはE2の出力の一方を選択し、FF3に出力するデ
ータセレクト回路、DS2はSTB信号により符号の出力が開
始されるとき、FF4に初期値を与えるデータセレクト回
路である。また、FF4はMSRG2のSIn端子からの符号出力
に対して、１チップ位相の遅れた符号出力を得るための
フリップフロップである。
シフトレジスタ回路、E1およびE2は、二つのｍ系列符号
をmod.2で加算し、GOLD符号を生成するための排他的論
理和ゲート、FF1,FF2およびFF3は該排他的論理和ゲート
に発生するハザードを取り除き、クロック信号に同期し
た符号出力を行なうためのフリップフロップ、PTN1およ
びPTN2はそれぞれMSRG1およびMSRG2の帰還結線法を指定
する符号パターンデータを保存するメモリ回路、そして
LAT1はMSRG2の初期状態を指定する符号位相データを外
部から入力し、保持するラッチ回路である。また、DS1
はE1またはE2の出力の一方を選択し、FF3に出力するデ
ータセレクト回路、DS2はSTB信号により符号の出力が開
始されるとき、FF4に初期値を与えるデータセレクト回
路である。また、FF4はMSRG2のSIn端子からの符号出力
に対して、１チップ位相の遅れた符号出力を得るための
フリップフロップである。
動作の説明のため、MSRG1およびMSRG2のCO端子から得
られるｍ系列符号をベクトルを用いて、それぞれ で表わし、状態遷移行列をＴで表わすことにする。MSRG
1およびMSRG2のSIn端子はモジュラ型シフトレジスタの
最終段のフリップフロップ（すなわち出力にCO端子が接
続されたフリップフロップ）への入力信号を取り出した
ものであるから、SIn端子から得られる符号は、それぞ
れ より１チップ位相の進んだ である。したがってE1の出力は FF4の出力は E2の出力は となり、フリップフロップにより１チップ位相が遅れた
GOLD1およびGOLD2端子にはそれぞれ および の異なるパターンのGOLD符号が得られることがわかる。
また、CSK出力用のCSK端子からは、CSKI信号の状態に応
じて または の符号が出力され、CSKが可能なことがわかる。
られるｍ系列符号をベクトルを用いて、それぞれ で表わし、状態遷移行列をＴで表わすことにする。MSRG
1およびMSRG2のSIn端子はモジュラ型シフトレジスタの
最終段のフリップフロップ（すなわち出力にCO端子が接
続されたフリップフロップ）への入力信号を取り出した
ものであるから、SIn端子から得られる符号は、それぞ
れ より１チップ位相の進んだ である。したがってE1の出力は FF4の出力は E2の出力は となり、フリップフロップにより１チップ位相が遅れた
GOLD1およびGOLD2端子にはそれぞれ および の異なるパターンのGOLD符号が得られることがわかる。
また、CSK出力用のCSK端子からは、CSKI信号の状態に応
じて または の符号が出力され、CSKが可能なことがわかる。
ところで、この方式の場合、外部制御によってMSRG2
の符号の位相が変更できるので、CSKに用いられる二つ
の符号の対は、一般に で表わことができる。こゝで、ｉは任意の整数である。
したがって、CSKにおいて他のチャネルと符号が重複し
ないようにするには、例えば次式のような条件を満足す
る必要が生ずる。
の符号の位相が変更できるので、CSKに用いられる二つ
の符号の対は、一般に で表わことができる。こゝで、ｉは任意の整数である。
したがって、CSKにおいて他のチャネルと符号が重複し
ないようにするには、例えば次式のような条件を満足す
る必要が生ずる。
ｉ＝2m（０≦ｍ≦2n-1−１） ……（１） たゞし、ｍは整数 しかし、ｎ段構成のｍ系列符号発生器は１〜2n−１
（10進）の数をランダムに数える係数回路と見なせるこ
とから、単に初期状態として偶数を与えるだけでは対応
できないことは明らかである。（１）式の条件を満たす
符号位相データを与えるには符号発生器の構成から状態
方程式を導き、初期状態の解析を行なう必要がある。
（10進）の数をランダムに数える係数回路と見なせるこ
とから、単に初期状態として偶数を与えるだけでは対応
できないことは明らかである。（１）式の条件を満たす
符号位相データを与えるには符号発生器の構成から状態
方程式を導き、初期状態の解析を行なう必要がある。
以上のように、上記方式の応用によりCSKに対応可能
な符号発生器を容易に構成することができるが、上記方
式の応用では設定する符号データを解析する必要が生
じ、第２図に示した構造の符号発生器の符号データをそ
のまゝチャネル番号に割り当てられる利点を損なってし
まうという欠点があった。
な符号発生器を容易に構成することができるが、上記方
式の応用では設定する符号データを解析する必要が生
じ、第２図に示した構造の符号発生器の符号データをそ
のまゝチャネル番号に割り当てられる利点を損なってし
まうという欠点があった。
［発明の目的］ 本発明の目的は、符号データをそのまゝチャネル番号
に割当て可能なCSK用符号発生器を提供することであ
る。
に割当て可能なCSK用符号発生器を提供することであ
る。
［課題を解決するための手段］ 上記目的を達成するために、本発明による符号発生器
は、第１のモジュラ型又は単純型シフトレジスタを有
し、該シフトレジスタの全ての段の初期状態を固定しか
つ第１の符号パターンデータを入力することにより第１
のｍ系列符号を発生する第１のｍ系列符号発生手段と、
第２のモジュラ型又は単純型シフトレジスタを有し、該
シフトレジスタの所定段数目のみの初期状態を第１の状
態に固定しかつ第１の符号パターンデータとは異なる第
２の符号パターンデータを入力することにより第２のｍ
系列符号を発生する第２のｍ系列符号発生手段と、第３
のモジュラ型又は単純型シフトレジスタを有し、該シフ
トレジスタの所定段数目のみの初期状態を第２の状態に
固定しかつ上記第２の符号パターンデータを入力するこ
とにより上記第２のｍ系列符号とは位相の異なる第３の
ｍ系列符号を発生する第３のｍ系列符号発生手段と、前
記第１のｍ系列符号と第２のｍ系列符号をmod.2で加算
して第１のGOLD符号を出力する第１のGOLD符号発生手段
と、前記第１のｍ系列符号と第３のｍ系列符号をmod.2
で加算して第２のGOLD符号を発生する第２のGOLD符号発
生手段と、を備えたことを要旨とする。
は、第１のモジュラ型又は単純型シフトレジスタを有
し、該シフトレジスタの全ての段の初期状態を固定しか
つ第１の符号パターンデータを入力することにより第１
のｍ系列符号を発生する第１のｍ系列符号発生手段と、
第２のモジュラ型又は単純型シフトレジスタを有し、該
シフトレジスタの所定段数目のみの初期状態を第１の状
態に固定しかつ第１の符号パターンデータとは異なる第
２の符号パターンデータを入力することにより第２のｍ
系列符号を発生する第２のｍ系列符号発生手段と、第３
のモジュラ型又は単純型シフトレジスタを有し、該シフ
トレジスタの所定段数目のみの初期状態を第２の状態に
固定しかつ上記第２の符号パターンデータを入力するこ
とにより上記第２のｍ系列符号とは位相の異なる第３の
ｍ系列符号を発生する第３のｍ系列符号発生手段と、前
記第１のｍ系列符号と第２のｍ系列符号をmod.2で加算
して第１のGOLD符号を出力する第１のGOLD符号発生手段
と、前記第１のｍ系列符号と第３のｍ系列符号をmod.2
で加算して第２のGOLD符号を発生する第２のGOLD符号発
生手段と、を備えたことを要旨とする。
［作用］ CSK用符号発生器として、１〜2n−１の連続した符号
データを用いることが可能であるため、符号設定に当
り、マイクロコンピュータ制御や複雑なドライバ回路の
必要性が無くなる。
データを用いることが可能であるため、符号設定に当
り、マイクロコンピュータ制御や複雑なドライバ回路の
必要性が無くなる。
［実施例］ 以下に、図面を参照しながら、実施例を用いて本発明
を一層詳細に説明するが、それらは例示に過ぎず、本発
明の枠を越えることなしにいろいろな変形や改良があり
得ることは勿論である。
を一層詳細に説明するが、それらは例示に過ぎず、本発
明の枠を越えることなしにいろいろな変形や改良があり
得ることは勿論である。
第１図は本発明による符号発生器の構成例を示す。第
１図中、MSRG1,MSRG2およびMSRG3は具体例を第３図に示
したｎ段構成のモジュラ型シフトレジスタ回路、PTN1お
よびPTN2はそれぞれMSRG1およびMSRG2,MSRG3の帰還結線
法を指定する符号パターンデータを保存するメモリ回
路、そしてLAT1はMSRG2およびMSRG3のｎビットの初期状
態のうち、ｎ−１ビットのデータを外部から入力し、保
持するラッチ回路である。また、E1およびE2はそれぞれ
MSRG1とMSRG2の符号出力およびMSRG1とMSRG3の符号出力
をmod.2で加算するための排他的論理和ゲート、FF1,FF2
およびFF3は該排他的論理和ゲートに発生するハザード
を取り除き、クロック信号に同期した符号出力を得るた
めに設けられたフリップフロップ、そして、DS1はE1で
生成されるGOLD符号またはE2で生成されるGOLD符号のい
ずれか一方を、外部から与えられるCSKI信号の状態に応
じて選択し、FF3に出力するデータセレクト回路であ
る。
１図中、MSRG1,MSRG2およびMSRG3は具体例を第３図に示
したｎ段構成のモジュラ型シフトレジスタ回路、PTN1お
よびPTN2はそれぞれMSRG1およびMSRG2,MSRG3の帰還結線
法を指定する符号パターンデータを保存するメモリ回
路、そしてLAT1はMSRG2およびMSRG3のｎビットの初期状
態のうち、ｎ−１ビットのデータを外部から入力し、保
持するラッチ回路である。また、E1およびE2はそれぞれ
MSRG1とMSRG2の符号出力およびMSRG1とMSRG3の符号出力
をmod.2で加算するための排他的論理和ゲート、FF1,FF2
およびFF3は該排他的論理和ゲートに発生するハザード
を取り除き、クロック信号に同期した符号出力を得るた
めに設けられたフリップフロップ、そして、DS1はE1で
生成されるGOLD符号またはE2で生成されるGOLD符号のい
ずれか一方を、外部から与えられるCSKI信号の状態に応
じて選択し、FF3に出力するデータセレクト回路であ
る。
以下上記実施例の動作を説明する。
第１図中、PTN1とPTN2に異なる符号パターンデータを
与えることによりMSRG1とMSRG2,MSRG3には２種類のｍ系
列符号を得ることができる。また、MSRG2,MSRG3は同じ
符号パターンデータが与えられるため、同種のｍ系列符
号が得られるが、初期状態に関してはB2〜Bn端子のｎ−
１ビットは共通で、残りのB1端子の１ビットがMSRG2で
は「Ｈ」レベル、MSRG3では「Ｌ」レベルに固定されて
いるため、位相の異なる符号となる。したがって、E1、
E2では必ずパターンの異なるGOLD符号が生成される。ま
たMSRG1の初期状態が全て「Ｈ」レベルに固定されてい
るために、MSRG2,MSRG3のB2〜Bnのｎビットの初期状態
を変更した場合、重複しない、パターンの異なるGOLD符
号の対が得られる。
与えることによりMSRG1とMSRG2,MSRG3には２種類のｍ系
列符号を得ることができる。また、MSRG2,MSRG3は同じ
符号パターンデータが与えられるため、同種のｍ系列符
号が得られるが、初期状態に関してはB2〜Bn端子のｎ−
１ビットは共通で、残りのB1端子の１ビットがMSRG2で
は「Ｈ」レベル、MSRG3では「Ｌ」レベルに固定されて
いるため、位相の異なる符号となる。したがって、E1、
E2では必ずパターンの異なるGOLD符号が生成される。ま
たMSRG1の初期状態が全て「Ｈ」レベルに固定されてい
るために、MSRG2,MSRG3のB2〜Bnのｎビットの初期状態
を変更した場合、重複しない、パターンの異なるGOLD符
号の対が得られる。
DAT1〜ｎ−１のｎ−１ビットのデータラインから入力
できるデータは０〜2n-1−１（10進）の2n-1個がある
が、このうち、０（10進）はMSRG3の初期状態を全て
「Ｌ」レベルとするためMSRG3からｍ系列符号出力が得
られなくなる。したがって、実際にCSK用に使用できる
符号データとしては、１〜2n-1−１（10進）の2n-1−１
個である。ユーザは１〜2n-1−１（10進）の符号データ
をそのまゝチャネル番号として割り当てることによりマ
イクロコンピュータ制御や複雑なドライバ回路の必要性
を無くすことができる。
できるデータは０〜2n-1−１（10進）の2n-1個がある
が、このうち、０（10進）はMSRG3の初期状態を全て
「Ｌ」レベルとするためMSRG3からｍ系列符号出力が得
られなくなる。したがって、実際にCSK用に使用できる
符号データとしては、１〜2n-1−１（10進）の2n-1−１
個である。ユーザは１〜2n-1−１（10進）の符号データ
をそのまゝチャネル番号として割り当てることによりマ
イクロコンピュータ制御や複雑なドライバ回路の必要性
を無くすことができる。
以上本明細書ではモジュラ型シフトレジスタ構成の符
号発生器を例に採ったが、初期状態を変えて異種のGOLD
符号が得られるのは、単純型シフトレジスタ構成の場合
も同様で、本発明が単純型シフトレジスタ構成の符号発
生器についても適応可能なことは言うまでもない。
号発生器を例に採ったが、初期状態を変えて異種のGOLD
符号が得られるのは、単純型シフトレジスタ構成の場合
も同様で、本発明が単純型シフトレジスタ構成の符号発
生器についても適応可能なことは言うまでもない。
［発明の効果］ 以上説明した通り、本発明によれば、符号データをそ
のまゝチャネル番号として割当て可能なCSK用符号発生
器を得ることができる。
のまゝチャネル番号として割当て可能なCSK用符号発生
器を得ることができる。
第１図は本発明による擬似ランダム雑音符号発生器を示
す図、第２図は符号データをそのまゝチャネル番号に割
当て可能なGOLD符号発生器の構成を示す図、第３図は第
２図中に用いられたモジュラ型シフトレジスタ回路の具
体例を示す図、第４図は第２図の回路をCSK対応可能に
拡張した回路を示す図、第５図は従来の擬似ランダム雑
音信号発生器の回路構成図、第６図は従来方式の擬似ラ
ンダム雑音符号発生器を用いたGOLD符号発生回路構成図
である。
す図、第２図は符号データをそのまゝチャネル番号に割
当て可能なGOLD符号発生器の構成を示す図、第３図は第
２図中に用いられたモジュラ型シフトレジスタ回路の具
体例を示す図、第４図は第２図の回路をCSK対応可能に
拡張した回路を示す図、第５図は従来の擬似ランダム雑
音信号発生器の回路構成図、第６図は従来方式の擬似ラ
ンダム雑音符号発生器を用いたGOLD符号発生回路構成図
である。
Claims (1)
- 【請求項１】第１のモジュラ型又は単純型シフトレジス
タを有し、該シフトレジスタの全ての段の初期状態を固
定しかつ第１の符号パターンデータを入力することによ
り第１のｍ系列符号を発生する第１のｍ系列符号発生手
段と、 第２のモジュラ型又は単純型シフトレジスタを有し、該
シフトレジスタの所定段数目のみの初期状態を第１の状
態に固定しかつ第１の符号パターンデータとは異なる第
２の符号パターンデータを入力することにより第２のｍ
系列符号を発生する第２のｍ系列符号発生手段と、 第３のモジュラ型又は単純型シフトレジスタを有し、該
シフトレジスタの所定段数目のみの初期状態を第２の状
態に固定しかつ上記第２の符号パターンデータを入力す
ることにより上記第２のｍ系列符号とは位相の異なる第
３のｍ系列符号を発生する第３のｍ系列符号発生手段
と、 前記第１のｍ系列符号と第２のｍ系列符号をmod.2で加
算して第１のGOLD符号を出力する第１のGOLD符号発生手
段と、 前記第１のｍ系列符号と第３のｍ系列符号をmod.2で加
算して第２のGOLD符号を発生する第２のGOLD符号発生手
段と、 を備えたことを特徴とする擬似ランダム雑音符号発生
器。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038465A JP2577986B2 (ja) | 1989-02-20 | 1989-02-20 | 擬似ランダム雑音符号発生器 |
| US07/479,931 US5111416A (en) | 1989-02-20 | 1990-02-14 | Pseudo random noise code generator for selectively generating a code or its mirror image from common data |
| DE4005322A DE4005322A1 (de) | 1989-02-20 | 1990-02-20 | Pseudozufallsrauschcodegenerator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1038465A JP2577986B2 (ja) | 1989-02-20 | 1989-02-20 | 擬似ランダム雑音符号発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02218214A JPH02218214A (ja) | 1990-08-30 |
| JP2577986B2 true JP2577986B2 (ja) | 1997-02-05 |
Family
ID=12525999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1038465A Expired - Lifetime JP2577986B2 (ja) | 1989-02-20 | 1989-02-20 | 擬似ランダム雑音符号発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2577986B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04111552A (ja) * | 1990-08-31 | 1992-04-13 | Clarion Co Ltd | スペクトラム拡散通信機におけるｇｏｌｄ符号発生装置 |
-
1989
- 1989-02-20 JP JP1038465A patent/JP2577986B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02218214A (ja) | 1990-08-30 |
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