JP2577896B2 - ｍ系列符号発生器 - Google Patents
ｍ系列符号発生器Info
- Publication number
- JP2577896B2 JP2577896B2 JP61253993A JP25399386A JP2577896B2 JP 2577896 B2 JP2577896 B2 JP 2577896B2 JP 61253993 A JP61253993 A JP 61253993A JP 25399386 A JP25399386 A JP 25399386A JP 2577896 B2 JP2577896 B2 JP 2577896B2
- Authority
- JP
- Japan
- Prior art keywords
- code
- sequence code
- output
- sequence
- gold
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/84—Generating pulses having a predetermined statistical distribution of a parameter, e.g. random pulse generators
Description
【発明の詳細な説明】 A.産業上の利用分野 本発明はディジタルデータのｍ系列符号発生装置に関
する。
する。
B.発明の概要 本発明によるｍ系列符号発生器は、二つのｍ系列符号
入力をmod.2で加算するための排他的論理和（以下EORと
称する）ゲートの出力を入力とし、クロックの立上りま
たは立下りエッジに同期するGOLD符号を出力するための
フリップフロップ回路を内蔵する。
入力をmod.2で加算するための排他的論理和（以下EORと
称する）ゲートの出力を入力とし、クロックの立上りま
たは立下りエッジに同期するGOLD符号を出力するための
フリップフロップ回路を内蔵する。
また、１チップ位相の進んだｍ系列符号の入出力を可
能とし、この符号と上記EORゲートおよびフリップフロ
ップを用い、ｍ系列符号発生器のシフトレジスタと同期
のクロックでトリガをかけ、ｍ系列符号と同位相、同タ
イミングのGOLD符号出力を可能とする。
能とし、この符号と上記EORゲートおよびフリップフロ
ップを用い、ｍ系列符号発生器のシフトレジスタと同期
のクロックでトリガをかけ、ｍ系列符号と同位相、同タ
イミングのGOLD符号出力を可能とする。
さらに、二つのｍ系列符号入力をmod.2で加算するた
めのEORゲートの一方の入力に関し、ｍ系列符号入力を
行なうか、“低”レベルに固定するかによって同一の出
力端子からGOLD符号とｍ系列符号を切り換えて出力可能
である。
めのEORゲートの一方の入力に関し、ｍ系列符号入力を
行なうか、“低”レベルに固定するかによって同一の出
力端子からGOLD符号とｍ系列符号を切り換えて出力可能
である。
C.従来の技術 GOLD符号は、第８図に示すように、クロックに同期す
る二つのｍ系列符号PN1およびPN2をEOR。ゲートを用
い、mod.2で加算することにより生成される（例えば特
願昭第61−163088号）。第８図中、PNG1およびPNG2はｍ
系列符号発生器、は排他的論理和ゲートを表わす。
る二つのｍ系列符号PN1およびPN2をEOR。ゲートを用
い、mod.2で加算することにより生成される（例えば特
願昭第61−163088号）。第８図中、PNG1およびPNG2はｍ
系列符号発生器、は排他的論理和ゲートを表わす。
さて、ｍ系列符号発生器ICとしては、例えば第９図に
示すような構成が知られている。第９図中、Giは初期値
設定とシフトレジスタ動作の切換えを行なうステアリン
グゲート、SRiはシフトレジスタを構成するフリップフ
ロップ、CLKは供給クロック、STBはPNG初期化信号、▲
▼はチップセレクト、LEはラッチenable,DAT0〜ｎ
はデータ、SEL0〜１はデータセレクト、FB0は帰還用入
力端子、FB1は初段ステアリングへの入力端子、CASはカ
スケード接続用出力、PB2はスリーステート出力、PNは
符号出力。▲▼はスリーステート出力マルチ
プレクサの制御入力端子を表わす。
示すような構成が知られている。第９図中、Giは初期値
設定とシフトレジスタ動作の切換えを行なうステアリン
グゲート、SRiはシフトレジスタを構成するフリップフ
ロップ、CLKは供給クロック、STBはPNG初期化信号、▲
▼はチップセレクト、LEはラッチenable,DAT0〜ｎ
はデータ、SEL0〜１はデータセレクト、FB0は帰還用入
力端子、FB1は初段ステアリングへの入力端子、CASはカ
スケード接続用出力、PB2はスリーステート出力、PNは
符号出力。▲▼はスリーステート出力マルチ
プレクサの制御入力端子を表わす。
しかしながら、IC内部にGOLD符号発生回路が装備され
たものは無く、したがって、GOLD符号生成時には、第10
図の例のように、外部回路EXを必要としていた。第10図
において、PNG1,PNG2はそれぞれｍ系列符号発生IC,EOR
は排他的論理和ゲート、Ｄ−FFはＤフリップフロップで
ある。第10図の各部の波形を第11図に示すが、縦令PNG
1,PNG2に同種のICを用いても、クロック入力からｍ系列
符号出力までの伝搬遅延時間にばらつきがあるため、EO
Rゲートの出力をGOLD符号として用いる場合には、EORゲ
ートの出力が所望の状態に安定した後、PNG1,PNG2を同
じクロックで同期化してGOLD符号を得るのが一般的であ
る。
たものは無く、したがって、GOLD符号生成時には、第10
図の例のように、外部回路EXを必要としていた。第10図
において、PNG1,PNG2はそれぞれｍ系列符号発生IC,EOR
は排他的論理和ゲート、Ｄ−FFはＤフリップフロップで
ある。第10図の各部の波形を第11図に示すが、縦令PNG
1,PNG2に同種のICを用いても、クロック入力からｍ系列
符号出力までの伝搬遅延時間にばらつきがあるため、EO
Rゲートの出力をGOLD符号として用いる場合には、EORゲ
ートの出力が所望の状態に安定した後、PNG1,PNG2を同
じクロックで同期化してGOLD符号を得るのが一般的であ
る。
そのため、第12図に示すようにGOLD符号はｍ系列符号
より、１チップ（クロック１周期分）遅れて出力され
る。このようなｍ系列符号に対するGOLD符号の位相遅れ
は、IC外部でGOLD符号を生成する限り避けられない問題
であった。
より、１チップ（クロック１周期分）遅れて出力され
る。このようなｍ系列符号に対するGOLD符号の位相遅れ
は、IC外部でGOLD符号を生成する限り避けられない問題
であった。
D.発明が解決しようとする問題点 本発明の目的は、ｍ系列符号発生IC内にGOLD符号発生
回路を内蔵し、外部回路なしで、容易にGOLD符号を発生
可能とすること、およびクロックに同期し、ｍ系列符号
と同位相のGOLD符号を得ることを可能とするｍ系列符号
発生器を提供することである。
回路を内蔵し、外部回路なしで、容易にGOLD符号を発生
可能とすること、およびクロックに同期し、ｍ系列符号
と同位相のGOLD符号を得ることを可能とするｍ系列符号
発生器を提供することである。
E.問題点を解決するための手段 上記目的を達成するため、本発明は、第１のｍ系列符
号発生手段、上記手段からの第１のｍ系列符号と外部か
ら供給される第２のｍ系列符号との排他的論理和をとる
排他的論理和ゲートと、上記排他的論理和ゲートの出力
が入力されると共に第１のｍ系列符号発生手段のクロッ
クと同期化されてGOLD符号を出力するフリップフロップ
と、から成るGOLD符号発生手段、を含むｍ系列符号発生
器において、第１のｍ系列符号発生手段が、複数段のカ
スケード接続されたＤフリップフロップから成るシフト
レジスタを含み、第１のｍ系列符号は上記シフトレジス
タの符号出力段のＤフリップフロップの入力であって１
チップ位相の進んだｍ系列符号であり、第２のｍ系列符
号が１チップ位相が進んだｍ系列符号であり、かつ前記
クロックが上記シフトレジスタに供給されるクロックと
同相であることを要旨とする。
号発生手段、上記手段からの第１のｍ系列符号と外部か
ら供給される第２のｍ系列符号との排他的論理和をとる
排他的論理和ゲートと、上記排他的論理和ゲートの出力
が入力されると共に第１のｍ系列符号発生手段のクロッ
クと同期化されてGOLD符号を出力するフリップフロップ
と、から成るGOLD符号発生手段、を含むｍ系列符号発生
器において、第１のｍ系列符号発生手段が、複数段のカ
スケード接続されたＤフリップフロップから成るシフト
レジスタを含み、第１のｍ系列符号は上記シフトレジス
タの符号出力段のＤフリップフロップの入力であって１
チップ位相の進んだｍ系列符号であり、第２のｍ系列符
号が１チップ位相が進んだｍ系列符号であり、かつ前記
クロックが上記シフトレジスタに供給されるクロックと
同相であることを要旨とする。
F.作用 第４図にｍ系列符号発生器の２通りの基本構成を示
す。いずれもシフトレジスタを構成するが、同図（ａ）
では各フリップフロップの出力をスイッチSW2〜SWnによ
り選択し、これらをEORゲートで演算し、初段のフリッ
プフロップに帰還する構成、（ｂ）では最終段のフリッ
プフロップの出力をスイッチSW2〜SWnで選択し、各フリ
ップフロップの出力とEOR演算を行なわせ、次段のフリ
ップフロップに入力する構成になっている。一般に前者
は単純型、後者はモジュラ型と呼ばれる。シフトレジス
タの何段目のフリップフロップの出力を符号出力端子と
して選ぶかにより位相は異なってくるが、いずれの場合
も同種のｍ系列符号が得られる。しかし、シフトレジス
タの段数を変更した場合に不都合が生じないように、普
通、初段の出力が符号出力端子として選ばれることが多
い。
す。いずれもシフトレジスタを構成するが、同図（ａ）
では各フリップフロップの出力をスイッチSW2〜SWnによ
り選択し、これらをEORゲートで演算し、初段のフリッ
プフロップに帰還する構成、（ｂ）では最終段のフリッ
プフロップの出力をスイッチSW2〜SWnで選択し、各フリ
ップフロップの出力とEOR演算を行なわせ、次段のフリ
ップフロップに入力する構成になっている。一般に前者
は単純型、後者はモジュラ型と呼ばれる。シフトレジス
タの何段目のフリップフロップの出力を符号出力端子と
して選ぶかにより位相は異なってくるが、いずれの場合
も同種のｍ系列符号が得られる。しかし、シフトレジス
タの段数を変更した場合に不都合が生じないように、普
通、初段の出力が符号出力端子として選ばれることが多
い。
本発明によるｍ系列符号発生器は第１図、第２図また
は第３図の（ａ）に示すように構成され、ここではモジ
ュラ型初段出力を例にとり構成しているが、単純型、ま
たいずれの段の出力にも適応可能である。いずれもmod.
2の加算を行なうEORgと、ハザードを取り除き、クロッ
クと同期化するためのＤ−FFgから構成され、それぞれ
各図の（ｂ）のように接続し、容易にGOLD符号を得るこ
とができる。
は第３図の（ａ）に示すように構成され、ここではモジ
ュラ型初段出力を例にとり構成しているが、単純型、ま
たいずれの段の出力にも適応可能である。いずれもmod.
2の加算を行なうEORgと、ハザードを取り除き、クロッ
クと同期化するためのＤ−FFgから構成され、それぞれ
各図の（ｂ）のように接続し、容易にGOLD符号を得るこ
とができる。
G.実施例 以下に、図面を参照しながら、実施例を用いて本発明
を一層詳細に説明するが、それらは例示に過ぎず、本発
明の枠を越えることなしにいろいろな変形や改良があり
得ることは勿論である。
を一層詳細に説明するが、それらは例示に過ぎず、本発
明の枠を越えることなしにいろいろな変形や改良があり
得ることは勿論である。
第２図および第３図において、PNはｍ系列符号出力端
子、GCNは他のICからのｍ系列符号入力端子、GOLDはGOL
D符号出力端子である。EORgの一方の入力はｍ系列符号
出力段のＤ−FF（Ｄ−FF1）の出力に、もう一方の入力
はGCN端子に接続され、出力はＤ−FFgのＤ入力に接続さ
れる。Ｄ−FFgは第２図ではＤ−FF1〜Ｄ−FFnと同相、
第３図では逆相のクロックが入力され、GOLD符号がGOLD
端子からクロックに同期して出力される。
子、GCNは他のICからのｍ系列符号入力端子、GOLDはGOL
D符号出力端子である。EORgの一方の入力はｍ系列符号
出力段のＤ−FF（Ｄ−FF1）の出力に、もう一方の入力
はGCN端子に接続され、出力はＤ−FFgのＤ入力に接続さ
れる。Ｄ−FFgは第２図ではＤ−FF1〜Ｄ−FFnと同相、
第３図では逆相のクロックが入力され、GOLD符号がGOLD
端子からクロックに同期して出力される。
第１図において、GCNoutは１チップ位相の進んだｍ系
列符号の出力端子、GCNinは他のICからの１チップ位相
の進んだｍ系列符号の入力端子である。CODEは、GCNin
に１チップ位相の進んだｍ系列符号が入力される場合に
は、GOLD符号出力端子に、GCNinを“低”レベルに固定
した場合にはｍ系列符号出力端子となる。EORgの一方の
入力はｍ系列符号出力段のＤ−FF（Ｄ−FF1）の入力
に、他方の入力はGCNin端子に接続され、出力はＤ−FFg
のＤ入力に接続される。
列符号の出力端子、GCNinは他のICからの１チップ位相
の進んだｍ系列符号の入力端子である。CODEは、GCNin
に１チップ位相の進んだｍ系列符号が入力される場合に
は、GOLD符号出力端子に、GCNinを“低”レベルに固定
した場合にはｍ系列符号出力端子となる。EORgの一方の
入力はｍ系列符号出力段のＤ−FF（Ｄ−FF1）の入力
に、他方の入力はGCNin端子に接続され、出力はＤ−FFg
のＤ入力に接続される。
第２図に示す構成１は、第10図のGOLD符号生成部をIC
内に装備したものであり、Ｄ−FFgによりデータの出力
をクロック１周期遅らせ、EORg出力のハザードを取り除
き、出力する。したがって、この構成では、ｍ系列符号
に対し、GOLD符号が１チップ遅れて出力される欠点があ
る。
内に装備したものであり、Ｄ−FFgによりデータの出力
をクロック１周期遅らせ、EORg出力のハザードを取り除
き、出力する。したがって、この構成では、ｍ系列符号
に対し、GOLD符号が１チップ遅れて出力される欠点があ
る。
第３図に示す構成２はこの欠点を緩和するため、Ｄ−
FFgに逆相のクロックを入力するものである。CLK信号の
立下りでトリガされるため、デュティ50％であればｍ系
列符号に対するGOLD符号の遅れは1/2チップに減少す
る。しかしEORgゲートの出力が安定するまでの許容時間
が、クロック１周期からクロック1/2周期に半減するた
め、最大クロック周波数は構成１の1/2に低下する。
FFgに逆相のクロックを入力するものである。CLK信号の
立下りでトリガされるため、デュティ50％であればｍ系
列符号に対するGOLD符号の遅れは1/2チップに減少す
る。しかしEORgゲートの出力が安定するまでの許容時間
が、クロック１周期からクロック1/2周期に半減するた
め、最大クロック周波数は構成１の1/2に低下する。
第１図に示す構成３はこれらの欠点を完全に解決する
構成である。シフトレジスタを構成するＤフリップフロ
ップでは出力信号Ｑに対し入力信号Ｄは１クロック位相
が進んだものとなるため、初段のＤフリップフロップを
符号出力段とした場合、その入力に接続されたGCNoutに
は１チップ位相の進んだｍ系列符号が出力されることに
なる。この構成のICを第１図（ｂ）のように接続すれ
ば、GCNinには他のICの１チップ位相の進んだｍ系列符
号が入力され、EORgでは１チップ位相の進んだｍ系列符
号同志のmod.2の加算（排他的論理和）が行なわれる。
この結果、EORgの出力は１チップ位相の進んだGOLD符号
となるが、その後段のＤ−FFgにより、CODEにはクロッ
クに同期し、ｍ系列符号と同位相のGOLD符号が得られる
ことになる。
構成である。シフトレジスタを構成するＤフリップフロ
ップでは出力信号Ｑに対し入力信号Ｄは１クロック位相
が進んだものとなるため、初段のＤフリップフロップを
符号出力段とした場合、その入力に接続されたGCNoutに
は１チップ位相の進んだｍ系列符号が出力されることに
なる。この構成のICを第１図（ｂ）のように接続すれ
ば、GCNinには他のICの１チップ位相の進んだｍ系列符
号が入力され、EORgでは１チップ位相の進んだｍ系列符
号同志のmod.2の加算（排他的論理和）が行なわれる。
この結果、EORgの出力は１チップ位相の進んだGOLD符号
となるが、その後段のＤ−FFgにより、CODEにはクロッ
クに同期し、ｍ系列符号と同位相のGOLD符号が得られる
ことになる。
構成３にはさらにCODEがGOLD符号出力端子の他、ｍ系
列符号出力端子を兼ね得る利点がある。ｍ系列符号を出
力する場合には、GCNinを“低”レベルに固定すればよ
い。このためGCNinに入力する信号を適当に制御するこ
とで、同一出力端子からｍ系列符号とGOLD符号を、交互
に切り換え、出力することが可能となり、特殊な符号出
力が得られることになる。
列符号出力端子を兼ね得る利点がある。ｍ系列符号を出
力する場合には、GCNinを“低”レベルに固定すればよ
い。このためGCNinに入力する信号を適当に制御するこ
とで、同一出力端子からｍ系列符号とGOLD符号を、交互
に切り換え、出力することが可能となり、特殊な符号出
力が得られることになる。
第５図は、第１図、第２図および第３図のGOLD符号発
生回路のGOLD符号出力のタイミングを示す。
生回路のGOLD符号出力のタイミングを示す。
第６図は本発明によるｍ系列符号発生器の具体的な回
路構成を示す。モジュラ型の、符号出力をシフトレジス
タ初段からとる構成であり、ANDゲートAND2〜ANDnによ
る帰還タップ（すなわち符号パターン）、ステアリング
ゲートG1〜Gnによりシフトレジスタの初期値（すなわち
符号位相）、マルチプレクサによりシフトレジスタの段
数（すなわち符号長）の設定ができ、任意のｍ系列符号
の出力が可能である。破線で囲まれた、本発明によって
加えられた部分を除く回路は特願昭第61−163088号に詳
述されている。A2〜An,B1〜BnおよびC1〜Ciはそれぞれ
符号パターン、符号位相および符号長を外部から設定す
るためのデータ入力である。GCNout出力およびEORgへの
入力をステアリングゲートG1の出力から得ることによ
り、GOLD符号を初期値（チップ１）から正確に出力する
ことが可能となる。
路構成を示す。モジュラ型の、符号出力をシフトレジス
タ初段からとる構成であり、ANDゲートAND2〜ANDnによ
る帰還タップ（すなわち符号パターン）、ステアリング
ゲートG1〜Gnによりシフトレジスタの初期値（すなわち
符号位相）、マルチプレクサによりシフトレジスタの段
数（すなわち符号長）の設定ができ、任意のｍ系列符号
の出力が可能である。破線で囲まれた、本発明によって
加えられた部分を除く回路は特願昭第61−163088号に詳
述されている。A2〜An,B1〜BnおよびC1〜Ciはそれぞれ
符号パターン、符号位相および符号長を外部から設定す
るためのデータ入力である。GCNout出力およびEORgへの
入力をステアリングゲートG1の出力から得ることによ
り、GOLD符号を初期値（チップ１）から正確に出力する
ことが可能となる。
第７図は出力コード切換え回路の構成を示すブロック
図で、図中、T-1PN1は１チップ位相の進んだｍ系列符
号、T-1PN2は別の種類の１チップ位相の進んだｍ系列符
号である。また、S1,S2はCODEに出力される符号を選択
するための信号であり、S1,S2の値により第１表に示す
符号が設定される。
図で、図中、T-1PN1は１チップ位相の進んだｍ系列符
号、T-1PN2は別の種類の１チップ位相の進んだｍ系列符
号である。また、S1,S2はCODEに出力される符号を選択
するための信号であり、S1,S2の値により第１表に示す
符号が設定される。
CODEが２種類のｍ系列符号およびそれから得られるGO
LD符号の出力端子を兼ねるため、接続の変更なしで連続
してＣDE端子からの出力符号を切り換えることがで
る。これにより、ｍ系列符号とGOLD符号が交互に切り換
わる特殊な符号の生成が可能となる。
LD符号の出力端子を兼ねるため、接続の変更なしで連続
してＣDE端子からの出力符号を切り換えることがで
る。これにより、ｍ系列符号とGOLD符号が交互に切り換
わる特殊な符号の生成が可能となる。
H.発明の効果 以上説明した通り、本発明によれば、ｍ系列符号発生
IC内に、GOLD符号発生回路を内蔵することにより、外部
回路なしで容易にGOLD符号の生成が可能となり、また外
部回路では実現し得ないｍ系列符号出力と全く同位相、
同タイミングのGOLD符号が得られるという利点が得られ
る。
IC内に、GOLD符号発生回路を内蔵することにより、外部
回路なしで容易にGOLD符号の生成が可能となり、また外
部回路では実現し得ないｍ系列符号出力と全く同位相、
同タイミングのGOLD符号が得られるという利点が得られ
る。
第１図から第３図まで三つの異なった本発明によるｍ系
列符号発生器の構成を示すブロック図、第４図はｍ系列
符号発生器の基本の構成を示すブロック図、第５図はGO
LD符号出力のタイミング図、第６図は本発明によるｍ系
列符号発生器の具体的な回路構成を示すブロック図、第
７図は出力コード切換え回路ブロック図、第８図はGOLD
符号の生成原理図、第９図は従来のｍ系列符号発生ICブ
ロック図、第10図はGOLD符号発生回路ブロック図、第11
図は第10図の回路の各部の波形図、第12図は従来方式の
GOLD符号出力のタイミング図である。 PNG1,PNG2……ｍ系列符号発生 IC、EOR……排他的論理和ゲート、Ｄ−FF……Ｄフリッ
プフロップ、PN……ｍ系列符号出力端子、GCN……他のI
Cからのｍ系列符号入力端子、GOLD……GOLD符号出力端
子。
列符号発生器の構成を示すブロック図、第４図はｍ系列
符号発生器の基本の構成を示すブロック図、第５図はGO
LD符号出力のタイミング図、第６図は本発明によるｍ系
列符号発生器の具体的な回路構成を示すブロック図、第
７図は出力コード切換え回路ブロック図、第８図はGOLD
符号の生成原理図、第９図は従来のｍ系列符号発生ICブ
ロック図、第10図はGOLD符号発生回路ブロック図、第11
図は第10図の回路の各部の波形図、第12図は従来方式の
GOLD符号出力のタイミング図である。 PNG1,PNG2……ｍ系列符号発生 IC、EOR……排他的論理和ゲート、Ｄ−FF……Ｄフリッ
プフロップ、PN……ｍ系列符号出力端子、GCN……他のI
Cからのｍ系列符号入力端子、GOLD……GOLD符号出力端
子。
Claims (2)
- 【請求項１】第１のｍ系列符号発生手段、 上記手段からの第１のｍ系列符号と外部から供給される
第２のｍ系列符号との排他的論理和をとる排他的論理和
ゲートと、上記排他的論理和ゲートの出力が入力される
と共に第１のｍ系列符号発生手段のクロックと同期化さ
れてGOLD符号を出力するフリップフロップと、から成る
GOLD符号発生手段、 を含むｍ系列符号発生器において、 第１のｍ系列符号発生手段が、複数段のカスケード接続
されたＤフリップフロップから成るシフトレジスタを含
み、第１のｍ系列符号は上記シフトレジスタの符号出力
段のＤフリップフロップの入力であって１チップ位相の
進んだｍ系列符号であり、第２のｍ系列符号が１チップ
位相が進んだｍ系列符号であり、かつ前記クロックが上
記シフトレジスタに供給されるクロックと同相であるこ
とを特徴とするｍ系列符号発生器。 - 【請求項２】前記排他的論理和ゲートの一方の入力には
第１のｍ系列符号を、他方の入力には第２のｍ系列符号
又は低レベル信号を夫々切換えて与えることにより前記
フリップフロップからｍ系列符号とGOLD符号とを連続的
に切換えて出力可能としたことを特徴とする特許請求の
範囲第１項記載のｍ系列符号発生器。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61253993A JP2577896B2 (ja) | 1986-10-24 | 1986-10-24 | ｍ系列符号発生器 |
| US07/109,432 US4837790A (en) | 1986-10-24 | 1987-10-16 | Maximum length linearly occurring code sequence generator |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61253993A JP2577896B2 (ja) | 1986-10-24 | 1986-10-24 | ｍ系列符号発生器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63107312A JPS63107312A (ja) | 1988-05-12 |
| JP2577896B2 true JP2577896B2 (ja) | 1997-02-05 |
Family
ID=17258772
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61253993A Expired - Lifetime JP2577896B2 (ja) | 1986-10-24 | 1986-10-24 | ｍ系列符号発生器 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4837790A (ja) |
| JP (1) | JP2577896B2 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0250512A (ja) * | 1988-08-10 | 1990-02-20 | Clarion Co Ltd | 疑似ランダム雑音符号発生装置 |
| JPH0787040B2 (ja) * | 1990-01-26 | 1995-09-20 | 株式会社東芝 | シフトレジスタ |
| JPH04135333A (ja) * | 1990-09-27 | 1992-05-08 | Nec Corp | 音声秘話装置 |
| JPH0520887A (ja) * | 1990-11-21 | 1993-01-29 | Nippon Steel Corp | シフト回路及びシフトレジスタ |
| DE4343252A1 (de) * | 1993-12-17 | 1995-06-22 | Thomson Brandt Gmbh | Schaltung zum Dekodieren von 2T-vorkodierten Binärsignalen |
| US5832059A (en) * | 1996-09-30 | 1998-11-03 | Rockwell International Corp. | Call path system and method for modeling and modifying a call path of a telephone call routed by a telephone switch |
| US6188714B1 (en) | 1998-12-29 | 2001-02-13 | Texas Instruments Incorporated | Parallel M-sequence generator circuit |
| JP4289206B2 (ja) * | 2004-04-26 | 2009-07-01 | ソニー株式会社 | カウンタ回路 |
| CN103020018B (zh) * | 2012-12-27 | 2015-09-30 | 南京师范大学 | 一种基于多维伪随机序列的压缩感知矩阵构造方法 |
| TWI497409B (zh) * | 2014-07-18 | 2015-08-21 | Winbond Electronics Corp | 亂數產生器及其亂數產生方法 |
| US9557964B2 (en) | 2014-11-21 | 2017-01-31 | Winbond Electronics Corp. | Random number generator and method for generating random number thereof |
| JP6697776B2 (ja) * | 2016-03-29 | 2020-05-27 | 国立研究開発法人産業技術総合研究所 | 固有情報生成装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5227348A (en) * | 1975-08-27 | 1977-03-01 | Hitachi Ltd | Counter |
| JPS53140957A (en) * | 1977-05-16 | 1978-12-08 | Hitachi Ltd | D type flip flop |
| US4282488A (en) * | 1979-09-17 | 1981-08-04 | Gte Automatic Electric Labs Inc. | Noise eliminator circuit |
| JPS60177719A (ja) * | 1984-02-23 | 1985-09-11 | Omron Tateisi Electronics Co | ゴ−ルド符号発生器 |
| US4612658A (en) * | 1984-02-29 | 1986-09-16 | Tektronix, Inc. | Programmable ripple counter having exclusive OR gates |
| JP3232157B2 (ja) * | 1993-04-01 | 2001-11-26 | 藤嶋 昭 | 水晶振動子の電極形成方法 |
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