TWI497409B - 亂數產生器及其亂數產生方法 - Google Patents

Description

亂數產生器及其亂數產生方法

本發明是有關於一種數值產生器，且特別是有關於一種亂數產生器及其亂數產生方法。

身處資訊化社會與全球化時代，人與電腦、網路間的關係日益趨於緊密，因而造就了電子交易應用的便利與普及性。為了要提升電子交易的安全性，利用亂數碼來對每一筆交易的紀錄進行加解密作業，是現今普遍的作法之一。

一般而言，會利用亂數產生器來產生亂數序列，並且透過亂數序列取得所需要的亂數碼，其中亂數碼的不重複性決定亂數碼的亂度，並且亂數碼的亂度決定亂數碼被破解的機率。因此，如何提高亂數碼的亂度則是設計亂數產生器的一個主題。

本發明提供一種亂數產生器及其亂數產生方法，可提高 亂數序列的亂度，亦即可提高亂數碼的亂度。

本發明的亂數產生器，用以產生一亂數序列(random sequence)，包括一線性回饋移位暫存器電路、一振盪電路、一延遲電路、一邏輯運算電路。線性回饋移位暫存器電路接收亂數序列以產生多個第一控制信號及多個第二控制信號。振盪電路接收這些第一控制信號以產生一亂數時脈信號。延遲電路接收一交流信號及這些第二控制信號，以產生一亂數延遲取樣信號。邏輯運算電路接收亂數時脈信號及亂數延遲取樣信號，以依據亂數延遲取樣信號擷取亂數時脈信號的邏輯準位，且依據所擷取的亂數時脈信號的邏輯準位決定邏輯運算電路的輸出端的邏輯準位，以形成亂數序列。

本發明的亂數產生器的亂數產生方法，用以產生一亂數序列，包括下列步驟。透過一線性回饋移位暫存器電路接收亂數序列以產生多個第一控制信號及多個第二控制信號。透過一振盪電路接收這些第一控制信號以產生一亂數時脈信號。透過一延遲電路接收一交流信號及這些第二控制信號，以產生一亂數延遲取樣信號。透過一邏輯運算電路接收亂數時脈信號及亂數延遲取樣信號，以依據亂數延遲取樣信號擷取亂數時脈信號的邏輯準位，並且邏輯運算電路依據所擷取的亂數時脈信號的邏輯準位決定邏輯運算電路的輸出端的邏輯準位，以形成亂數序列。

基於上述，本發明實施例的亂數產生器及其亂數產生方法，其回饋所產生的亂數序列以產生具有亂度的第一控制信號及 第二控制信號，再依據第一控制信號控制振盪電路產生的亂數時脈信號及依據第二控制信號控制延遲電路延遲交流信號的延遲時間。藉此，可提高亂數序列的亂度，亦即可提高亂數碼的亂度。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

100‧‧‧亂數產生器

110、110a‧‧‧線性回饋移位暫存器電路

120、120a‧‧‧振盪電路

130、130a‧‧‧延遲電路

140‧‧‧邏輯運算電路

BF_1~BF_n‧‧‧緩衝器

CKR‧‧‧參考時脈信號

D‧‧‧輸入端

DFF、DFF_1~DFF_n‧‧‧D型正反器

INT_1~INT_n‧‧‧反相器

Q‧‧‧輸出端

RNC‧‧‧控制信號

RSE‧‧‧亂數序列

SAC‧‧‧交流信號

S1、S2‧‧‧波形

SC1、SC1_1~SC1_n‧‧‧第一控制信號

SC2、SC2_1~SC2_n‧‧‧第二控制信號

SRCK‧‧‧亂數時脈信號

SRD‧‧‧亂數延遲取樣信號

SW_1~SW_n-1‧‧‧開關

XOR_1~XOR_n‧‧‧互斥或閘

S310、S320、S330、S340‧‧‧步驟

圖1為依據本發明一實施例的亂數產生器的系統示意圖。

圖2為圖1依據本發明一實施例的振盪電路、線性回饋移位暫存器電路及延遲電路的電路示意圖。

圖3為依據本發明一實施例的亂數產生器的亂數產生方法的流程圖。

圖1為依據本發明一實施例的亂數產生器的系統示意圖。請參照圖1，請參照圖1，在本實施例中，亂數產生器100用以產生一亂數序列RSE，並且包括線性回饋移位暫存器電路LFSR 110、振盪電路120、延遲電路130及邏輯運算電路140，其中邏輯運算電路140例如包括D型正反器DFF。

在本實施例中，線性回饋移位暫存器電路110接收控制信號RNC及亂數序列RSE。當線性回饋移位暫存器電路110受控 於控制信號RNC而啟動時，線性回饋移位暫存器電路110會依據亂數序列RSE產生多個第一控制信號SC1及多個第二控制信號SC2。

振盪電路120接收第一控制信號SC1，以依據第一控制信號SC1產生一亂數時脈信號SRCK，其中亂數時脈信號SRCK的脈波寬度會受控於第一控制信號SC1的電壓準位的變化而對應地變化(如虛線波形S1所示)。延遲電路130接收交流信號SAC(如方波)及第二控制信號SC2以依據第二控制信號SC2延遲交流信號SAC而產生亂數延遲取樣信號SRD，其中交流信號SAC的延遲時間受控於第二控制信號SC2的電壓準位的變化而不同(如虛線波形S2所示)，亦即交流信號SAC會對應第二控制信號SC2的電壓準位的變化而抖動以作為亂數延遲取樣信號SRD。

邏輯運算電路140的D型正反器DFF的輸入端D接收亂數時脈信號SRCK，D型正反器DFF的觸發端接收亂數延遲取樣信號SRD。D型正反器DFF會依據亂數延遲取樣信號SRD擷取亂數時脈信號SRCK的邏輯準位，且依據所擷取的亂數時脈信號SRCK的邏輯準位決定邏輯運算電路140的輸出端Q的邏輯準位，以形成亂數序列RSE。

依據上述，由於亂數序列RSE被回饋以產生第一控制信號SC1及第二控制信號SC2，因此亂數序列RSE本身的亂度會間接影響第一控制信號SC1及第二控制信號SC2的亂度，以隨機調整/設定亂數時脈信號SRCK的脈波寬度及交流信號SAC的延遲時 間，進而提升亂數序列RSE的亂度。

在本發明的實施例中，第一控制信號SC1可部分相同於第二控制信號SC2，亦即部分的第一控制信號SC1完全相同於部分的第二控制信號SC2；第一控制信號SC1可完全相同於第二控制信號SC2；或者，第一控制信號SC1可完全不同於第二控制信號SC2。

在本實施例中，邏輯運算電路140例如包括D型正反器DFF，但在其他實施例中，邏輯運算電路140可例如包括T型正反器，以依據亂數延遲取樣信號SRD及亂數時脈信號SRCK產生亂數序列RSE。並且，交流信號SAC繪示為方波以說明，但在其他實施例中，交流信號SAC可以是正弦波信號、三角波信號、方波信號及鋸齒波信號的其中之一。

圖2為圖1依據本發明一實施例的振盪電路、線性回饋移位暫存器電路及延遲電路的電路示意圖。請參照圖1及圖2，其中相同或相似元件使用相同或相似標號。在本實施例中，假設第一控制信號SC1完全相同於第二控制信號SC2。

線性回饋移位暫存器電路110a例如包括多個正反器元件(如D型正反器DFF_1~DFF_n)、多個邏輯運算元件(如互斥或閘XOR_1~XOR_n)及多個開關SW_1~SW_n-1，其中開關SW_1~SW_n-1為導通或不導通可依據本領域通常知識者自行設定，本發明實施例不以為限。

D型正反器DFF_1~D型正反器DFF_n的輸出端Q(對應 邏輯輸出端)提供第一控制信號(SC1_1~SC1_n)及第二控制信號(SC2_1~SC2_n)並且耦接後一個互斥或閘(如XOR_2~XOR_n)的運算輸入端，D型正反器DFF_1~DFF_n的重置端接控制信號RNC，D型正反器DFF_1~DFF_n的觸發端共同接收參考時脈信號CKR，D型正反器DFF_1~DFF_n的輸入端D(對應邏輯輸入端)耦接前一互斥或閘(如XOR_1~XOR_n)的運算輸出端。

舉例來說，D型正反器DFF_1的輸入端D耦接互斥或閘XOR_1的運算輸出端，D型正反器DFF_2的輸入端D耦接互斥或閘XOR_2的運算輸出端，其餘則以此類推。亦即，第i個互斥或閘(如XOR_1~XOR_n)的運算輸出端耦接第i個D型正反器(如DFF_1~DFF_n)的輸入端D，其中，i為大於等於1的正整數。並且，D型正反器DFF_1的輸出端Q耦接互斥或閘XOR_2的運算輸入端，D型正反器DFF_2的輸出端Q耦接互斥或閘XOR_3的運算輸出端，其餘則以此類推。亦即，第i個D型正反器(如DFF_1~DFF_n)的輸出端Q耦接耦接第i+1個互斥或閘(如XOR_2~XOR_n)的第一運算輸入端。

第1個互斥或閘XOR_1的第一運算輸入端接收亂數序列RSE，第1個互斥或閘XOR_1的第二運算輸入端耦接最後的D型正反器DFF_n的輸出端。開關SW_1~SW_n-1分別耦接於第1個互斥或閘XOR_1外的互斥或閘(如XOR_2~XOR_n)的其中之一的第二運算輸入端與最後D型正反器DFF_n的輸出端Q之間。換言之，開關SW_1耦接於互斥或閘XOR_2的第二運算輸入端與最 後D型正反器DFF_n的輸出端Q之間，開關SW_2耦接於互斥或閘XOR_3的第二運算輸入端與最後D型正反器DFF_n的輸出端Q之間，其餘則以此類推。

依據上述，線性回饋移位暫存器電路110a所提供的第一控制信號SC1及第二控制信號SC2除了與開關SW_1~SW_n-1的導通狀態相關之外，更與亂數序列RSE相關，以致於第一控制信號SC1及第二控制信號SC2的電壓準位的切換不具週期性。

此外，上述正反器元件是以D型正反器為例，但在其他實施例中，正反器元件可以是T型正反器。並且，上述邏輯運算元件是以互斥或閘為例，但在其他實施例中，邏輯運算元件可以是一及閘或一或閘。

再參照圖1及圖2，延遲電路例130a例如包括多個第一信號緩衝元件(如多個緩衝器BF_1~BF_n)。緩衝器BF_1~BF_n彼此串接且分別接收其中一個第一控制信號(如SC1_1~SC1_n)作為操作電壓，其中第1個緩衝器BF_1的輸入端接收交流信號SAC，最後緩衝器BF_n的輸出端提供亂數延遲取樣信號SRD。並且，上述第一信號緩衝元件是以緩衝器BF_1~BF_n為例，但在其他實施例中，第一信號緩衝元件可以是反相器、或者反相器與緩衝器的組合，亦即第一信號緩衝元件可以分別為一反相器及一緩衝器的其中之一，但本發明實施例不以此為限。

振盪電路120例如包括多個第二信號緩衝元件(如多個反相器INT_1~INT_n)，亦即振盪電路120可以是環形振盪器。反 相器INT_1~INT_n彼此串接且分別接收其中一個第二控制信號(如SC2_1~SC2_n)作為操作電壓，其中最後的反相器INT_n的輸出端提供亂數時脈信號SRCK。並且，上述第二信號緩衝元件是以反相器INT_1~INT_n為例，但在其他實施例中，第二信號緩衝元件可以是反相器與緩衝器的組合以組成具有信號反相能力的振盪電路，亦即第二信號緩衝元件可以分別為反相器及緩衝器。

此外，上述實施例是設定為第一控制信號SC1完全相同於第二控制信號SC2，因此正反器元件及邏輯運算元件的數量可相同於第一信號緩衝元件及第二信號緩衝元件的數量，但在其他實施例中，正反器元件及邏輯運算元件的數量可大於第一信號緩衝元件及第二信號緩衝元件的數量。在第一控制信號SC1部分相同於第二控制信號SC2的情況下，正反器元件及邏輯運算元件的數量會大於等於第一信號緩衝元件的數量及第二信號緩衝元件的數量的總和扣除重疊的控制信號的數量。在第一控制信號SC1完全不同於第二控制信號SC2的情況下，正反器元件及邏輯運算元件的數量會大於等於第一信號緩衝元件的數量及第二信號緩衝元件的數量的總和。

並且，各個正反器元件的輸出端可用以提供第一控制信號SC1或第二控制信號SC2，或者同時提供第一控制信號SC1及第二控制信號SC2，此可依據本領域通常知識者自行設定，本發明實施例不以此為限。

圖3為依據本發明一實施例的亂數產生器的亂數產生方 法的流程圖。請參照圖3，在本實施例中，亂數產生器的亂數產生方法包括下列步驟。透過一線性回饋移位暫存器電路接收亂數序列以產生多個第一控制信號及多個第二控制信號(步驟S310)。並且，透過一振盪電路接收這些第一控制信號以產生一亂數時脈信號(步驟S320)，透過一延遲電路接收一交流信號及這些第二控制信號，以產生一亂數延遲取樣信號(步驟S330)。最後，透過一邏輯運算電路接收亂數時脈信號及亂數延遲取樣信號，以依據亂數延遲取樣信號擷取亂數時脈信號的邏輯準位，並且邏輯運算電路依據所擷取的亂數時脈信號的邏輯準位決定邏輯運算電路的輸出端的邏輯準位，以形成亂數序列(步驟S340)。其中，上述步驟S310、S320、S330及S340的順序為用以說明，本發明實施例不以此為限。並且，上述步驟S310、S320、S330及S340的細節可參照圖1及圖2的實施例所述，在此則不再贅述。

綜上所述，本發明實施例的亂數產生器及其亂數產生方法，其回饋所產生的亂數序列以產生具有亂度的第一控制信號及第二控制信號，再依據第一控制信號控制振盪電路產生的亂數時脈信號及依據第二控制信號控制延遲電路延遲交流信號的延遲時間。藉此，可提高亂數序列的亂度，亦即可提高亂數碼的亂度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

100‧‧‧亂數產生器

110‧‧‧線性回饋移位暫存器電路

120‧‧‧振盪電路

130‧‧‧延遲電路

140‧‧‧邏輯運算電路

D‧‧‧輸入端

DFF‧‧‧D型正反器

Q‧‧‧輸出端

RNC‧‧‧控制信號

RSE‧‧‧亂數序列

S1、S2‧‧‧波形

SAC‧‧‧交流信號

SC1‧‧‧第一控制信號

SC2‧‧‧第二控制信號

SRCK‧‧‧亂數時脈信號

SRD‧‧‧亂數延遲取樣信號

Claims (13)

1. 一種亂數產生器，用以產生一亂數序列(random sequence)，包括：一線性回饋移位暫存器電路，接收該亂數序列以產生多個第一控制信號及多個第二控制信號；一振盪電路，接收該些第一控制信號以產生一亂數時脈信號；一延遲電路，接收一交流信號及該些第二控制信號，以產生一亂數延遲取樣信號；以及一邏輯運算電路，接收該亂數時脈信號及該亂數延遲取樣信號，以依據該亂數延遲取樣信號擷取該亂數時脈信號的邏輯準位，且依據所擷取的該亂數時脈信號的邏輯準位決定該邏輯運算電路的輸出端的邏輯準位，以形成該亂數序列。
2. 如申請專利範圍第1項所述的亂數產生器，其中該線性回饋移位暫存器電路包括：多個正反器元件，分別具有一邏輯輸入端及一邏輯輸出端，其中該些正反器元件的該些邏輯輸出端用以提供該些第一控制信號及該些第二控制信號；多個邏輯運算元件，具有一第一運算輸入端、一第二運算輸入端及一運算輸出端，其中該些邏輯運算元件中的第1個邏輯運算元件的該第一運算輸入端接收該亂數序列，第1個邏輯運算元件的該第二運算輸入端耦接該些正反器元件的最後正反器元件的該邏輯輸出端，第i個邏輯運算元件的該運算輸出端耦接該些正反 器元件的第i個正反器元件的該邏輯輸入端，該些正反器元件的第i個正反器元件的該邏輯輸出端耦接該些邏輯運算元件中的第i+1個邏輯運算元件的該第一運算輸入端，i為大於等於1的正整數；以及多個開關，分別耦接於該些邏輯運算元件的第1個邏輯運算元件外的其餘邏輯運算元件的其中之一的該第二運算輸入端與該些正反器元件的最後正反器元件的該邏輯輸出端之間。
3. 如申請專利範圍第2項所述的亂數產生器，其中該些正反器元件為多個D型正反器或多個T型正反器。
4. 如申請專利範圍第2項所述的亂數產生器，其中該些邏輯運算元件分別為一及閘、一或閘或一互斥或閘。
5. 如申請專利範圍第1項所述的亂數產生器，其中該延遲電路包括：多個第一信號緩衝元件，彼此串接且分別接收該些第一控制信號的其中之一，其中該些第一信號緩衝元件的第1個第一信號緩衝元件的輸入端接收該交流信號，該些第一信號緩衝元件的最後第一信號緩衝元件的輸出端提供該亂數延遲取樣信號。
6. 如申請專利範圍第5項所述的亂數產生器，其中該些第一信號緩衝元件分別為一反相器及一緩衝器的其中之一。
7. 如申請專利範圍第1項所述的亂數產生器，其中該振盪電路包括：多個第二信號緩衝元件，彼此串接且分別接收該些第二控制 信號的其中之一，其中該些第二信號緩衝元件的其中之一的輸出端提供該亂數時脈信號。
8. 如申請專利範圍第7項所述的亂數產生器，其中該些第二信號緩衝元件分別為一反相器及一緩衝器的其中之一。
9. 一種亂數產生器的亂數產生方法，用以產生一亂數序列，包括：透過一線性回饋移位暫存器電路接收該亂數序列以產生多個第一控制信號及多個第二控制信號；透過一振盪電路接收該些第一控制信號以產生一亂數時脈信號；透過一延遲電路接收一交流信號及該些第二控制信號，以產生一亂數延遲取樣信號；以及透過一邏輯運算電路接收該亂數時脈信號及該亂數延遲取樣信號，以依據該亂數延遲取樣信號擷取該亂數時脈信號的邏輯準位，並且該邏輯運算電路依據所擷取的該亂數時脈信號的邏輯準位決定該邏輯運算電路的輸出端的邏輯準位，以形成該亂數序列。
10. 如申請專利範圍第9項所述的亂數產生器的亂數產生方法，其中部分的該些第一控制信號完全相同於部分的該第二控制信號。
11. 如申請專利範圍第10項所述的亂數產生器的亂數產生方法，其中該些第一控制信號完全相同於該第二控制信號。
12. 如申請專利範圍第9項所述的亂數產生器的亂數產生方 法，其中該些第一控制信號完全不同於該第二控制信號。
13. 如申請專利範圍第9項所述的亂數產生器的亂數產生方法，其中該交流信號為一正弦波信號、一三角波信號、一方波信號及一鋸齒波信號的其中之一。