CN105322920B

CN105322920B - 乱数产生器及其乱数产生方法

Info

Publication number: CN105322920B
Application number: CN201410383935.2A
Authority: CN
Inventors: 李镇宜
Original assignee: Winbond Electronics Corp
Current assignee: Winbond Electronics Corp
Priority date: 2014-08-05
Filing date: 2014-08-05
Publication date: 2018-02-23
Anticipated expiration: 2034-08-05
Also published as: CN105322920A

Abstract

本发明公开了一种乱数产生器及其乱数产生方法，所述乱数产生器用以产生一乱数序列，且包括一线性反馈移位暂存器电路、一振荡电路、一延迟电路及一逻辑运算电路。线性反馈移位暂存器电路接收乱数序列以产生多个第一控制信号及多个第二控制信号。振荡电路接收这些第一控制信号以产生一乱数时钟脉冲信号。延迟电路接收一交流信号及这些第二控制信号，以产生一乱数延迟取样信号。逻辑运算电路接收乱数时钟脉冲信号及乱数延迟取样信号，以产生乱数序列。本发明可提高乱数序列的乱度，亦即可提高乱数码的乱度。

Description

乱数产生器及其乱数产生方法

技术领域

本发明涉及一种数值产生器，且特别涉及一种乱数产生器及其乱数产生方法。

背景技术

身处信息化社会与全球化时代，人与电脑、网络间的关系日益趋于紧密，因而造就了电子交易应用的便利与普及性。为了要提升电子交易的安全性，利用乱数码来对每一笔交易的纪录进行加解密作业，是现今普遍的作法之一。

一般而言，会利用乱数产生器来产生乱数序列，并且透过乱数序列取得所需要的乱数码，其中乱数码的不重复性决定乱数码的乱度，并且乱数码的乱度决定乱数码被破解的机率。因此，如何提高乱数码的乱度则是设计乱数产生器的一个主题。

发明内容

本发明提供一种乱数产生器及其乱数产生方法，可提高乱数序列的乱度，亦即可提高乱数码的乱度。

本发明的乱数产生器，用以产生一乱数序列(random sequence)，包括一线性反馈移位暂存器电路、一振荡电路、一延迟电路、一逻辑运算电路。线性反馈移位暂存器电路接收乱数序列以产生多个第一控制信号及多个第二控制信号。振荡电路接收这些第一控制信号以产生一乱数时钟脉冲信号。延迟电路接收一交流信号及这些第二控制信号，以产生一乱数延迟取样信号。逻辑运算电路接收乱数时钟脉冲信号及乱数延迟取样信号，以依据乱数延迟取样信号提取乱数时钟脉冲信号的逻辑电平，且依据所提取的乱数时钟脉冲信号的逻辑电平决定逻辑运算电路的输出端的逻辑电平，以形成乱数序列。

本发明的乱数产生器的乱数产生方法，用以产生一乱数序列，包括下列步骤。透过一线性反馈移位暂存器电路接收乱数序列以产生多个第一控制信号及多个第二控制信号。透过一振荡电路接收这些第一控制信号以产生一乱数时钟脉冲信号。透过一延迟电路接收一交流信号及这些第二控制信号，以产生一乱数延迟取样信号。透过一逻辑运算电路接收乱数时钟脉冲信号及乱数延迟取样信号，以依据乱数延迟取样信号提取乱数时钟脉冲信号的逻辑电平，并且逻辑运算电路依据所提取的乱数时钟脉冲信号的逻辑电平决定逻辑运算电路的输出端的逻辑电平，以形成乱数序列。

基于上述，本发明实施例的乱数产生器及其乱数产生方法，其反馈所产生的乱数序列以产生具有乱度的第一控制信号及第二控制信号，再依据第一控制信号控制振荡电路产生的乱数时钟脉冲信号及依据第二控制信号控制延迟电路延迟交流信号的延迟时间。藉此，可提高乱数序列的乱度，亦即可提高乱数码的乱度。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。

附图说明

图1为依据本发明一实施例的乱数产生器的系统示意图。

图2为图1依据本发明一实施例的振荡电路、线性反馈移位暂存器电路及延迟电路的电路示意图。

图3为依据本发明一实施例的乱数产生器的乱数产生方法的流程图。

其中，附图标记说明如下：

100：乱数产生器

110、110a：线性反馈移位暂存器电路

120、120a：振荡电路

130、130a：延迟电路

140：逻辑运算电路

BF_1～BF_n：缓冲器

CKR：参考时钟脉冲信号

D：输入端

DFF、DFF_1～DFF_n：D型正反器

INT_1～INT_n：反相器

Q：输出端

RNC：控制信号

RSE：乱数序列

SAC：交流信号

S1、S2：波形

SC1、SC1_1～SC1_n：第一控制信号

SC2、SC2_1～SC2_n：第二控制信号

SRCK：乱数时钟脉冲信号

SRD：乱数延迟取样信号

SW_1～SW_n-1：开关

XR_1～XR_n：异或门

S310、S320、S330、S340：步骤

具体实施方式

图1为依据本发明一实施例的乱数产生器的系统示意图。请参照图1，请参照图1，在本实施例中，乱数产生器100用以产生一乱数序列RSE，并且包括线性反馈移位暂存器电路LFSR 110、振荡电路120、延迟电路130及逻辑运算电路140，其中逻辑运算电路140例如包括D型正反器DFF。

在本实施例中，线性反馈移位暂存器电路110接收控制信号RNC及乱数序列RSE。当线性反馈移位暂存器电路110受控于控制信号RNC而启动时，线性反馈移位暂存器电路110会依据乱数序列RSE产生多个第一控制信号SC1及多个第二控制信号SC2。

振荡电路120接收第一控制信号SC1，以依据第一控制信号SC1产生一乱数时钟脉冲信号SRCK，其中乱数时钟脉冲信号SRCK的脉波宽度会受控于第一控制信号SC1的电压电平的变化而对应地变化(如虚线波形S1所示)。延迟电路130接收交流信号SAC(如方波)及第二控制信号SC2以依据第二控制信号SC2延迟交流信号SAC而产生乱数延迟取样信号SRD，其中交流信号SAC的延迟时间受控于第二控制信号SC2的电压电平的变化而不同(如虚线波形S2所示)，亦即交流信号SAC会对应第二控制信号SC2的电压电平的变化而抖动以作为乱数延迟取样信号SRD。

逻辑运算电路140的D型正反器DFF的输入端D接收乱数时钟脉冲信号SRCK，D型正反器DFF的触发端接收乱数延迟取样信号SRD。D型正反器DFF会依据乱数延迟取样信号SRD提取乱数时钟脉冲信号SRCK的逻辑电平，且依据所提取的乱数时钟脉冲信号SRCK的逻辑电平决定逻辑运算电路140的输出端Q的逻辑电平，以形成乱数序列RSE。

依据上述，由于乱数序列RSE被反馈以产生第一控制信号SC1及第二控制信号SC2，因此乱数序列RSE本身的乱度会间接影响第一控制信号SC1及第二控制信号SC2的乱度，以随机调整/设定乱数时钟脉冲信号SRCK的脉波宽度及交流信号SAC的延迟时间，进而提升乱数序列RSE的乱度。

在本发明的实施例中，第一控制信号SC1可部分相同于第二控制信号SC2，亦即部分的第一控制信号SC1完全相同于部分的第二控制信号SC2；第一控制信号SC1可完全相同于第二控制信号SC2；或者，第一控制信号SC1可完全不同于第二控制信号SC2。

在本实施例中，逻辑运算电路140例如包括D型正反器DFF，但在其他实施例中，逻辑运算电路140可例如包括T型正反器，以依据乱数延迟取样信号SRD及乱数时钟脉冲信号SRCK产生乱数序列RSE。并且，交流信号SAC绘示为方波以说明，但在其他实施例中，交流信号SAC可以是正弦波信号、三角波信号、方波信号及锯齿波信号的其中之一。

图2为图1依据本发明一实施例的振荡电路、线性反馈移位暂存器电路及延迟电路的电路示意图。请参照图1及图2，其中相同或相似元件使用相同或相似标号。在本实施例中，假设第一控制信号SC1完全相同于第二控制信号SC2。

线性反馈移位暂存器电路110a例如包括多个正反器元件(如D型正反器DFF_1～DFF_n)、多个逻辑运算元件(如异或门XR_1～XR_n)及多个开关SW_1～SW_n-1，其中开关SW_1～SW_n-1为导通或不导通可依据本领域的技术人员自行设定，本发明实施例不以为限。

D型正反器DFF_1～D型正反器DFF_n的输出端Q(对应逻辑输出端)提供第一控制信号(SC1_1～SC1_n)及第二控制信号(SC2_1～SC2_n)并且耦接后一个异或门(如XR_2～XR_n)的运算输入端，D型正反器DFF_1～DFF_n的重置端接控制信号RNC，D型正反器DFF_1～DFF_n的触发端共同接收参考时钟脉冲信号CKR，D型正反器DFF_1～DFF_n的输入端D(对应逻辑输入端)耦接前一异或门(如XR_1～XR_n)的运算输出端。

举例来说，D型正反器DFF_1的输入端D耦接异或门XR_1的运算输出端，D型正反器DFF_2的输入端D耦接异或门XR_2的运算输出端，其余则以此类推。亦即，第i个异或门(如XR_1～XR_n)的运算输出端耦接第i个D型正反器(如DFF_1～DFF_n)的输入端D，其中，i为大于等于1的正整数。并且，D型正反器DFF_1的输出端Q耦接异或门XR_2的运算输入端，D型正反器DFF_2的输出端Q耦接异或门XR_3的运算输出端，其余则以此类推。亦即，第i个D型正反器(如DFF_1～DFF_n)的输出端Q耦接耦接第i+1个异或门(如XR_2～XR_n)的第一运算输入端。

第1个异或门XR_1的第一运算输入端接收乱数序列RSE，第1个异或门XR_1的第二运算输入端耦接最后的D型正反器DFF_n的输出端。开关SW_1～SW_n-1分别耦接于第1个异或门XR_1外的异或门(如XR_2～XR_n)的其中之一的第二运算输入端与最后D型正反器DFF_n的输出端Q之间。换言之，开关SW_1耦接于异或门XR_2的第二运算输入端与最后D型正反器DFF_n的输出端Q之间，开关SW_2耦接于异或门XR_3的第二运算输入端与最后D型正反器DFF_n的输出端Q之间，其余则以此类推。

依据上述，线性反馈移位暂存器电路110a所提供的第一控制信号SC1及第二控制信号SC2除了与开关SW_1～SW_n-1的导通状态相关之外，更与乱数序列RSE相关，以致于第一控制信号SC1及第二控制信号SC2的电压电平的切换不具周期性。

此外，上述正反器元件是以D型正反器为例，但在其他实施例中，正反器元件可以是T型正反器。并且，上述逻辑运算元件是以异或门为例，但在其他实施例中，逻辑运算元件可以是一与门或一或门。

再参照图1及图2，延迟电路例130a例如包括多个第一信号缓冲元件(如多个缓冲器BF_1～BF_n)。缓冲器BF_1～BF_n彼此串接且分别接收其中一个第一控制信号(如SC1_1～SC1_n)作为操作电压，其中第1个缓冲器BF_1的输入端接收交流信号SAC，最后缓冲器BF_n的输出端提供乱数延迟取样信号SRD。并且，上述第一信号缓冲元件是以缓冲器BF_1～BF_n为例，但在其他实施例中，第一信号缓冲元件可以是反相器、或者反相器与缓冲器的组合，亦即第一信号缓冲元件可以分别为一反相器及一缓冲器的其中之一，但本发明实施例不以此为限。

振荡电路120例如包括多个第二信号缓冲元件(如多个反相器INT_1～INT_n)，亦即振荡电路120可以是环形振荡器。反相器INT_1～INT_n彼此串接且分别接收其中一个第二控制信号(如SC2_1～SC2_n)作为操作电压，其中最后的反相器INT_n的输出端提供乱数时钟脉冲信号SRCK。并且，上述第二信号缓冲元件是以反相器INT_1～INT_n为例，但在其他实施例中，第二信号缓冲元件可以是反相器与缓冲器的组合以组成具有信号反相能力的振荡电路，亦即第二信号缓冲元件可以分别为反相器及缓冲器。

此外，上述实施例是设定为第一控制信号SC1完全相同于第二控制信号SC2，因此正反器元件及逻辑运算元件的数量可相同于第一信号缓冲元件及第二信号缓冲元件的数量，但在其他实施例中，正反器元件及逻辑运算元件的数量可大于第一信号缓冲元件及第二信号缓冲元件的数量。在第一控制信号SC1部分相同于第二控制信号SC2的情况下，正反器元件及逻辑运算元件的数量会大于等于第一信号缓冲元件的数量及第二信号缓冲元件的数量的总和扣除重叠的控制信号的数量。在第一控制信号SC1完全不同于第二控制信号SC2的情况下，正反器元件及逻辑运算元件的数量会大于等于第一信号缓冲元件的数量及第二信号缓冲元件的数量的总和。

并且，各个正反器元件的输出端可用以提供第一控制信号SC1或第二控制信号SC2，或者同时提供第一控制信号SC1及第二控制信号SC2，此可依据本领域的技术人员自行设定，本发明实施例不以此为限。

图3为依据本发明一实施例的乱数产生器的乱数产生方法的流程图。请参照图3，在本实施例中，乱数产生器的乱数产生方法包括下列步骤。透过一线性反馈移位暂存器电路接收乱数序列以产生多个第一控制信号及多个第二控制信号(步骤S310)。并且，透过一振荡电路接收这些第一控制信号以产生一乱数时钟脉冲信号(步骤S320)，透过一延迟电路接收一交流信号及这些第二控制信号，以产生一乱数延迟取样信号(步骤S330)。最后，透过一逻辑运算电路接收乱数时钟脉冲信号及乱数延迟取样信号，以依据乱数延迟取样信号提取乱数时钟脉冲信号的逻辑电平，并且逻辑运算电路依据所提取的乱数时钟脉冲信号的逻辑电平决定逻辑运算电路的输出端的逻辑电平，以形成乱数序列(步骤S340)。其中，上述步骤S310、S320、S330及S340的顺序为用以说明，本发明实施例不以此为限。并且，上述步骤S310、S320、S330及S340的细节可参照图1及图2的实施例所述，在此则不再赘述。

综上所述，本发明实施例的乱数产生器及其乱数产生方法，其反馈所产生的乱数序列以产生具有乱度的第一控制信号及第二控制信号，再依据第一控制信号控制振荡电路产生的乱数时钟脉冲信号及依据第二控制信号控制延迟电路延迟交流信号的延迟时间。藉此，可提高乱数序列的乱度，亦即可提高乱数码的乱度。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视所附的申请专利范围所界定者为准。

Claims

1.一种乱数产生器，用以产生一乱数序列，包括：

一线性反馈移位暂存器电路，接收该乱数序列以产生多个第一控制信号及多个第二控制信号；

一振荡电路，接收所述多个第一控制信号以产生一乱数时钟脉冲信号；

一延迟电路，接收一交流信号及该些第二控制信号，以产生一乱数延迟取样信号；以及

一逻辑运算电路，接收该乱数时钟脉冲信号及该乱数延迟取样信号，以依据该乱数延迟取样信号提取该乱数时钟脉冲信号的逻辑电平，且依据所提取的该乱数时钟脉冲信号的逻辑电平决定该逻辑运算电路的输出端的逻辑电平，以形成该乱数序列；

其中，该线性反馈移位暂存器电路包括：

多个正反器元件，分别具有一逻辑输入端及一逻辑输出端，其中该些正反器元件的该些逻辑输出端用以提供该些第一控制信号及该些第二控制信号；

多个逻辑运算元件，具有一第一运算输入端、一第二运算输入端及一运算输出端，其中该些逻辑运算元件中的第1个逻辑运算元件的该第一运算输入端接收该乱数序列，第1个逻辑运算元件的该第二运算输入端耦接该些正反器元件的最后正反器元件的该逻辑输出端，第i个逻辑运算元件的该运算输出端耦接该些正反器元件的第i个正反器元件的该逻辑输入端，所述多个正反器元件中的第i个正反器元件的该逻辑输出端耦接所述多个逻辑运算元件中的第i+1个逻辑运算元件的该第一运算输入端，i为大于等于1的正整数；以及

多个开关，分别耦接于所述多个逻辑运算元件的第1个逻辑运算元件外的其余逻辑运算元件的其中之一的该第二运算输入端与所述多个正反器元件的最后正反器元件的该逻辑输出端之间。

2.如权利要求1所述的乱数产生器，其中所述多个正反器元件为D型正反器或T型正反器。

3.如权利要求1所述的乱数产生器，其中所述多个逻辑运算元件分别为一与门、一或门或一异或门。

4.如权利要求1所述的乱数产生器，其中该延迟电路包括：

多个第一信号缓冲元件，彼此串接且分别接收所述多个第一控制信号的其中之一，其中所述多个第一信号缓冲元件的第1个第一信号缓冲元件的输入端接收该交流信号，所述多个第一信号缓冲元件的最后第一信号缓冲元件的输出端提供该乱数延迟取样信号。

5.如权利要求4所述的乱数产生器，其中所述多个第一信号缓冲元件分别为一反相器及一缓冲器的其中之一。

6.如权利要求1所述的乱数产生器，其中该振荡电路包括：

多个第二信号缓冲元件，彼此串接且分别接收所述多个第二控制信号的其中之一，其中所述多个第二信号缓冲元件的其中之一的输出端提供该乱数时钟脉冲信号。

7.如权利要求6所述的乱数产生器，其中所述多个第二信号缓冲元件分别为一反相器及一缓冲器的其中之一。

8.一种乱数产生器的乱数产生方法，用以产生一乱数序列，包括：

透过一线性反馈移位暂存器电路接收该乱数序列以产生多个第一控制信号及多个第二控制信号；

透过一振荡电路接收所述多个第一控制信号以产生一乱数时钟脉冲信号；

透过一延迟电路接收一交流信号及所述多个第二控制信号，以产生一乱数延迟取样信号；以及

透过一逻辑运算电路接收该乱数时钟脉冲信号及该乱数延迟取样信号，以依据该乱数延迟取样信号提取该乱数时钟脉冲信号的逻辑电平，并且该逻辑运算电路依据所提取的该乱数时钟脉冲信号的逻辑电平决定该逻辑运算电路的输出端的逻辑电平，以形成该乱数序列；

其中，该线性反馈移位暂存器电路包括：

9.如权利要求8所述的乱数产生器的乱数产生方法，其中部分的所述多个第一控制信号完全相同于部分的该第二控制信号。

10.如权利要求8所述的乱数产生器的乱数产生方法，其中所述多个第一控制信号完全相同于该第二控制信号。

11.如权利要求8所述的乱数产生器的乱数产生方法，其中所述多个第一控制信号完全不同于该第二控制信号。

12.如权利要求8项所述的乱数产生器的乱数产生方法，其中该交流信号为一正弦波信号、一三角波信号、一方波信号及一锯齿波信号的其中之一。