JP5355401B2 - クロックエッジ復元を有するパルスカウンタ - Google Patents

クロックエッジ復元を有するパルスカウンタ Download PDF

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Description

本発明は、一般には、入力パルスをカウントするための装置に関し、詳細には、クロックエッジ復元の機能を有するパルスカウンタに関するものである。
ディジタルシステムにおいてリップルカウンタは、たとえばデータ認識およびビットデータストリーム制御に広く用いられる。ほとんどのディジタルシステムで用いられるリップルカウンタは、特定の時間間隔の間にクロックをカウントするために、いくつかのD型フリップフロップ(DFF)を有する。クロックのカウント値を用いて、ディジタルシステムは、割り当てられたピンを通じて入力されるまたは出力されるビットの数を認識する。たとえば、2005年2月8日にNguyenに授与された米国特許第6,853,698号には、入力クロックパルスをカウントするために直列接続されたDFFを有するリップルカウンタ回路が開示されている。
米国特許第6,853,698号
従来型のリップルカウンタは、セットアップおよびホールド時間を有する。入力クロックのパルス幅が、セットアップおよびホールド時間によって規定されるクリティカルな期間より狭い場合には、リップルカウンタの動作は不正確となり得る。
本発明の一態様によれば、特定の時間間隔の間に入力パルスをカウントするための装置が提供される。この装置は、入力をゲートし、クロックエッジ復元出力信号を生成するための入力ゲート回路と、クロックエッジ復元出力信号に含まれるパルスをカウントするためのカウンタ回路とを備える。入力ゲート回路は、クロック信号および入力ゲート信号に応答してクロックエッジ復元出力信号を生成する。クロック信号は、第1および第2の方向のエッジを有する入力パルスを有する。エッジの第2の方向は、第1の方向と反対である。クロックエッジ復元出力信号は、入力ゲート信号がイネーブル状態にある間およびゲート信号がイネーブル状態からディスエーブル状態に遷移するときに生じる、クロック信号の第1および第2の方向のエッジのいずれかのそれぞれに対して、それぞれ完全なクロックパルスを有する。
たとえば、入力ゲート回路は、入力ゲート信号を用いてクロック信号をゲートし、ゲートされたクロック信号を生成するためのクロックゲート回路を備える。ゲートされたクロック信号は、クロック信号の1つのクロックパルスの間に入力ゲート信号がディスエーブル状態に遷移するとき、短いクロックパルスを有する。
入力ゲート回路はさらに、クロック信号の第1の方向のエッジに対応する、ゲートされたクロック信号の各遷移に対して、クロックエッジ復元出力信号に第1の方向のエッジを生成し、クロック信号のそれぞれの第2の方向のエッジに対して、クロックエッジ復元出力信号に第2の方向のエッジを生成するための組合せ論理回路を備えることができる。
たとえば、クロックゲート回路は、ラッチ回路およびゲート論理回路を有する。クロックゲート回路は、クロック信号に応答して入力ゲート信号の論理状態をラッチする。ラッチ回路によって、ラッチ出力信号が生成される。ゲート論理回路は、ラッチ出力信号、入力ゲート信号、およびクロック信号に応答して、ゲートされたクロック信号を生成する。
組合せ論理回路は、セットおよびリセット入力を有するラッチを有することができる。セット入力はクロック信号を受け取り、リセット入力は、ゲートされたクロック信号を受け取る。ラッチによって生成されるクロックエッジ復元出力信号は、ゲート信号がイネーブル状態からディスエーブル状態に遷移するときにもクロック信号の完全なパルスを有する。
本発明の他の一態様によれば、入力パルスをカウントする方法が提供される。この方法は、入力パルスを含むクロック信号、および入力ゲート信号を受け取るステップと、ゲートされたクロックパルスおよびクロックエッジが復元されたパルスを有する、クロックエッジ復元出力信号を生成するために、クロック信号の入力パルスのクロックエッジ復元を行うステップと、直列に接続された複数のフリップフロップ(FF)回路を有するカウンタ回路を用いて、クロックエッジ復元出力信号に含まれるパルスをカウントするステップとを有し、カウンタ回路はフィードバックループを有し、複数のFF回路はクロック源としてクロックエッジ復元出力信号を受け取るための第1のFF回路を有し、複数のFF回路の残りのFF回路のそれぞれは前段のFF回路の出力からクロック源を取る。
本発明の他の態様および特徴は、当業者にとって、本発明の特定の実施形態についての以下の説明を、添付の図を参照して読めば明らかになる。
次に、本発明の実施形態について、添付の図を参照して、一例としてのみ説明する。
ディジタルシステムで用いられるリップルカウンタの簡略図である。 図1Aに示すリップルカウンタ内に見られるクロック信号を示す図である。 望ましいクロック信号の例を示す図である。 他の望ましいクロック信号の例を示す図である。 本発明の一実施形態によるパルスカウンタのブロック図である。 図3に示すクロックエッジ復元論理回路の例示の実装形態を示す図である。 図4Aに示すクロックエッジ復元論理回路に対する信号のタイミング図である。 図3に示すリップルカウンタの例示の実装形態を示す図である。 図5Aに示すリップルカウンタに対する信号のタイミング図である。 図3に示すフラグ発生器の例示の実装形態を示す図である。 図6Aに示すフラグ発生器に対する信号のタイミング図である。 図3に示すリセット制御論理回路の例示の実装形態を示す図である。 図7Aに示すリセット制御論理回路に対する信号のタイミング図である。
以下の一例の実施形態の詳細な説明では、本明細書の一部となり、本発明を実施することができる特定の一例の実施形態の説明として示されている添付の図面を参照する。これらの実施形態は、当業者が本発明を実施するために十分な程度に詳細に説明されており、他の実施形態をも適用することができ、本発明の範囲から逸脱せずに、論理的、電気的、およびその他の変更を行い得ることが理解される。したがって、以下の詳細な説明は、限定的な意味で捉えられるものではなく、本発明の範囲は添付の特許請求の範囲によって定義される。
ここで図1Aおよび1Bを参照すると、リップルカウンタの簡略図が示される。図1Aは、特定の時間間隔の間にクロックパルスをカウントするためのリップルカウンタを示す。図1Bは、図1Aに関連する信号を示す。
図1Aおよび図1Bを参照すると、時間間隔Tc(すなわち特定の時間間隔)を表す入力ゲート信号111、およびクロックパルスを有するクロック信号113は、入力制御ゲート115に送られ、入力制御ゲート115はゲートされたクロック信号117をリップルカウンタ119に供給する。したがって、時間間隔Tc内で入力ゲート信号111が「ハイ」の間、リップルカウンタ119は、ゲートされたクロック信号117のパルスをカウントする。リップルカウンタ119内でのカウントは、クロック遷移に基づいて行われる。入力ゲート信号111とクロック信号113のタイミングによっては、ゲートされたクロック信号117の終わりで、短いクロックパルスを生じる場合がある。ゲートされたクロック信号117の第6のパルスが、そのような場合であることが示されている。リップルカウンタ119は、クロックのパルス幅に応じて正しく動作することもあれば正しく動作しない場合もある。
ほとんどのディジタルシステムで用いられるリップルカウンタは、D型フリップフロップ(DFF)などの直列素子を有する。DFFなどの直列素子は、それらが正しく動作するために遵守しなければならないセットタイミングの制約を有する。これらのうちの2つは、それぞれ立ち上がりクロックエッジの前と後で、データ入力が変化してはならない時間の長さを規定する、セットアップおよびホールド時間である。これらの制約を遵守しないと、素子の予期しない動作を生じ得る。クロック113と入力ゲート信号111の重なり120は、システム仕様で規定される最小ホールド時間よりも小さい。一部の実装では、重なり120は、PVT(プロセス/電圧/温度)変化に応じて変動する。理想的には、ゲートされたクロック信号の最後のクロックパルス(図1Bのゲートされたクロック信号117の場合は第6のクロックパルス)は、他のいずれとも同じパルス幅をもつべきである。図1Aおよび1Bの例では、このような誤動作が生じるのを防ぐためには、入力ゲート信号111とクロック113の間にわずかなタイミングマージンしかない。
既知のカウンタは、クロックとデータ入力の間の不整合に対する明確な解決策をもたない。この問題のために、入力ゲート信号とクロックは、入力ゲート信号の遷移によって引き起こされるクロックのグリッチを避けるためには、含めたいクロック遷移のそれぞれの全体をカバーする十分なタイミングマージンをもつべきである。
図2Aおよび2Bは、リップルカウンタによって処理するのに望ましいクロック信号を示す。図2Aでは、入力ゲート信号202がイネーブル状態(すなわち、論理「ハイ」)に遷移した後に、入力ゲート信号202の後縁211は、クロック信号200の第6のクロックパルスと重なる。ゲートされたクロック信号204は、第6のパルスの完全なクロックパルスを有する。図2Bでは、入力ゲート信号208がイネーブル状態に遷移した後に、入力ゲート信号208の後縁221は、クロック信号206の第5のクロックパルスと重なる。ゲートされたクロック信号210は、第5のパルスの完全なクロックパルスを有する。入力ゲート信号208の前縁223が、クロック信号206のパルスと重なる場合があり得る。しかし、回路が、そのような重なりからパルスを生成することは防止される。
クロックの後縁側の各クロックパルスの完全なハイ状態が復元されて、ディジタル論理システム内で用いられるリップルカウンタに供給され、それによりリップルカウンタが正しく動作するようになることが望ましい。
図3は、クロックエッジ復元機能を有する、本発明の一実施形態によるパルスカウンタを示す。リップルカウンタの初期設定として、リップルカウンタの開始ポイントを得るために、他の論理回路が含まれる。
図3を参照すると、入力ゲート信号311、クロック信号313、および入力リセット信号315は、入力ゲートの機能を有するクロックエッジ復元論理回路320に送られる。クロックエッジ復元論理回路320はエッジ復元出力信号317を生成し、この信号は遅延素子340によって遅延される。クロック信号313は、複数のパルスを有する。各パルスは、第1の方向すなわち立ち上がりと、第2の方向すなわち立ち下がりとによって表される幅を有する。遅延素子340は、遅延クロック信号321をリップルカウンタ310およびフラグ発生器330に供給する。リップルカウンタ310は、N個のカウント出力信号323をフラグ発生器330に供給する。Nは、1より大きい整数である。この実施形態では、Nは、3であり、カウント出力信号323には、一群の出力信号324-0、324-1、および324-2が含まれる。図3はリップルカウンタ310を示しているが、より一般には遅延クロック信号321は、任意のパルスカウント回路に供給されることができる。図示の例では、フラグ発生器330は、後続の回路(図示せず)がその論理のポイントを検出するために用いられるカウント状態表示信号341を生成するように動作する。より一般には、カウンタ出力を処理して論理のポイントを定義する1つまたは複数の信号を発生するように動作する、任意の論理動作検出回路が意図されている。
入力ゲート信号311、クロック信号313、および入力リセット信号315、ならびにコマンド変化フラグ信号331は、リセット制御論理回路350に送られ、リセット制御論理回路350は、リセット制御信号333をリセット論理回路370に供給する。リセット論理回路370は、リセット制御信号333および入力リセット信号315に応答して、制御されたリセット信号335をリップルカウンタ310に供給する。フラグ発生器330は、遅延クロック信号321および一群の出力信号324-0、324-1、および324-2に応答して、カウント状態表示信号341を発生する。図示の例では、リセット入力315は、たとえば特定のリセットピンでのハードリセットであるものとし、一方、コマンド変化フラグ信号331は、新しいコマンドが受け取られるたびに内部的に発生されるリセットを有するものとしている。所与の実装においては、一方または両方のリセットを有することができる。
動作時にはクロックエッジ復元論理回路320は、入力ゲート信号311がイネーブル状態にある間に生じるクロック313の各立ち上がりに対する完全なクロックパルスを有する、エッジ復元出力信号317を生成する。リップルカウンタ310は、遅延素子340からの遅延クロック信号321に含まれるパルスをカウントするように接続される。遅延素子340は、エッジ復元出力信号317と制御されたリセット信号335の間の信号タイミングを調整するために挿入される。図示の実施形態では、リップルカウンタ310は、遅延クロック信号321のパルスをカウントするように機能する。リップルカウンタ310は、8個のパルスを(ゼロから7までカウントすることによって)カウントし、次いでゼロから再開する。これは、リップルカウンタ310が、制御されたリセット信号335によってリセットされるまで連続して行われる。
リセット制御論理回路350は、回路のリセット動作を制御する。特定の実装形態では、リセット制御論理回路350は、入力リセット信号315、入力ゲート信号311、クロック信号313、およびコマンド変化フラグ信号331に応答して、リセット制御信号333を発生するように動作する。リセット制御論理回路350の具体的な回路は、図7Aおよび7Bを参照して以下で説明される。
リセット論理回路370は、リセット制御信号333から、制御されたリセット信号335を発生し、入力リセット信号315がイネーブル状態にある場合にのみ、制御されたリセット信号335が発生されるようにする。
フラグ発生器回路330は、リップルカウンタ310が8までカウントするたびに、カウント状態表示信号341を発生するように機能する。
図4Aは、クロックエッジ復元のためのクロックエッジ復元論理回路320の例示の実施形態の詳細回路を示している。入力ゲート信号311の最後のエッジ(すなわち後縁)において部分的に重なるクロックは、クロックエッジ復元論理回路320によって復元される。しかし、入力ゲート信号311の立ち上がり(すなわち前縁)と部分的に重なるクロックパルスは、数をカウントする際に含めるべきではないので無視される。エッジ復元論理回路320は、入力ゲート信号311を用い、クロック信号313をゲートしてゲートされたクロック信号417を生成するためのクロックゲート回路488を有し、ゲートされた信号は、1つのクロックパルスの間に入力ゲート信号がディスエーブル状態に遷移するとき、不完全なパルスを有する。また、組合せ論理回路489が示され、この回路は、クロック信号の立ち上がりに対応する、ゲートされたクロック信号の各遷移に対して内部クロック信号に立ち上がりを生成し、クロックの各立ち下がりに対して内部クロック信号に立ち下がりを生成する。次にクロックゲート回路488および組合せ論理回路489の特定の実装形態について、図4Aの詳細例をさらに参照して説明する。より一般的には、上述の機能を達成する任意の回路を使用することができる。
図示の特定の例では、クロックゲート回路488は、DFF 411を有し、DFF 411は、そのD入力に入力ゲート信号311を受け取り、そのクロック入力CKにクロック信号313を受け取り、そのR入力に入力リセット信号315を受け取る。DFF 411は、入力リセット信号315が「ロー」状態のとき、リセットされる。DFF 411は、そのQ出力にQ出力信号413を生成する。Q出力信号413、入力ゲート信号311、およびクロック信号313は、NANDゲート415のそれぞれの入力に送られ、NANDゲート415は、ゲートされたクロック信号417として出力信号を発生する。DFF 411は、そのクロック入力CKにクロックパルスが送られるまで、ハイ論理状態を保持するラッチとして機能する。
組合せ論理回路489は、セットリセット
Figure 0005355401
ラッチ構成を形成するように接続された2つのNANDゲートを含む。ゲートされたクロック信号417は、組合せ論理回路489の一部を形成するNANDゲート419の一方の入力に送られる。NANDゲート419は、エッジ復元出力として機能するエッジ復元出力信号317として出力論理信号を生成する。出力信号317、クロック信号313、および入力リセット信号315は、NANDゲート423に送られ、NANDゲート423は、組合せ論理信号425をNANDゲート419の第2の入力に供給する。NANDゲート419からのエッジ復元出力信号317は、遅延素子340によって遅延され、遅延クロック信号321が発生される。
次に、図4Aの回路の動作について、クロックエッジ復元論理回路320内の1組の例示の信号を示す図4Bを参照して一例として説明する。より具体的には、図4Bは、入力リセット信号315、クロック信号313、入力ゲート信号311、DFF 411のQ出力信号413、ゲートされたクロック信号417、組合せ論理信号425、エッジ復元出力信号317、および遅延クロック信号321のそれぞれの例示の信号を示す。図示の特定の例に対しては、入力ゲート信号311がハイの期間中、入力ゲート信号311は、期間の始まりでクロックパルスと部分的に重なり、2つの完全なパルスと完全に重なり、期間の終わりでクロックパルスと部分的に重なることがわかる。
まず、入力リセット信号315は、回路全体をイネーブルするように働く。入力リセット信号315は、448でハイに遷移する。入力ゲート信号311が、450(すなわち、ゲート信号パルスの前縁)で「ハイ」に遷移した後、DFF 411のQ出力信号413は、クロック313の次の立ち上がり460により、452で「ハイ」に遷移する。入力ゲート信号311が、454(ゲート信号パルスの後縁)でローに遷移した後、DFF 411のQ出力信号413は、クロック313の次の立ち上がり492により、456でローに遷移する。入力ゲート信号311およびQ出力信号413が共にハイの間、NANDゲート415のゲートされたクロック信号417は、クロック313の反転に従う。したがって、ゲートされたクロック信号417は、クロック313の立ち上がり460に対応して458で立ち下がりを有し、クロック313の立ち上がり462、464は、結果として、ゲートされたクロック信号417の立ち下がり466、468を生じる。
NANDゲート419およびNANDゲート423は、セット(/S)入力としてゲートされたクロック信号417を有し、リセット(/R)入力として入力リセット信号315を有し、クロック信号313が追加の/R入力として働く
Figure 0005355401
ラッチの形に接続される。入力リセット信号315がハイの間は、クロック信号313は
Figure 0005355401
ラッチに対する/R入力として機能する。
クロック信号313がローになると、
Figure 0005355401
ラッチはリセットされ、エッジ復元出力信号317はローになる。言い換えれば、エッジ復元出力信号317は、実際のクロック信号313に追従する立ち下がりを有する。具体的には、エッジ復元出力信号317は、クロック入力信号313の立ち下がり476、478、480に追従する立ち下がり470、472、474を有する。
同様に、NANDゲート415のゲートされたクロック信号417は、
Figure 0005355401
ラッチの/S入力として働く。すなわち、ゲートされたクロック信号417が458、466、468でローになるとき、
Figure 0005355401
ラッチはセットされ、エッジ復元出力信号317は、それぞれ482、484、486でハイになる。言い換えれば、エッジ復元出力信号317は、実際のクロック313の立ち上がりに対応しているゲートされたクロック信号417の立ち下がりに追従する、立ち上がりを有する。
具体的には、クロック信号313が464でハイになった後、入力ゲート信号311は後縁454でローになり、クロックエッジ復元が必要となる。クロック信号313の464でのハイへの遷移に応答して、ゲートされたクロック信号417は、468でローになる。エッジ復元出力信号317は、486でハイになり、結果として組合せ論理信号425は、494でローになる。次いで、入力ゲート信号311は、454でローになり、ゲートされたクロック信号417は、496でハイになる。しかし組合せ論理信号425は、すでにローであるので、エッジ復元出力信号317はハイ状態を維持する。その後、クロック信号313は、480でローになり、組合せ論理信号425は、498でハイになる。ゲートされたクロック信号417は、すでにハイであるので、エッジ復元信号317は、474でローになる。したがって、クロックパルスの間に入力ゲート信号はディスエーブル状態に遷移し、エッジ復元出力信号317には完全なクロックパルス幅を有するパルスが現れる。ここでエッジ復元出力信号317は、それぞれが、入力ゲート信号311がハイの期間中のクロック信号313の各立ち上がりに対応する3つの完全なパルスを含むことがわかる。次いで、NANDゲート419からのエッジ復元出力信号317は、遅延素子340に送られ、そこから遅延クロック信号321が発生される。遅延クロック信号321を用いて、グリッチのない完全なクロックカウントを達成することができる。
図5Aは、リップルカウンタ310の詳細回路を示している。図示の例ではリップルカウンタ310は、Nを1より大きな整数として、N個のDFFを含む、従来のリップルカウンタである。この特定の例では、Nは3であり、リップルカウンタ310は、3つのDFF 511-1、511-2、および511-3を有する。3つのDFF 511-1、511-2、および511-3のそれぞれは、そのQ出力からD入力へ、それぞれのフィードバックインバータ513-1、513-2、または513-3を有する。エッジ復元回路によって生成される遅延クロック信号321は、第1のDFF 511-1のクロック入力CKに接続される。DFF 511-1および511-2のQ出力は、それぞれインバータ515-1および515-2を通じて、それぞれ次のDFF511-2および511-3の入力CKにクロック入力信号517-1および517-2を供給するように接続され、それによりDFF 511-2および511-3はそれぞれ、それらのクロック源を前段のDFFから取るようになる。入力リセット信号315およびリセット制御信号333は、AND論理回路を形成するNANDゲート352およびインバータ354を含む、リセット論理回路370に送られる。リセット制御信号333は、以下で説明するリセット制御論理回路によって、内部的に発生される。リセット論理回路370からの制御されたリセット信号335は、リップルカウンタ310のDFF 511-1、511-2、および511-3のリセット入力Rに供給される。DFF 511-1、511-2、および511-3のそれぞれは、制御されたリセット信号335が「ロー」状態になるとリセットされる。リップルカウンタ310を用いてカウント動作は、8まで行われる。この場合のカウンタ出力は、323で示され、先に図3の説明で示したように、出力信号324-0、324-1、および324-2を含む。より一般には、N個のDFFによる実装形態に対しては、カウント動作は、2Nまで行われる。
図5Bは、リップルカウンタ310内の信号を示す。これらは、遅延クロック信号321、ならびにカウンタ出力信号324-0、324-1、および324-2を有する。また、符号520にはカウント出力信号324-0、324-1、および324-2の状態の10進表示が示されている。図示の例では、遅延クロック信号321は、カウントされる連続したクロックパルスをもつ。より一般には、遅延クロック信号321は、(上述のように、入力ゲート信号の長さに応じた)クロックパルスのバーストを有することができる。リップルカウンタ310は、このようなクロックパルスごとにインクリメントし、8までカウントするのにかかる時間は、8個のこのようなクロックパルスを受け取るのにどれ位かかるかに応じて変化する。
図6Aは、図3のフラグ発生器330の詳細回路の例を示している。フラグ発生器330の目的は、ゲートされたクロックの8クロックサイクルの後に(より一般には、ゲートされたクロックの2Nクロックサイクルの後に)、出力を発生することである。図6Aを参照すると、遅延クロック信号321は遅延素子611によってさらに遅延され、このさらに遅延された信号はインバータ613によって反転される。反転された信号615は、2入力NORゲート619の一方の入力に送られる。カウント出力信号323に含まれる一群の出力信号324-0、324-1、および324-2は、NANDゲート621に送られ、その出力論理信号623は、NORゲート619の他方の入力に送られ、NORゲート619はカウント状態表示信号341を発生する。
図6Bは、遅延クロック信号321、カウント信号324-0、324-1、および324-2、出力論理信号623、遅延された反転クロック信号615、およびカウント状態表示信号341を含む、フラグ発生器330内の信号を示している。図6Aおよび6Bを参照すると、3つのカウント信号324-0、324-1、および324-2がハイになると、8サイクルがカウントされたことを意味し、NANDゲート621の出力論理信号623は、最後のサイクルの持続時間の間、ローになる。図示の例では、この信号は、遅延された反転クロック信号615と、NORゲート619で組み合わされ、結果として図示のように、カウント状態表示信号341は、遅延クロック信号321の最後のクロックサイクルの後半の間だけハイになる。カウント状態表示信号341は、8サイクルが生じたことを後続の論理動作が知るためのフラグとして、発せられる。たとえば、後続の論理回路がバイト幅ベースで動作する場合は、いつ次に動作するかを示すのに、このフラグを用いることができる。このフラグを用いて後続の論理回路は、ディジタル論理システム(図示せず)内のラッチおよびタイミング制御に関係する動作を開始する。NORゲート619は、遅延素子611およびインバータ613の後に、信号のレーシングによるグリッチ問題を避けるために接続される。遅延素子611での遅延量は、最大周波数と各論理ゲートのデバイス性能に応じて決められる。
図7Aは、リセット制御論理回路350の詳細回路の例を示す。この実施形態の場合のリセット制御論理回路は、リセットイネーブル信号743を生成するリセットイネーブル回路702を有し、リセットイネーブル信号743は、コマンド変化信号331上のコマンドに続く期間の間、および入力リセット信号315上のリセットに続く期間の間、リセットをイネーブルする。また、内部リセット発生回路704が示され、この回路はリセットイネーブル信号743によってイネーブルされたときに、入力ゲート信号311の正方向遷移、およびクロック313の後続の正方向遷移に追従して、リセット制御信号333上に内部リセットパルスを発生するように動作する。
次に、リセットイネーブル回路702および内部リセット発生回路704の特定の詳細な実装形態について説明する。再び図7Aを参照すると、入力ゲート信号311、クロック信号313、および入力リセット信号315は、それぞれDFF 711のD入力、クロック入力CK、およびリセット入力Rに送られる。DFF 711のQ出力信号712は、NANDゲート713に送られる。Q出力信号712はインバータ715によって反転され、反転された信号716は、インバータ715の時間遅延を有してNANDゲート713に送られる。コマンド変化フラグ信号331はインバータ721によって反転され、反転された信号はNANDゲート723に送られる。入力リセット信号315は遅延素子731に送られ、この素子は時間t1だけ信号を遅延させる。t1だけ遅延された信号は、パルス発生器733に送られる。遅延された信号に応答してパルス発生器733は、パルス幅t2をもつパルス信号734を発生する。パルス信号はインバータ735によって反転され、反転された信号(リセットパルス信号)737はNANDゲート723に送られる。入力リセット信号315はまた、出力信号741を有する別のNANDゲート725に送られ、出力信号741はNANDゲート723に送られる。NANDゲート723の出力信号(リセットイネーブル信号743)は、NANDゲート725および713に送られる。NANDゲート713の出力信号745は、NANDゲート751に送られる。NANDゲート751の出力信号752、クロック信号313、および入力リセット信号315はNANDゲート753に送られ、NANDゲート753は出力信号755をNANDゲート751に供給する。NANDゲート751は論理回路リセット信号752を出力し、この信号はインバータ757によって反転され、反転された信号はリセット制御信号333として供給される。リセット制御信号333はパルス発生器761に送られ、それから発生される出力信号はインバータ763で反転されて、反転されたパルス信号(リセットパルス信号)765をNANDゲート725に供給する。NANDゲート723と725は、出力(リセットイネーブル信号743)を有する。
Figure 0005355401
ラッチを形成するように接続される。同様にNANDゲート751と753は、論理回路リセット信号752を有する
Figure 0005355401
ラッチ構成に接続される。
図7Bは、リセット制御論理回路350内の信号を示している。これらは、クロック信号313、入力ゲート信号311、入力リセット信号315、コマンド変化フラグ信号331、DFF 711のQ出力信号712、反転された信号716、反転された信号(リセットパルス信号)737、リセットイネーブル信号743、NANDゲート713の出力信号745、NANDゲート753の出力信号755、リセット制御信号333、インバータ763からの反転されたパルス信号(リセットパルス信号)765、およびNANDゲート725の出力信号741を有する。
図7Aおよび7Bを参照すると、新しい動作の開始を意味する「入力」のハイへの遷移に応じて、新しいコマンドを表すコマンド変化フラグがアサートされる。新しいコマンドのアサーションだけが、8サイクル時間を繰り返すリップルカウンタをリセットすることができる。入力ゲート信号311は、入力ゲート信号311を発生する前段の論理システムから新しいコマンドが発せられるまでクロックのカウントを制御するだけである。リセットイネーブル信号743は、初期「リセット」動作、および前段の論理システムから発生される新しいコマンドの開始を示すコマンド変化信号331によってイネーブルされる。リセットイネーブル信号743のハイ状態の間、入力ゲート信号311のハイ状態が有効となる。
入力リセット信号315がハイになると、遅延素子731、パルス発生器733、およびインバータ735の動作により、反転された信号737にパルスが発生される。このようなパルスの例は、入力リセット信号315の立ち上がり781に追従して780にて示される。反転された信号737のこのようなパルスに追従して、NANDゲート723からのリセットイネーブル信号743は、782で示されるようにハイになる。
さらに、リセットイネーブル信号743の立ち上がりはまた、コマンド変化フラグ信号331の立ち上がりに追従する。この例は、コマンド変化フラグパルス786に追従する立ち上がり784で示される。
NANDゲート713に送られるDFF 711のQ出力信号712と、その反転された信号716(信号712と比べてわずかに遅延される)は、組み合わされて出力信号745にパルスを生成する。パルスは、信号712がハイになりかつ同時にリセットイネーブル信号743もハイとなるときは常に、信号712のパルスと反転された信号716のパルスの間の遅延の持続時間だけ持続する。インバータ715による遅延量は、信号716ｎのパルスを発生するように様々な奇数個のインバータを使用することによって微調整することができる。図7Bでは、信号745のパルス787は、入力リセット信号315の立ち上がり781に追従してリセットイネーブル信号743がアクティブとなっている期間内に示され、一方、信号745のパルス788は、コマンド変化フラグ信号331の入力パルス786に追従してリセットイネーブル信号743がアクティブとなっている期間内に示されている。
NANDゲート713からの出力信号745に現れる各パルスの下向きの遷移は、
Figure 0005355401
ラッチへのセット入力として働き、結果として論理回路リセット信号752の立ち上がり、および対応するリセット制御信号333の立ち下がりを生じる。具体的には、立ち下がり790、792は、パルス787、788に対応する。
Figure 0005355401
ラッチがセットされるたびに、それに続くクロック信号313の次の立ち下がりは、
Figure 0005355401
ラッチへのリセット入力として働き、結果として論理回路リセット信号752の立ち下がり、および対応するリセット制御信号333の立ち上がりを生じる。具体的には、リセット制御信号333の立ち上がり794、796は、クロック信号313の立ち下がり798、800に対応する。リセット制御信号333は、リップルカウンタのメインリセットとして働く。
リセット制御信号333の各立ち上がりは、結果として対応する論理回路リセット信号752のパルスを生じ、およびパルス発生器761およびインバータ763の結果としての反転されたパルス信号(リセットパルス信号)765に対応する負方向パルスを生じる。反転されたパルス信号765の負方向パルス802、804は、リセット制御信号333の立ち上がり794、796に追従することが示されている。
反転されたパルス信号765は、NANDゲート723、725から構成される
Figure 0005355401
ラッチへのリセット入力として働く。その結果として、反転されたパルス信号765の各パルスはラッチをリセットし、リセットイネーブル信号743をローに遷移させる。リセットイネーブル信号743の立ち下がり806、808は、反転されたパルス信号765のパルス802、804に対応することがわかる。その結果、セットされた後は、NANDゲート723、725から構成される
Figure 0005355401
ラッチからのリセットイネーブル信号743は、リセット制御信号333のパルスが完了した後までリセットされない。したがって、リセット制御信号333の単一のパルスが、リップルカウンタがリセットされるのを開始することになる。リセットイネーブル信号743がリセットされている間は、DFF 711のQ出力信号712およびその反転された信号716のさらなる遷移に関わらず、リセット制御信号333はハイのままとなる。
上記の機能では、リップルカウンタは、入力リセット信号315およびリセット制御信号333に応答してリセットされる。
図示の実施形態では、選択的なリセット動作が行われる。ディジタル論理システムでは、様々な入力状態が起こり得る。リセット制御論理回路350を用いると、特定の状態だけが、リップルカウンタ用のリセット信号を発生する。フィードバックリップル動作は、シーケンシャルクロックおよびエッジ検出パルス発生器によるパルス発生を用いて、重なりおよびタイミング違反がないことを確実にする。この結果を実現する特定の回路を示したが、リセット制御論理回路は、異なる論理回路を用いて同様に動作し得ることが理解される。
上述の実施形態では、信号はアクティブ「ハイ」の論理信号である。信号の論理「ハイ」および「ロー」状態は、それぞれハイおよびロー電源電圧VDDおよびVSSによって表すことができる。しかし設計上の選択に従って、信号はアクティブ「ロー」の信号でもよい。信号の論理「ハイ」および「ロー」状態は、それぞれローおよびハイ電源電圧VSSおよびVDDによって表すことができる。また、デバイス動作に伴う電圧は、「ハイ」および「ロー」電源電圧VDDおよびVSSから取り出した電圧でもよい。
たとえば、図4Bを参照すると、入力ゲート信号311はアクティブローの論理信号でもよい。特定のゲート間隔を定義する、前縁450および後縁454は、それぞれ立ち下がりおよび立ち上がりとすることができる。このような回路構成では、後縁の立ち上がりを有するクロック信号の重なったパルスが、完全に復元されることになる。
上述の実施形態では、簡単にするために、デバイス要素および回路は図に示されるように互いに接続される。パルスカウンタ装置への本発明の実際の応用では、回路、素子、デバイスなどは、互いに直接接続することができる。また、回路、素子、デバイスなどは、パルスカウンタの動作に必要な他の回路、素子、デバイスなどを通じて間接的に接続してもよい。したがって、パルスカウンタ装置の実際の構成では、回路、素子、デバイスなどは、互いに(直接または間接的に接続されて)結合される。
本発明の上述の実施形態は、一例としてのみ示されているものとする。当業者なら、添付の特許請求の範囲のみによって定義される本発明の範囲を逸脱せずに、特定の実施形態に対して変更、修正および変形をもたらすことができる。
111 入力ゲート信号
113 クロック信号
115 入力制御ゲート
117 ゲートされたクロック信号
119 リップルカウンタ
120 重なり
200 クロック信号
202 入力ゲート信号
204 ゲートされたクロック信号
206 クロック信号
208 入力ゲート信号
210 ゲートされたクロック信号
211 入力ゲート信号202の後縁
221 入力ゲート信号208の後縁
223 入力ゲート信号208の前縁
310 リップルカウンタ
311 入力ゲート信号
313 クロック信号
315 入力リセット信号
317 エッジ復元出力信号
320 クロックエッジ復元論理回路
321 遅延クロック信号
323 カウント出力信号
324-0 出力信号
324-1 出力信号
324-2 出力信号
330 フラグ発生器
331 コマンド変化フラグ信号
333 リセット制御信号
335 制御されたリセット信号
340 遅延素子
341 カウント状態表示信号
350 リセット制御論理回路
352 NANDゲート
354 インバータ
370 リセット論理回路
411 DFF
413 Q出力信号
415 NANDゲート
417 ゲートされたクロック信号
419 NANDゲート
423 NANDゲート
425 組合せ論理信号
450 前縁
454 後縁
460 立ち上がり
462 立ち上がり
464 立ち上がり
466 立ち下がり
468 立ち下がり
470 立ち下がり
472 立ち下がり
474 立ち下がり
476 立ち下がり
478 立ち下がり
480 立ち下がり
488 クロックゲート回路
489 組合せ論理回路
492 立ち上がり
511-1 DFF
511-2 DFF
511-3 DFF
513-1 フィードバックインバータ
513-2 フィードバックインバータ
513-3 フィードバックインバータ
515-1 インバータ
515-2 インバータ
517-1 クロック入力信号
517-2 クロック入力信号
520 10進表示
611 遅延素子
613 インバータ
615 反転クロック信号
619 NORゲート
621 NANDゲート
623 出力論理信号
702 リセットイネーブル回路
704 内部リセット発生回路
711 DFF
712 Q出力信号
713 NANDゲート
715 インバータ
716 反転された信号
721 インバータ
723 NANDゲート
725 NANDゲート
731 遅延素子
733 パルス発生器
735 インバータ
737 反転された信号
741 出力信号
743 リセットイネーブル信号
745 出力信号
751 NANDゲート
752 論理回路リセット信号
753 NANDゲート
755 出力信号
757 インバータ
761 パルス発生器
763 インバータ
765 反転されたパルス信号(リセットパルス信号)
781 立ち上がり
782 リセットイネーブル信号
784 立ち上がり
786 入力パルス
787 パルス
788 パルス
790 立ち下がり
792 立ち下がり
794 立ち上がり
796 立ち上がり
798 立ち下がり
800 立ち下がり
802 負方向パルス
804 負方向パルス
806 立ち下がり
808 立ち下がり

Claims (22)

  1. 特定の時間間隔の間に入力パルスをカウントする装置であって、
    入力ゲート動作を行い、クロック信号および入力ゲート信号に応答してクロックエッジ復元出力信号を生成するための入力ゲート回路と、
    前記クロックエッジ復元出力信号に含まれるパルスをカウントするためのカウンタ回路と
    を備え、
    前記クロック信号は、第1および第2の方向のエッジを有する入力パルスを有し、
    前記エッジの前記第2の方向は、前記第1の方向の反対であり、
    前記クロックエッジ復元出力信号は、前記入力ゲート信号がイネーブル状態である間および前記ゲート信号がイネーブル状態からディスエーブル状態に遷移するときに生じる、前記クロック信号の前記第1および第2の方向のエッジのいずれかのそれぞれに対して、それぞれ完全なクロックパルスを有し、
    前記入力ゲート回路は、
    前記入力ゲート信号を用いて、ゲートされたクロック信号を生成するために前記クロック信号をゲートするためのクロックゲート回路と、
    前記クロックエッジ復元出力信号を出力するセットリセットラッチと
    を備え、
    前記セットリセットラッチは、前記ゲートされたクロック信号を受け取るためのセット入力と、前記クロック信号を受け取るためのリセット入力とを有する、ことを特徴とする装置。
  2. 前記ゲートされたクロック信号は、前記クロック信号のクロックパルスの間に前記入力ゲート信号がディスエーブル状態に遷移するとき、短いクロックパルスを含む、請求項1に記載の装置。
  3. 前記セットリセットラッチは、
    前記クロック信号の第1の方向のエッジに対応する、ゲートされたクロック信号の各遷移に対して、前記クロックエッジ復元出力信号に第1の方向のエッジを生成し、前記クロック信号の各第2の方向のエッジに対して、前記クロックエッジ復元出力信号に第2の方向のエッジを生成するための組合せ論理回路をさらに備える、請求項2に記載の装置。
  4. 前記クロックゲート回路は、
    前記クロック信号に応答して前記入力ゲート信号の論理状態をラッチするためのラッチ回路であって、それによってラッチ出力信号を生成するラッチ回路と、
    前記ラッチ出力信号、前記入力ゲート信号、および前記クロック信号に応答して、前記ゲートされたクロック信号を生成するためのゲート論理回路と
    を備える、請求項3に記載の装置。
  5. 前記カウンタ回路のリセット動作を制御するためのリセット制御論理回路をさらに備える、請求項1に記載の装置。
  6. 前記リセット制御論理回路は、
    前記入力ゲート信号、前記クロック信号、リセット信号、およびコマンド変化信号に応答して、リセット制御信号を生成するためのリセット発生回路を備える、請求項5に記載の装置。
  7. 前記リセット制御回路は、
    前記コマンド信号上のコマンドに続く期間の間、および前記リセット信号のイネーブル状態への遷移に続く期間の間、リセットをイネーブルする、リセットイネーブル信号を生成するためのリセットイネーブル回路をさらに備える、請求項6に記載の装置。
  8. 前記リセット発生回路は、
    前記リセットイネーブル信号によってイネーブルされたとき、前記入力ゲート信号の正方向遷移および後続の前記クロックの正方向遷移に追従して、内部リセットパルスを発生するための、内部リセット発生回路を備える、請求項7に記載の装置。
  9. 前記内部リセット発生回路は、
    前記入力ゲート信号を遅延させて遅延入力ゲート信号を発生するための入力ゲート信号遅延回路と、
    前記リセットイネーブル信号および前記遅延入力ゲート信号を論理的に組み合わせて前記リセット制御信号を発生するための論理回路と
    を備える、請求項8に記載の装置。
  10. 前記入力ゲート信号遅延回路は、
    D入力として前記入力ゲート信号、クロック入力としてクロック信号を受け取り、Q出力を生成するためのD型フリップフロップと、
    遅延を処理した後に、前記Q出力の遅延された反転を生成するためのインバータ回路と
    を備え、
    前記Q出力および前記Q出力の前記遅延された反転は共に、前記リセットイネーブル信号および前記遅延入力ゲート信号を論理的に組み合わせて前記リセット制御信号を供給するための前記論理回路への入力となる、請求項9に記載の装置。
  11. 前記インバータ回路は、
    前記Q出力の前記遅延された反転を発生する奇数個のインバータであって、前記インバータのそれぞれは信号遅延を生じる、インバータを備える、請求項10に記載の装置。
  12. 前記リセットイネーブル回路は、
    前記リセット信号を遅延させて遅延リセット信号を発生するための遅延回路と、
    リセットパルス信号を供給するために、前記遅延リセット信号に応答してパルス信号を発生するためのパルス発生器と
    を備える、請求項7に記載の装置。
  13. 前記リセットイネーブル回路は、
    前記リセット制御信号に応答して第2のパルス信号を発生するための第2のパルス発生器であって、前記第2のパルス信号は、前記リセット制御信号を自己生成するために供給される、第2のパルス発生器をさらに備える、請求項12に記載の装置。
  14. 前記リセットイネーブル回路は、
    前記第2のパルス信号を前記リセットパルス信号と論理的に組み合わせるための論理回路をさらに備える、請求項13に記載の装置。
  15. 前記カウンタ回路は、
    前記クロックエッジ復元出力信号に含まれる前記パルスをカウントするように直列に接続された複数のフリップフロップ(FF)回路を備え、前記カウンタ回路はフィードバックループを有し、前記複数のFF回路は、クロック源として前記クロックエッジ復元出力信号を受け取るための第1のFF回路を含み、前記複数のFF回路の残りのFF回路のそれぞれは前段のFF回路の出力からクロック源を取り、前記FF回路のそれぞれは出力信号を発生する、請求項1に記載の装置。
  16. 前記クロックエッジ復元出力信号および前記FF回路からの前記出力信号に応答して、前記カウンタ回路の論理動作のポイントを検出するための論理動作検出回路をさらに備える、請求項15に記載の装置。
  17. 前記論理動作検出回路は、
    前記クロックエッジ復元出力信号および前記FF回路からの前記出力信号に応答してフラグを発するためのフラグ発生回路を備え、前記フラグは次段の論理システムがその中のラッチおよびタイミング制御に関係する動作を開始するためのものである、請求項16に記載の装置。
  18. 入力パルスをカウントする方法であって、
    前記入力パルスを有するクロック信号および入力ゲート信号を受け取るステップと、
    ゲートされたクロックパルスおよびクロックエッジが復元されたパルスを有する、クロックエッジ復元出力信号を生成するために、前記クロック信号の前記入力パルスのクロックエッジ復元を行うステップと、
    直列に接続された複数のフリップフロップ(FF)回路を有するカウンタ回路を用いて、前記クロックエッジ復元出力信号に含まれる前記パルスをカウントするステップと
    を有し、
    前記カウンタ回路は、フィードバックループを有し、前記複数のFF回路は、クロック源として前記クロックエッジ復元出力信号を受け取るための第1のFF回路を有し、前記複数のFF回路の残りのFF回路のそれぞれは、前段のFF回路の出力からクロック源を取り、
    前記クロックエッジ復元出力信号は、セットリセットラッチから出力され、
    前記セットリセットラッチは、前記ゲートされたクロック信号を受け取るためのセット入力と、前記クロック信号を受け取るためのリセット入力とを有する、方法。
  19. 次段の論理システムが、ディジタル論理システム内のラッチおよびタイミング制御に関係する動作を開始するための、前記次段の論理システムの論理動作のポイントを検出するためのフラグを発するステップと、
    前記カウンタ回路のリセット動作を制御するステップと
    をさらに有する請求項18に記載の方法。
  20. 特定の時間間隔の間に入力パルスをカウントする装置であって、
    入力ゲート動作を行い、クロック信号および入力ゲート信号に応答してクロックエッジ復元出力信号を生成するための入力ゲート回路と、
    前記クロックエッジ復元出力信号に含まれるパルスをカウントするためのカウンタ回路と
    を備え、
    前記クロック信号は、第1および第2の方向のエッジを有する入力パルスを有し、
    前記エッジの前記第2の方向は、前記第1の方向の反対であり、
    前記クロックエッジ復元出力信号は、前記入力ゲート信号がイネーブル状態である間および前記ゲート信号がイネーブル状態からディスエーブル状態に遷移するときに生じる、前記クロック信号の前記第1および第2の方向のエッジのいずれかのそれぞれに対して、それぞれ完全なクロックパルスを有し、
    前記入力ゲート回路は、
    前記入力ゲート信号を用いて、ゲートされたクロック信号を生成するために前記クロック信号をゲートするためのクロックゲート回路であって、前記ゲートされたクロック信号は、前記クロック信号のクロックパルスの間に前記入力ゲート信号がディスエーブル状態に遷移するとき、短いクロックパルスを含む、クロックゲート回路を備え、
    前記入力ゲート回路は、
    前記クロック信号の第1の方向のエッジに対応する、ゲートされたクロック信号の各遷移に対して、前記クロックエッジ復元出力信号に第1の方向のエッジを生成し、前記クロック信号の各第2の方向のエッジに対して、前記クロックエッジ復元出力信号に第2の方向のエッジを生成するための組合せ論理回路をさらに備える、ことを特徴とする装置。
  21. 前記クロックゲート回路は、
    前記クロック信号に応答して前記入力ゲート信号の論理状態をラッチするためのラッチ回路であって、それによってラッチ出力信号を生成するラッチ回路と、
    前記ラッチ出力信号、前記入力ゲート信号、および前記クロック信号に応答して、前記ゲートされたクロック信号を生成するためのゲート論理回路と
    を備える、請求項20に記載の装置。
  22. 前記組合せ論理回路は、
    前記クロック信号を受け取るためのセット入力と、前記ゲートされたクロック信号を受け取るためのリセット入力とを有するラッチを備える、請求項21に記載の装置。
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8045662B2 (en) * 2007-06-22 2011-10-25 Texas Instruments Incorporated Binary ripple counter sampling with adjustable delays
US8594170B2 (en) 2011-10-24 2013-11-26 Sigear Europe Sarl Clock masking scheme in a mixed-signal system
WO2013062855A1 (en) * 2011-10-24 2013-05-02 Sigear Europe Sarl Mixed-signal radio frequency receiver implementing multi-mode spur avoidance
US8576951B2 (en) 2011-10-24 2013-11-05 Sigear Europe Sarl Mixed-signal radio frequency receiver implementing multi-mode spur avoidance
TWI505145B (zh) * 2014-04-18 2015-10-21 Waltop Int Corp 計頻電路及其方法
US9590602B2 (en) * 2014-06-13 2017-03-07 Stmicroelectronics International N.V. System and method for a pulse generator
US10996272B2 (en) * 2014-08-27 2021-05-04 Teradyne, Inc. One-shot circuit
US9680459B2 (en) * 2014-12-11 2017-06-13 Intel Corporation Edge-aware synchronization of a data signal
US9496879B1 (en) 2015-09-01 2016-11-15 Qualcomm Incorporated Multiphase clock data recovery for a 3-phase interface
KR101706016B1 (ko) * 2016-05-29 2017-02-13 강희복 Power Clock Counter 적용을 위한 음의 문턱전압 5-단자 엔모스 트랜지스터 소자를 이용한 전력 공급 회로 장치
US10163486B1 (en) * 2017-08-31 2018-12-25 Micron Technology, Inc. Command signal clock gating
KR101998587B1 (ko) * 2018-03-07 2019-07-10 (주)에이디테크놀로지 제어신호와 입력신호의 동시 전이에 따른 출력 오류를 방지하는 래치 회로
US11543849B2 (en) 2019-04-22 2023-01-03 Samsung Electronics Co., Ltd. Integrated clock gater latch structures with adjustable output reset
CN110048712A (zh) * 2019-05-17 2019-07-23 湖北京邦科技有限公司 脉冲产生装置和包括该脉冲产生装置的芯片
US11133807B2 (en) * 2019-06-24 2021-09-28 Texas Instruments Incorporated Phase-locked loop slip detector
CN113808634B (zh) * 2020-06-11 2024-02-27 华邦电子股份有限公司 延迟锁相回路装置及其更新方法
US11211103B1 (en) * 2020-08-18 2021-12-28 Micron Technology, Inc. Burst clock control based on partial command decoding in a memory device
CN112865787B (zh) * 2021-02-15 2024-06-07 北京瑞尔天天科技有限公司 一种高精度、高稳定度脉冲计数电路

Family Cites Families (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3894246A (en) * 1974-06-24 1975-07-08 Rockwell International Corp Clock recovering apparatus and method
JPS5547736A (en) 1978-09-30 1980-04-04 Toshiba Corp Pulse count circuit
JPS5773522A (en) 1980-10-24 1982-05-08 Hitachi Ltd Pulse correcting circuit
JPS5773533A (en) * 1980-10-24 1982-05-08 Hitachi Denshi Ltd Antenna switch circuit
GB2109651B (en) * 1981-11-11 1985-08-21 Marconi Instruments Ltd A gating arrangement
US4521898A (en) * 1982-12-28 1985-06-04 Motorola, Inc. Ripple counter circuit having reduced propagation delay
US4612658A (en) * 1984-02-29 1986-09-16 Tektronix, Inc. Programmable ripple counter having exclusive OR gates
US4862407A (en) * 1987-10-05 1989-08-29 Motorola, Inc. Digital signal processing apparatus
US4891827A (en) * 1988-03-07 1990-01-02 Digital Equipment Corporation Loadable ripple counter
JPH02108326A (ja) 1988-10-18 1990-04-20 Mitsubishi Electric Corp カウンタラツチ回路
JPH02206222A (ja) 1989-02-03 1990-08-16 Mitsubishi Electric Corp カウンタ
JPH084749Y2 (ja) * 1990-03-05 1996-02-07 株式会社アドバンテスト クロック抽出回路
US5060243A (en) * 1990-05-29 1991-10-22 Motorola, Inc. Ripple counter with reverse-propagated zero detection
JPH04117727A (ja) * 1990-09-06 1992-04-17 Mitsubishi Electric Corp カウンター回路
JPH04302527A (ja) 1991-03-29 1992-10-26 Mazda Motor Corp 計数回路
JP2785075B2 (ja) 1991-04-03 1998-08-13 株式会社アドバンテスト パルス遅延回路
US5287478A (en) * 1991-08-06 1994-02-15 R-Byte, Inc. Digital data tape storage system utilizing plurality of read/write heads with system diagnostic capability
JPH05327479A (ja) * 1992-05-18 1993-12-10 Oki Micro Design Miyazaki:Kk 半導体集積回路装置
US5537062A (en) * 1995-06-07 1996-07-16 Ast Research, Inc. Glitch-free clock enable circuit
JP2870453B2 (ja) * 1995-06-29 1999-03-17 日本電気株式会社 パルス幅補正回路
US5822579A (en) * 1997-10-30 1998-10-13 Texas Instruments Incorporated Microprocessor with dynamically controllable microcontroller condition selection
US6026140A (en) * 1998-04-21 2000-02-15 Seiko Communications Systems Inc. Low power programmable ripple counter
JP3903607B2 (ja) 1998-08-14 2007-04-11 株式会社明電舎 パルス入力回路におけるパルスカウント方式
US6064712A (en) * 1998-09-23 2000-05-16 Lucent Technologies Inc. Autoreload loop counter
US6987823B1 (en) * 2000-02-07 2006-01-17 Rambus Inc. System and method for aligning internal transmit and receive clocks
JP3937686B2 (ja) 2000-04-27 2007-06-27 横河電機株式会社 リップルカウンタ、及びリップルカウンタにおけるカウンタ補整方法
US6946881B1 (en) * 2002-06-14 2005-09-20 National Semiconductor Corporation Method to detect the polarity of sync signals without external capacitor or clock
US6853698B1 (en) * 2004-04-20 2005-02-08 Xilinx, Inc. Ripple counter circuits and methods providing improved self-testing functionality

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