JPH06110654A - データ一致検出回路 - Google Patents
データ一致検出回路Info
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- JPH06110654A JPH06110654A JP4301389A JP30138992A JPH06110654A JP H06110654 A JPH06110654 A JP H06110654A JP 4301389 A JP4301389 A JP 4301389A JP 30138992 A JP30138992 A JP 30138992A JP H06110654 A JPH06110654 A JP H06110654A
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- 230000005540 biological transmission Effects 0.000 claims description 16
- 230000007257 malfunction Effects 0.000 abstract description 3
- 238000007562 laser obscuration time method Methods 0.000 abstract description 2
- 230000000873 masking effect Effects 0.000 description 5
- 230000007704 transition Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 3
- 239000000470 constituent Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
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- G—PHYSICS
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
-
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/20—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits characterised by logic function, e.g. AND, OR, NOR, NOT circuits
- H03K19/21—EXCLUSIVE-OR circuits, i.e. giving output if input signal exists at only one input; COINCIDENCE circuits, i.e. giving output only if all input signals are identical
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K23/00—Pulse counters comprising counting chains; Frequency dividers comprising counting chains
- H03K23/64—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two
- H03K23/66—Pulse counters comprising counting chains; Frequency dividers comprising counting chains with a base or radix other than a power of two with a variable counting base, e.g. by presetting or by adding or suppressing pulses
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Abstract
(57)【要約】
【目的】 比較ビット郡の遷移時に発生し易い誤作動を
防止するデータ一致検出回路を提供する。 【構成】 ｎビットのデータを入力するレジス夕ー部１
０と、ｎビットのデータと比較するために（０）から
（２n −１）までの数をカウントするカウンター部２０
と、レジスター部１０の出力信号とカウンター部２０の
出力信号の各対応ビットを比較して一致検出信号を発生
する比較部３０と，比較部３０の出力に連結されｎビッ
トのデータ入力開始時点から最終入力時点まで比較部出
力を不一致状態値に設定するためのマスク部４０と，マ
スク部４０の出力信号と比較部の出力信号の論理積を出
力する論理手段５０とを備える． 【効果】 間違いなく正確にデータの一致検出が可能と
なる。
防止するデータ一致検出回路を提供する。 【構成】 ｎビットのデータを入力するレジス夕ー部１
０と、ｎビットのデータと比較するために（０）から
（２n −１）までの数をカウントするカウンター部２０
と、レジスター部１０の出力信号とカウンター部２０の
出力信号の各対応ビットを比較して一致検出信号を発生
する比較部３０と，比較部３０の出力に連結されｎビッ
トのデータ入力開始時点から最終入力時点まで比較部出
力を不一致状態値に設定するためのマスク部４０と，マ
スク部４０の出力信号と比較部の出力信号の論理積を出
力する論理手段５０とを備える． 【効果】 間違いなく正確にデータの一致検出が可能と
なる。
Description
【０００１】
【産業上の利用分野】本発明はパルスカウンタの出力ビ
ット群と別途設定される参照ビット群を比較するデータ
一致検出回路に関し、特に比較ビット群の遷移時に発生
しやすい誤動作を防止するためのマスク機能を備えたデ
ータ一致検出回路に関する。
ット群と別途設定される参照ビット群を比較するデータ
一致検出回路に関し、特に比較ビット群の遷移時に発生
しやすい誤動作を防止するためのマスク機能を備えたデ
ータ一致検出回路に関する。
【０００２】
【従来の技術】従来は図ｌに示すような簡単な回路構成
が用いられていた。しかし参照ビット群（Ｄｌ，Ｄ２，
Ｄ３，Ｄ４）の変更時には、不安定な遷移状態とパルス
カウンタの出力ビット（Ｑｌ，Ｑ２，Ｑ３，Ｑ４）が偶
然一致することにより、一致検出信号を出力する問題が
あった。
が用いられていた。しかし参照ビット群（Ｄｌ，Ｄ２，
Ｄ３，Ｄ４）の変更時には、不安定な遷移状態とパルス
カウンタの出力ビット（Ｑｌ，Ｑ２，Ｑ３，Ｑ４）が偶
然一致することにより、一致検出信号を出力する問題が
あった。
【０００３】この状況を図ｌ、図２を用いて説明する。
【０００４】図ｌにおいて、４ビットデータを貯藏する
レジスター部１０と、前記４ビットデータと比較するた
めのデータを出力するためのカウンター部２０と、前記
レジスター部１０の出力信号と前記カウンター部２０の
出力信号を入力して比較し一致を検出する比較部３０か
ら構成されている。
レジスター部１０と、前記４ビットデータと比較するた
めのデータを出力するためのカウンター部２０と、前記
レジスター部１０の出力信号と前記カウンター部２０の
出力信号を入力して比較し一致を検出する比較部３０か
ら構成されている。
【０００５】前記レジスター部１０は、イネーブル信号
ＥＮＩ，ＥＮ２，ＥＮ３，ＥＮ４にそれぞれ応じてそれ
ぞれのデータ信号Ｄ１，Ｄ２，Ｄ３，Ｄ４をラッチさせ
るラッチ回路１１，１２，１３，１４から構成されてい
る。
ＥＮＩ，ＥＮ２，ＥＮ３，ＥＮ４にそれぞれ応じてそれ
ぞれのデータ信号Ｄ１，Ｄ２，Ｄ３，Ｄ４をラッチさせ
るラッチ回路１１，１２，１３，１４から構成されてい
る。
【０００６】前記カウンター部２０はリセット信号Ｒに
応じてリセットされ、クロック信号ＣＫに非同期的な４
個のＴフリップフロップ２１，２２，２３，２４から構
成されている。
応じてリセットされ、クロック信号ＣＫに非同期的な４
個のＴフリップフロップ２１，２２，２３，２４から構
成されている。
【０００７】比較部３０は、入力端子１Ｎ１を通じて入
力されるレジスター１０の出力と入力端子１Ｎ２を通じ
て入力されるカウンター２０の出力信号Ｑ１，Ｑ２，Ｑ
３，Ｑ４をそれぞれ比較するための比較器３１，３２，
３３，３４と、前記比較器３１，３２，３３，３４の出
力信号を入力して一致検出信号を出力するＮＯＲゲート
３５から構成されている。
力されるレジスター１０の出力と入力端子１Ｎ２を通じ
て入力されるカウンター２０の出力信号Ｑ１，Ｑ２，Ｑ
３，Ｑ４をそれぞれ比較するための比較器３１，３２，
３３，３４と、前記比較器３１，３２，３３，３４の出
力信号を入力して一致検出信号を出力するＮＯＲゲート
３５から構成されている。
【０００８】図２は図ｌで示した回路の動作を説明する
ための動作タイミング図を示すものである。
ための動作タイミング図を示すものである。
【０００９】カウンター部２０ではリセット信号Ｒが
“ロー”のときＴフリップフロップ２１，２２，２３，
２４はリセットされ，リセット信号Ｒが“ハイ”になり
クロック信号ＣＫに応じて“００００”から“ｌｌｌ
１”までを計数する。
“ロー”のときＴフリップフロップ２１，２２，２３，
２４はリセットされ，リセット信号Ｒが“ハイ”になり
クロック信号ＣＫに応じて“００００”から“ｌｌｌ
１”までを計数する。
【００１０】間違った検出信号が発生する例として、レ
ジスター１０の出力信号が“００１０”であり、前記カ
ウンター部２０の出力信号が“００１０”のとき、前記
比較手段３０の比較器３１，３２，３３，３４は“００
００”を出力し，前記比較手段３０のＮＯＲゲート３５
の出力信号は“ハイ”になる。そしてレジスター１０の
イネーブル信号ＥＮＩ，ＥＮ２，ＥＮ３，ＥＮ４に応じ
て“０ｌ０１”のデータ信号Ｄ１，Ｄ２，Ｄ３，Ｄ４が
入力されるとしよう。このとタイミング不一致などによ
り前記レジスター１０のイネーブル信号ＥＮＩ，ＥＮ２
に応じて前記レジスター１１，１２にデータ“ｏｒ”の
信号Ｄｌ，Ｄ２が入力されると共に出力され、このとき
カウンター部２０の出力信号が“０１１０゛となって比
較部３０は間違った一致検出信号を出力することにな
る。
ジスター１０の出力信号が“００１０”であり、前記カ
ウンター部２０の出力信号が“００１０”のとき、前記
比較手段３０の比較器３１，３２，３３，３４は“００
００”を出力し，前記比較手段３０のＮＯＲゲート３５
の出力信号は“ハイ”になる。そしてレジスター１０の
イネーブル信号ＥＮＩ，ＥＮ２，ＥＮ３，ＥＮ４に応じ
て“０ｌ０１”のデータ信号Ｄ１，Ｄ２，Ｄ３，Ｄ４が
入力されるとしよう。このとタイミング不一致などによ
り前記レジスター１０のイネーブル信号ＥＮＩ，ＥＮ２
に応じて前記レジスター１１，１２にデータ“ｏｒ”の
信号Ｄｌ，Ｄ２が入力されると共に出力され、このとき
カウンター部２０の出力信号が“０１１０゛となって比
較部３０は間違った一致検出信号を出力することにな
る。
【００１１】
【発明が解決しようとする課題】本発明の目的は、全て
のｎビットのデータがラッチされた後にデータの一致検
出動作を遂行するためにｎビットのデータが書かれる時
間をマスクするデータ一致検出回路を提供することであ
る。
のｎビットのデータがラッチされた後にデータの一致検
出動作を遂行するためにｎビットのデータが書かれる時
間をマスクするデータ一致検出回路を提供することであ
る。
【００１２】また、一般的に比較入力の遷移時の不安定
性を除くための出力マスクを提供することである。
性を除くための出力マスクを提供することである。
【００１３】
【課題を解決するための手段】このような目的を達成す
るために本発明のデータ一致検出回路は、ｎビットのデ
ータを入力するレジスター部と前記ｎビットのデータと
比較するために（０）から（２n −ｌ）までの数をカウ
ントするカウンターと、前記レジスター部の出力信号と
前記カウンター部の出力信号のそれぞれを比較して一致
検出信号を発生する比較部と、前記比較部の出力に連結
され前記ｎビットのデータ入力開始時点から最終入力時
点までマスクする（比較部出力を不一致状態値に設定す
る）ためのマスク部と、前記マスク部の出力信号と前記
比較部の出力信号を論理和して出力する論理手段から構
成されたことを特徴とする。なお、回路が複雑になるこ
とを許すならば、第２の発明として比較回路に入力され
る全比較ビットの遷移を検出して一定期間マスクするこ
とも考えられる。この場合のマスク回路は図６の回路を
使うとよい。更に時間の短かい出力を無視する図７の回
路もある。
るために本発明のデータ一致検出回路は、ｎビットのデ
ータを入力するレジスター部と前記ｎビットのデータと
比較するために（０）から（２n −ｌ）までの数をカウ
ントするカウンターと、前記レジスター部の出力信号と
前記カウンター部の出力信号のそれぞれを比較して一致
検出信号を発生する比較部と、前記比較部の出力に連結
され前記ｎビットのデータ入力開始時点から最終入力時
点までマスクする（比較部出力を不一致状態値に設定す
る）ためのマスク部と、前記マスク部の出力信号と前記
比較部の出力信号を論理和して出力する論理手段から構
成されたことを特徴とする。なお、回路が複雑になるこ
とを許すならば、第２の発明として比較回路に入力され
る全比較ビットの遷移を検出して一定期間マスクするこ
とも考えられる。この場合のマスク回路は図６の回路を
使うとよい。更に時間の短かい出力を無視する図７の回
路もある。
【００１４】
【作用】本発明によるデータ一致検出回路はｎビットの
データを順序的にレジスターに入力し、前記レジスター
にｎビットのデータ入力開始時点から最終入力時点まで
をマスクする回路を付加的に連結することができる。ま
た、第２発明によればデータ書こみ方法とは無関係に遷
移時の誤動作を防止できる。
データを順序的にレジスターに入力し、前記レジスター
にｎビットのデータ入力開始時点から最終入力時点まで
をマスクする回路を付加的に連結することができる。ま
た、第２発明によればデータ書こみ方法とは無関係に遷
移時の誤動作を防止できる。
【００１５】
【実施例】以下、添付された図面を参考にして本発明に
よるデータ一致検出回路を説明する。図３は本発明によ
るデータ一致検出回路を示すものである。
よるデータ一致検出回路を説明する。図３は本発明によ
るデータ一致検出回路を示すものである。
【００１６】図３で示した本発明によるデータ一致検出
回路の構成要件のうち、レジスター部１０、カウンター
部２０、比較部３０は図ｌで示した従來回路の構成要件
と一致するので詳しい説明は省略する。マスク部４０と
論理手段５０は本発明の特有な構成要件である。
回路の構成要件のうち、レジスター部１０、カウンター
部２０、比較部３０は図ｌで示した従來回路の構成要件
と一致するので詳しい説明は省略する。マスク部４０と
論理手段５０は本発明の特有な構成要件である。
【００１７】マスク部４０は図ｌで示したレジスター部
１０の最下位ビットイネーブル信号ＥＮ１発生時点から
最上位ビットイネーブル信号ＥＮ４発生時点までの期間
をマスクするために、前記イネーブル信号ＥＮ１を一つ
の入力端子に入力するＮＯＲゲート４１と前記ＮＯＲゲ
ート４１の出力信号と前記イネーブル信号ＥＮ４を入力
し、その出力信号を前記ＮＯＲゲート４１のもう一の入
力端子に連結するＮＯＲケート４２から構成されてい
る。論理手段５０は前記ＮＯＲゲート４１の出力信号と
前記比較部３０の出力信号を論理積するＮＡＮＤゲート
５１とインバーター５２から構成されている。
１０の最下位ビットイネーブル信号ＥＮ１発生時点から
最上位ビットイネーブル信号ＥＮ４発生時点までの期間
をマスクするために、前記イネーブル信号ＥＮ１を一つ
の入力端子に入力するＮＯＲゲート４１と前記ＮＯＲゲ
ート４１の出力信号と前記イネーブル信号ＥＮ４を入力
し、その出力信号を前記ＮＯＲゲート４１のもう一の入
力端子に連結するＮＯＲケート４２から構成されてい
る。論理手段５０は前記ＮＯＲゲート４１の出力信号と
前記比較部３０の出力信号を論理積するＮＡＮＤゲート
５１とインバーター５２から構成されている。
【００１８】図４は図３で示した回路の動作を説明する
ための動作タイミング図を示したものである。
ための動作タイミング図を示したものである。
【００１９】図４において、”ロー“レベルのリセット
信号Ｒが印加されるとＴフリップフロップ２１，２２，
２３，２４がリセットされる。以後、リセツト信号Ｒ
が”ハイ“レベルになるとクロック信号ＣＫに応じて”
００００“から”ｌｌｌ１“までカウントアップする。
マスク部４０は最下位ビットイネーブル信号ＥＮ１が”
ハイ“レベルの場合およびＥＮが”ロー”となった後最
上位ビットイネーブル信号ＥＮ４が”ハイ”レベルにな
るまで継続して“ロー”レベルを出力する。即ち、論理
手段５０は検出信号の出力を停止させる。又マスク部４
０は最下位ビットイネーブル信号ＥＮ１が“ロー”レベ
ルであり最上位ビットイネーブル信号ＥＮ４が“ロー”
レベルのとき“ハイ”レベルを出力する。したがって、
前記ＮＯＲゲート３５のデータ一致検出信号をＮＡＮＤ
ゲート５１とインバーター５２を通じて出力することに
なる。即ち、本発明によるデータ一致検出回路は最下位
ビットのイネーブル時点から最上位ビットのイネーブル
時点までをマスクすることにより間違いを防止すること
ができる。
信号Ｒが印加されるとＴフリップフロップ２１，２２，
２３，２４がリセットされる。以後、リセツト信号Ｒ
が”ハイ“レベルになるとクロック信号ＣＫに応じて”
００００“から”ｌｌｌ１“までカウントアップする。
マスク部４０は最下位ビットイネーブル信号ＥＮ１が”
ハイ“レベルの場合およびＥＮが”ロー”となった後最
上位ビットイネーブル信号ＥＮ４が”ハイ”レベルにな
るまで継続して“ロー”レベルを出力する。即ち、論理
手段５０は検出信号の出力を停止させる。又マスク部４
０は最下位ビットイネーブル信号ＥＮ１が“ロー”レベ
ルであり最上位ビットイネーブル信号ＥＮ４が“ロー”
レベルのとき“ハイ”レベルを出力する。したがって、
前記ＮＯＲゲート３５のデータ一致検出信号をＮＡＮＤ
ゲート５１とインバーター５２を通じて出力することに
なる。即ち、本発明によるデータ一致検出回路は最下位
ビットのイネーブル時点から最上位ビットのイネーブル
時点までをマスクすることにより間違いを防止すること
ができる。
【００２０】図５Ａは本発明による一実施例のラッチ回
路を示す図である。
路を示す図である。
【００２１】図５Ａにおいて、イネーブル信号ＥＮに応
じて入力信号Ｄを伝送するＣＭＯＳ伝送ゲート６０と、
前記伝送ゲート６０の出力信号を中継して出力する直列
連結された２個のインバーター６１、６２と、前記イン
バーター６１の出力に直列連結されたインバーター６
３、前記インバーター６３の出力信号を反転イネーブル
信号ＥＮＢに応じて前記インバーター６１の入力に伝送
するためのＣＭＯＳ伝送ゲート６４から構成されてい
る。インバーター６３とＣＭＯＳ伝送ゲート６４は伝送
ゲート６０の出力をラッチするためのものである。
じて入力信号Ｄを伝送するＣＭＯＳ伝送ゲート６０と、
前記伝送ゲート６０の出力信号を中継して出力する直列
連結された２個のインバーター６１、６２と、前記イン
バーター６１の出力に直列連結されたインバーター６
３、前記インバーター６３の出力信号を反転イネーブル
信号ＥＮＢに応じて前記インバーター６１の入力に伝送
するためのＣＭＯＳ伝送ゲート６４から構成されてい
る。インバーター６３とＣＭＯＳ伝送ゲート６４は伝送
ゲート６０の出力をラッチするためのものである。
【００２２】図５Ｂは本発明による一実施例のＴフリッ
プフロップを示す図である。
プフロップを示す図である。
【００２３】図５Ｂにおいて、リセット信号Ｒにより出
力ＱをリセットさせるためのＮＡＮＤゲート７０とイン
バーター７１と、クロック信号ＣＫに応じて前記インバ
ーター７１の出力信号を伝送するためのＣＭＯＳ伝送ゲ
ート７２とインバーター７３と、又前記ＮＡＮＤゲート
７０の出力信号を反転したインバーター７５の出力信号
をラッチさせるために前記ＮＡＮＤゲート７０の入力に
連結されたＣＭＯＳ伝送ゲート７６と、反転クロック信
号ＣＫＢに応じて前記インバーター７３の出力信号を反
転したインバーター７７の出力信号をラッチさせるため
に、前記インバーター７３の入力に連結されるＣＭＯＳ
伝送ゲート７８から構成されている。
力ＱをリセットさせるためのＮＡＮＤゲート７０とイン
バーター７１と、クロック信号ＣＫに応じて前記インバ
ーター７１の出力信号を伝送するためのＣＭＯＳ伝送ゲ
ート７２とインバーター７３と、又前記ＮＡＮＤゲート
７０の出力信号を反転したインバーター７５の出力信号
をラッチさせるために前記ＮＡＮＤゲート７０の入力に
連結されたＣＭＯＳ伝送ゲート７６と、反転クロック信
号ＣＫＢに応じて前記インバーター７３の出力信号を反
転したインバーター７７の出力信号をラッチさせるため
に、前記インバーター７３の入力に連結されるＣＭＯＳ
伝送ゲート７８から構成されている。
【００２４】図５Ｃは本発明による比較器などに用いる
ＥＸＯＲゲートを示す図である。
ＥＸＯＲゲートを示す図である。
【００２５】図５Ｃにおいて、第ｌ入力信号１Ｎ１と第
２入力信号１Ｎ２を入力するＮＯＲゲート８０と、前記
第ｌ入力信号１Ｎ１と前記第２入力信号１Ｎ２を入力す
るＡＮＤゲート８１と、前記ＮＯＲゲート８０の出力信
号と前記ＡＮＤゲート８１の出力信号を入力して出力す
るＮＯＲゲート８２から構成されている。
２入力信号１Ｎ２を入力するＮＯＲゲート８０と、前記
第ｌ入力信号１Ｎ１と前記第２入力信号１Ｎ２を入力す
るＡＮＤゲート８１と、前記ＮＯＲゲート８０の出力信
号と前記ＡＮＤゲート８１の出力信号を入力して出力す
るＮＯＲゲート８２から構成されている。
【００２６】
【発明の効果】したがって、本発明によるデータ一致検
出回路はｎビットのデータを順序的にレジスターに入力
し、前記レジスターにｎビットのデータ入力開始時点か
ら最終入力時点までをマスクする回路を付加的に連結す
ることにより間違いがない正確なデータ一致信号を発生
することができる。
出回路はｎビットのデータを順序的にレジスターに入力
し、前記レジスターにｎビットのデータ入力開始時点か
ら最終入力時点までをマスクする回路を付加的に連結す
ることにより間違いがない正確なデータ一致信号を発生
することができる。
【図１】 従来の技術によるデータ一致検出回路を示す
ものである。
ものである。
【図２】 図ｌで示した回路の動作タイミングを示すも
のである。
のである。
【図３】 本発明によるデータ一致検出回路を示すもの
である。
である。
【図４】 図３で示した回路の動作タイミング図を示す
ものである。
ものである。
【図５】 Ａ〜Ｃは、それぞれ本発明の一実施例による
ラッチ、Ｔフリップフロップ、ＥＸＯＲゲートを示すも
のである。
ラッチ、Ｔフリップフロップ、ＥＸＯＲゲートを示すも
のである。
１０ レジスター部、２０ カウンター部、２１〜２４
フリップフロツプ、３０ 比較部、３５，４１，４
２，８０，８２ ＮＯＲゲート、５０ 論理手段、５
１，７０ ＮＡＮＤゲート、５２，６１，６３，７１，
７３，７５，７７インバータ一、６０，６４，７２，７
６，７８ 伝送ゲート
フリップフロツプ、３０ 比較部、３５，４１，４
２，８０，８２ ＮＯＲゲート、５０ 論理手段、５
１，７０ ＮＡＮＤゲート、５２，６１，６３，７１，
７３，７５，７７インバータ一、６０，６４，７２，７
６，７８ 伝送ゲート
Claims (9)
- 【請求項１】 ｎビットのデータを入力するレジスター
部と、 前記ｎビットのデータと比較するために（０）から（２
n −１）までの数をカウントするカウンター部と、 前記レジスター部の出力信号と前記カウンター部の出力
信号の各対応ビットを比較して一致検出信号を発生する
比較部と、 前記比較部の出力に連結され前記ｎビットのデータ入力
開始時点から最終入力時点まで比較部出力を不一致状態
値に設定するためのマスク部と、 前記マスク部の出力信号と前記比較部の出力信号の論理
積を出力する論理手段とを備えたことを特徴とするデー
タ一致検出回路。 - 【請求項２】 前記レジスター部はｎビットのデータを
順次に書こむためのｎ個のラッチから構成されたことを
特徴とする請求項１記載のデータ一致検出回路。 - 【請求項３】 前記ラッチはイネーブル信号に応じて入
力信号を伝送する第ｌ伝送ゲートと、前記伝送ゲートの
出力信号を中継して出力する２個の直列連結された第
１，第２インバーターと、前記第ｌ伝送ゲートの出力信
号をラッチするために前記第１インバーターの出力に直
列連結された第３インバーターと、前記第３インバータ
ーの出力信号を反転イネーブル信号に応じて前記第ｌイ
ンバーターの入力に伝送するための第２伝送ゲートを備
えたことを特徴とする請求項２記載のデータ一致検出回
路。 - 【請求項４】 前記カウンター部はｎビットの全ての場
合の数を順次にカウントすることを特徴とする請求項ｌ
記載のデータ一致検出回路。 - 【請求項５】 前記カウンター部はｎ個の非同期Ｔフリ
ップフロップから構成されたことを特徴とする請求項４
記載のデータ一致検出回路。 - 【請求項６】 前記Ｔフリップフロップはリセット信号
により出力をリセットさせるための第ＩＮＡＮＤゲート
と第ｌインバーターと、クロック信号に応じて前記第ｌ
インバーターの出力信号を伝送するための第１伝送ゲー
トと第２インバーターと、第ＩＮＡＮＤゲートの出力信
号を反転した第３インバーターの出力信号をラッチさせ
るため前記第ＩＮＡＮＤゲートの入力に伝える第２伝送
ゲートと、反転クロック信号に応じて前記第２インバー
夕−の出力信号を反転した第４インバーターの出力信号
をラッチさせるため前記第２インバーターの入力に伝達
する第３伝送ゲートを備えたことを特徴とする請求項５
記載のデータ一致検出回路。 - 【請求項７】 前記比較手段は各比較信号を比較するＮ
個の比較器と前記ｎ個の比較器の出力信号が全て“ロ
ー”レベルのときデータ一致検出信号を発生する論理手
段から構成されたことを特徴とする請求項１記載のデー
タ一致検出回路。 - 【請求項８】 前記マスク部は前記レジスター部にｎビ
ットのデータが入力される時点から終了される時点まで
マスクすることを特徴とする請求項ｌ記載のデータ一致
検出回路。 - 【請求項９】 前記マスク部は第１データイネーブル信
号を１個の入力端子に入力する第ＩＮＯＲゲートと前記
第ＩＮＯＲゲートの出力信号と第ｎデータイネーブル信
号を入力し、その出力信号を前記第ＩＮＯＲゲートの他
の１個の入力端子に連結する第２ＮＯＲゲートから構成
されたことを特徴とする請求項８記載のデータ一致検出
回路。
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