JP3080341B2 - データ一致検出回路 - Google Patents

データ一致検出回路

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JP3080341B2 JP04301389A JP30138992A JP3080341B2 JP 3080341 B2 JP3080341 B2 JP 3080341B2 JP 04301389 A JP04301389 A JP 04301389A JP 30138992 A JP30138992 A JP 30138992A JP 3080341 B2 JP3080341 B2 JP 3080341B2
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城一 趙
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    • G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はパルスカウンタの出力ビ
ット群と別途設定される参照ビット群を比較するデータ
一致検出回路に関し、特に比較ビット群の遷移時に発生
しやすい誤動作を防止するためのマスク機能を備えたデ
ータ一致検出回路に関する。
【０００２】
【従来の技術】従来は図１に示すような簡単な回路構成
が用いられていた。しかし参照ビット群（Ｄ１，Ｄ２，
Ｄ３，Ｄ４）の変更時には、不安定な遷移状態とパルス
カウンタの出力ビット（Ｑ１，Ｑ２，Ｑ３，Ｑ４）が偶
然一致することにより、一致検出信号を出力する問題が
あった。
【０００３】この状況を図１、図２を用いて説明する。
【０００４】図１において、４ビットデータを貯藏する
レジスター部１０と、前記４ビットデータと比較するた
めのデータを出力するためのカウンター部２０と、前記
レジスター部１０の出力信号と前記カウンター部２０の
出力信号を入力して比較し一致を検出する比較部３０か
ら構成されている。
【０００５】前記レジスター部１０は、イネーブル信号
ＥＮ１，ＥＮ２，ＥＮ３，ＥＮ４にそれぞれ応じてそれ
ぞれのデータ信号Ｄ１，Ｄ２，Ｄ３，Ｄ４をラッチさせ
るラッチ回路１１，１２，１３，１４から構成されてい
る。
【０００６】前記カウンター部２０はリセット信号Ｒに
応じてリセットされ、クロック信号ＣＫに非同期的な４
個のＴフリップフロップ２１，２２，２３，２４から構
成されている。
【０００７】比較部３０は、入力端子ＩＮ１を通じて入
力されるレジスター１０の出力と入力端子ＩＮ２を通じ
て入力されるカウンター２０の出力信号Ｑ１，Ｑ２，Ｑ
３，Ｑ４をそれぞれ比較するための比較器３１，３２，
３３，３４と、前記比較器３１，３２，３３，３４の出
力信号を入力して一致検出信号を出力するＮＯＲゲート
３５から構成されている。
【０００８】図２は図１で示した回路の動作を説明する
ための動作タイミング図を示すものである。
【０００９】カウンター部２０ではリセット信号Ｒが
“ロー”のときＴフリップフロップ２１，２２，２３，
２４はリセットされ、リセット信号Ｒが“ハイ”になり
クロック信号ＣＫに応じて“００００”から“１１１
１”までを計数する。
【００１０】間違った検出信号が発生する例として、レ
ジスター１０の出力信号が“００１０”であり、前記カ
ウンター部２０の出力信号が“００１０”のとき、前記
比較手段３０の比較器３１，３２，３３，３４は“００
００”を出力し，前記比較手段３０のＮＯＲゲート３５
の出力信号は“ハイ”になる。そしてレジスター１０の
イネーブル信号ＥＮＩ，ＥＮ２，ＥＮ３，ＥＮ４に応じ
て“０１０１”のデータ信号Ｄ１，Ｄ２，Ｄ３，Ｄ４が
入力されるとしよう。このときタイミング不一致などに
より前記レジスター１０のイネーブル信号ＥＮＩ，ＥＮ
２に応じて前記レジスター１１，１２にデータ“ｏｒ”
の信号Ｄ１，Ｄ２が入力されると共に出力され、このと
きカウンター部２０の出力信号が“０１１０”となって
比較部３０は間違った一致検出信号を出力することにな
る。
【００１１】
【発明が解決しようとする課題】本発明の目的は、全て
のｎビットのデータがラッチされた後にデータの一致検
出動作を遂行するためにｎビットのデータが書かれる時
間をマスクするデータ一致検出回路を提供することであ
る。
【００１２】また、一般的に比較入力の遷移時の不安定
性を除くための出力マスクを提供することである。
【００１３】
【課題を解決するための手段】このような目的を達成す
るために本発明のデーター致検出回路は、ｎビットのデ
ータを入力するレジスター部と、前記ｎビットのデータ
と比較するために（０）から（２ｎ−１）までクロック
信号をカウントするカウンター部と、前記レジスター部
の出力信号と前記カウンター部の出力信号の各対応ビッ
トを比較して一致検出信号を発生する比較部とを備え、
さらに、前記レジスター部のイネーブル信号端子に連結
され前記レジスター部の最下位ビットイネーブル信号発
生時点から最上位ビットイネーブル信号発生時点まで前
記比較器から出力される一致検出信号を不一致状態値に
設定するためのマスク信号を出力するマスク部と、前記
マスク部の出力であるマスク信号と前記比較部の出力信
号の論理積をデータ一致検出信号として出力する論理手
段とを備えたことを特徴とする。なお、回路が複雑にな
ることを許すならば、比較回路に入力される全比較ビッ
トの遷移を検出して一定期間マスクすることも考えられ
る。この場合のマスク回路は図５Ｂの回路を使うとよ
い。更に時間の短かい出力を無視する図５Ｃの回路もあ
る。
【００１４】
【作用】本発明によるデータ一致検出回路はｎビットの
データを順序的にレジスターに入力し、前記レジスター
にｎビットのデータ入力開始時点から最終入力時点まで
をマスクする回路を付加的に連結することができる。ま
た、データ書きこみ方法とは無関係に遷移時の誤動作を
防止できる。
【００１５】
【実施例】以下、添付された図面を参考にして本発明に
よるデータ一致検出回路を説明する。図３は本発明によ
るデータ一致検出回路を示すものである。
【００１６】図３で示した本発明によるデータ一致検出
回路の構成要件のうち、レジスター部１０、カウンター
部２０、比較部３０は図１で示した従來回路の構成要件
と一致するので詳しい説明は省略する。マスク部４０と
論理手段５０は本発明の特有な構成要件である。
【００１７】マスク部４０は図１で示したレジスター部
１０の最下位ビットイネーブル信号ＥＮ１発生時点から
最上位ビットイネーブル信号ＥＮ４発生時点までの期間
をマスクするために、前記イネーブル信号ＥＮ１を一つ
の入力端子に入力するＮＯＲゲート４１と前記ＮＯＲゲ
ート４１の出力信号と前記イネーブル信号ＥＮ４を入力
し、その出力信号を前記ＮＯＲゲート４１のもう一つの
入力端子に連結するＮＯＲゲート４２から構成されてい
る。論理手段５０は前記ＮＯＲゲート４１の出力信号と
前記比較部３０の出力信号を論理積するＮＡＮＤゲート
５１とインバーター５２から構成されている。
【００１８】図４は図３で示した回路の動作を説明する
ための動作タイミング図を示したものである。
【００１９】図４において、“ロー”レベルのリセット
信号Ｒが印加されるとＴフリップフロップ２１，２２，
２３，２４がリセットされる。以後、リセツト信号Ｒが
“ハイ”レベルになるとクロック信号ＣＫに応じて“０
０００”から“１１１１”までカウントアップする。マ
スク部４０は最下位ビットイネーブル信号ＥＮ１が“ハ
イ”レベルの場合およびＥＮ１が“ロー”となった後最
上位ビットイネーブル信号ＥＮ４が“ハイ”レベルにな
るまで継続して“ロー”レベル即ちマスク信号を出力す
る。即ち、論理手段５０は検出信号の出力を停止させ
る。又マスク部４０は最下位ビットイネーブル信号ＥＮ
１が“ロー”レベルであり最上位ビットイネーブル信号
ＥＮ４が“ロー”レベルのとき“ハイ”レベルを出力す
る。したがって、前記ＮＯＲゲート３５のデータ一致検
出信号をＮＡＮＤゲート５１とインバーター５２を通じ
て出力することになる。即ち、本発明によるデータ一致
検出回路は最下位ビットのイネーブル時点から最上位ビ
ットのイネーブル時点までをマスクすることにより間違
いを防止することができる。
【００２０】図５Ａは本発明による一実施例のラッチ回
路を示す図である。
【００２１】図５Ａにおいて、イネーブル信号ＥＮに応
じて入力信号Ｄを伝送するＣＭＯＳ伝送ゲート６０と、
前記伝送ゲート６０の出力信号を中継して出力する直列
連結された２個のインバーター６１、６２と、前記イン
バーター６１の出力に直列連結されたインバーター６
３、前記インバーター６３の出力信号を反転イネーブル
信号ＥＮＢに応じて前記インバーター６１の入力に伝送
するためのＣＭＯＳ伝送ゲート６４から構成されてい
る。インバーター６３とＣＭＯＳ伝送ゲート６４は伝送
ゲート６０の出力をラッチするためのものである。
【００２２】図５Ｂは本発明による一実施例のＴフリッ
プフロップを示す図である。
【００２３】図５Ｂにおいて、リセット信号Ｒにより出
力ＱをリセットさせるためのＮＡＮＤゲート７０とイン
バーター７１と、クロック信号ＣＫに応じて前記インバ
ーター７１の出力信号を伝送するためのＣＭＯＳ伝送ゲ
ート７２とインバーター７３と、又前記ＮＡＮＤゲート
７０の出力信号を反転したインバーター７５の出力信号
をラッチさせるために前記ＮＡＮＤゲート７０の入力に
連結されたＣＭＯＳ伝送ゲート７６と、反転クロック信
号ＣＫＢに応じて前記インバーター７３の出力信号を反
転したインバーター７７の出力信号をラッチさせるため
に、前記インバーター７３の入力に連結されるＣＭＯＳ
伝送ゲート７８から構成されている。
【００２４】図５Ｃは本発明による比較器などに用いる
ＥＸＯＲゲートを示す図である。
【００２５】図５Ｃにおいて、第１入力信号ＩＮ１と第
２入力信号ＩＮ２を入力するＮＯＲゲート８０と、前記
第１入力信号ＩＮ１と前記第２入力信号ＩＮ２を入力す
るＡＮＤゲート８１と、前記ＮＯＲゲート８０の出力信
号と前記ＡＮＤゲート８１の出力信号を入力して出力す
るＮＯＲゲート８２から構成されている。
【００２６】
【発明の効果】したがって、本発明によるデータ一致検
出回路はｎビットのデータを順序的にレジスターに入力
し、前記レジスターにｎビットのデータ入力開始時点か
ら最終入力時点までをマスクする回路を付加的に連結す
ることにより間違いがない正確なデータ一致信号を発生
することができる。
【図面の簡単な説明】
【図１】 従来の技術によるデータ一致検出回路を示す
ものである。
【図２】 図１で示した回路の動作タイミングを示すも
のである。
【図３】 本発明によるデータ一致検出回路を示すもの
である。
【図４】 図３で示した回路の動作タイミング図を示す
ものである。
【図５】 Ａ〜Ｃは、それぞれ本発明の一実施例による
ラッチ、Ｔフリップフロップ、ＥＸＯＲゲートを示すも
のである。
【符号の説明】
１０ レジスター部、２０ カウンター部、２１〜２４
フリップフロツプ、３０ 比較部、３５，４１，４２，
８０，８２ ＮＯＲゲート、５０ 論理手段、５１，７
０ ＮＡＮＤゲート、５２，６１，６３，７１，７３，
７５，７７インバータ一、６０，６４，７２，７６，７
８ 伝送ゲート

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項１】 ｎビットのデータを入力するレジスター
    部と、 前記ｎビットのデータと比較するために（０）から（２
    ｎ−１）までクロック信号をカウントするカウンター部
    と、 前記レジスター部の出力信号と前記カウンター部の出力
    信号の各対応ビットを比較して一致検出信号を発生する
    比較部とを備え、 さらに、前 記レジスター部のイネーブル信号端子に連結
    され前記レジスター部の最下位ビットイネーブル信号発
    生時点から最上位ビットイネーブル信号発生時点まで前
    記比較器から出力される一致検出信号を不一致状態値に
    設定するためのマスク信号を出力するマスク部と、 前記マスク部の出力であるマスク信号と前記比較部の出
    力信号の論理積をデータ一致検出信号として出力する論
    理手段とを備えたことを特徴とするデータ一致検出回
    路。
JP04301389A 1992-03-11 1992-11-11 データ一致検出回路 Expired - Lifetime JP3080341B2 (ja)

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JPH06110654A JPH06110654A (ja) 1994-04-22
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