JP2000216668A

JP2000216668A - 波形整形回路

Info

Publication number: JP2000216668A
Application number: JP11012278A
Authority: JP
Inventors: Takashi Iguchi; 隆史井口
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1999-01-20
Filing date: 1999-01-20
Publication date: 2000-08-04

Abstract

(57)【要約】【課題】フルスイングするノイズに誤動作しないデジ
タル信号発生回路を提供する。【解決手段】セレクタ信号Ｓ１〜Ｓ３が順次「Ｌ」レ
ベルに変化すると、入力データがラッチ回路５〜７にラ
ッチされる。すると、ノアゲート８の入力がすべて
「Ｈ」レベルになり、ノアゲート８から「Ｈ」レベルの
出力が発生する。また、ノイズが入力された場合、セレ
クタ信号Ｓ１〜Ｓ３が順次「Ｌ」レベルになっても、ノ
イズがすべてのラッチ回路５〜７にラッチされないの
で、ノアゲート８からの出力は防止される。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、例えばキー入力回
路からの出力信号を波形整形する波形整形回路に関し、
特にノイズによって誤動作しない波形整形回路に関す
る。

【０００２】

【従来の技術】一般に、キー入力回路において、例えば
外部キーマトリクスからの入力データは、２値信号に波
形整形された後、入力処理部に印加される。キー入力回
路は図５のように構成されており、キーマトリクス５１
中のいずれかのキーが押下されると、キースキャン回路
５２が動作を開始し、キーマトリクス５１をスキャンし
てキー入力データを取り込む。そして、キースキャン回
路５２は、キースキャンが完了すると、キー入力データ
を入力処理部５３に転送する。入力処理部５３では、キ
ー入力データを一時保持し、保持が完了すると次に外部
マイクロコンピュータにキー入力データをシリアル転送
する。

【０００３】図５のキースキャン回路５２においては、
キーマトリクス５１からキー入力データを波形整形した
後、取り込んでいる。一般に、波形整形回路としては、
図３に示されるようなシュミットトリガー回路が用いら
れている。図３において、初期状態での入出力レベルを
それぞれ「Ｌ」及び「Ｈ」とすると、トランスミッショ
ンゲート３１及び３２はインバータ３５及び３６の出力
によりそれぞれオン及びオフしている。よって、初期状
態時、インバータ３５の入力は、インバータ３１の出力
が入力になる。また、インバータ３１及び３２のしきい
値は、それぞれ２・Ｖｄｄ／３及びＶｄｄ／３に設定さ
れている。よって、シュミットインバータ回路としての
しきい値は２・Ｖｄｄ／３である。

【０００４】ここで、図４のような（ア）のキー入力デ
ータが入力され、キー入力データがＶｄｄ／３まで上昇
すると、インバータ３２の出力は「Ｌ」レベルに反転さ
れる。しかし、インバータ３２の出力はトランスミッシ
ョンゲート３４で遮断される。その後、キー入力データ
が２・Ｖｄｄ／３まで上昇すると、今度はインバータ３
１の出力が「Ｌ」レベルに反転される。インバータ３１
の出力はトランスミッションゲート３３を通ってインバ
ータ３５に入力されるので、インバータ３５及び３６の
出力が順次「Ｈ」及び「Ｌ」レベルに反転される。従っ
て、シュミットインバータ回路としての出力は「Ｌ」レ
ベルになる。

【０００５】インバータ３５及び３６の出力がそれぞれ
「Ｈ」及び「Ｌ」レベルになると、トランスミッション
ゲート３３及び３４がそれぞれオフ及びオンするので、
シュミットインバータ回路としてのしきい値はＶｄｄ／
３になる。そして、キー入力データが２・Ｖｄｄ／３ま
で下降して、インバータ３１の出力が反転してもトラン
スミッションゲート３３で遮断される。さらに、Ｖｄｄ
／３まで下降すると、インバータ３２の出力が「Ｈ」レ
ベルに反転されるので、インバータ３５及び３６はそれ
ぞれ「Ｌ」及び「Ｈ」レベルに反転され、その結果シュ
ミットインバータ回路としての出力は「Ｈ」レベルにな
る。

【０００６】以上述べたように、図３では、キー入力デ
ータが立ち上がるときのしきい値は図４の○印の如く２
・Ｖｄｄ／３となり、逆に立ち下がるときのしきい値は
図４の□印の如くＶｄｄ／３になる。

【０００７】

【発明が解決しようとする課題】しかしながら、図３の
シュミットインバータに、図４のような幅が１μｓｅｃ
程度で、Ｖｄｄレベル（少なくとも２・Ｖｄｄ／３以
上）までフルスイングするノイズが混入された場合、シ
ュミットインバータ回路が動作し、ノイズ幅に対応した
２値信号が発生するという問題があった。

【０００８】この問題を解決する手段として、図４のよ
うにインバータ３１及び３２の出力端にコンデンサーを
接続して、前記ノイズを吸収することが知られている。
しかし、図３の回路を半導体基板上に集積化しようとす
ると、コンデンサーは５０ｐＦ必要なので、チップ面積
が数１０％増大するという問題が新たに発生する。

【０００９】そこで、本発明の目的は、ノイズにより誤
動作せず、かつ半導体集積化に好適な波形整形回路を提
供することにある。

【００１０】

【課題を解決するための手段】本発明は、入力信号を２
値信号に変換する２値信号発生回路において、セレクタ
信号に応じて順次開かれ、入力信号を導通する複数のセ
レクタと、該複数のセレクタの出力信号をそれぞれラッ
チする複数のラッチ回路と、該複数のラッチ回路の出力
信号がすべて所定のレベルになったとき出力信号を発生
する判定回路とから成ることを特徴とする。

【００１１】さらに、前記セレクト信号に応じて前記判
定回路の出力信号を導通させる出力ゲート回路とを備え
ることを特徴とする。

【００１２】特に、前記判定回路は論理ゲートから成る
ことを特徴とする。また、前記ラッチ回路のしきい値
は、電源電圧の半分の電圧より高く、電源電圧より低い
ことを特徴とする。

【００１３】本発明によれば、複数のセレクタはセレク
タ信号によって順次開かれ、複数のセレクタに接続され
たラッチ回路に順次ラッチされる。ラッチ回路の出力が
すべて同一となった場合には、判定回路から出力信号が
発生する。

【００１４】

【発明の実施の形態】図１は本発明の実施形態を示す図
であり、１は所定のタイミングに従ってセレクタ信号Ｓ
１〜Ｓ４を発生するセレクタ信号発生回路、２はセレク
タ信号Ｓ１に応じて入力データを導通または遮断するセ
レクタ、３はセレクタ信号Ｓ２に応じて入力データを導
通または遮断するセレクタ、４はセレクタ信号Ｓ３に応
じて入力データを導通または遮断するセレクタ、５〜７
はインバータで構成され、セレクタ２〜４の出力信号を
それぞれラッチするラッチ回路、８はラッチ回路５〜７
の出力データを入力とし、前記出力データがすべて
「Ｌ」になったとき出力信号を発生する、判定回路とし
てのノアゲート、９はセレクト信号Ｓ４に応じてノアゲ
ート８の出力信号を導通または遮断する出力ゲートであ
る。

【００１５】図１の動作を図２のタイミングチャートを
参照して説明する。図１の入力端子ＩＮに図４アのよう
な入力データが印加されたとする。また、入力データが
印加された時刻をｔ０とする。図４の時刻ｔ１でセレク
タ信号Ｓ１が「Ｌ」レベルになると、セレクタ２が開
き、「Ｈ」レベルの入力データがラッチ回路５にラッチ
される。図４の時刻ｔ２でセレクタ信号Ｓ２は「Ｌ」レ
ベルになり、セレクタ３が開き、「Ｈ」レベルの入力デ
ータがラッチ回路６にラッチされる。さらに、時刻ｔ３
でセレクタ信号Ｓ３が「Ｌ」レベルになると、セレクタ
４が開いて、ラッチ回路７にも入力データがラッチされ
る。時刻ｔ３でラッチ回路７に入力データがラッチされ
ると、ノアゲート８の入力はすべて「Ｌ」レベルとな
り、ノアゲート８の出力は「Ｈ」レベルになる。

【００１６】その後、時刻ｔ４でセレクタ信号Ｓ１が
「Ｈ」レベルになると、セレクタ２が閉じられる。さら
に、時刻ｔ５及びｔ６でもセレクタ信号Ｓ２及びＳ３が
「Ｈ」レベルになり、セレクタ３及び４が閉じられる。
セレクタ２〜４が閉じられても、ラッチ回路５〜７には
入力データがラッチされているので、ノアゲート８の出
力は「Ｈ」レベルを保持する。

【００１７】さらに、時刻ｔ７〜ｔ９と順次経過する
と、セレクタ２〜４が順次開く。このとき、入力データ
は「Ｌ」レベルであるので、ラッチ回路５に前記入力デ
ータがラッチされた時点でノアゲート８の出力は「Ｌ」
レベルに反転される。よって、入力データが入力される
と、それに対応した出力データがノアゲート８から出力
される（図２ｔ３〜ｔ７）。

【００１８】また、図１のように出力ゲートをノアゲー
ト８の後段に接続し、セレクト信号Ｓ３と同一周波数及
び同相のセレクタ信号Ｓ４を出力することにより、セレ
クタ９が開いている間にだけ出力データを出力させるこ
とが可能になる。そして、セレクタ９が閉じている間出
力が禁止されるので、不要な出力、例えばノアゲートの
動作に起因するノイズ等の出力を防止することができ
る。尚、セレクタ信号Ｓ４のタイミングは任意に設定す
ることができる。

【００１９】ところで、図２のようにレベルがＶｄｄ程
度のノイズが入力された場合、ノイズ幅はセレクタ２が
開いてからセレクタ４が開くまでの時間より狭いため、
ラッチ回路５〜７のいずれか１つにノイズがラッチされ
ても、他のラッチ回路にはラッチされない。その為、ノ
アゲート８の入力がすべて「Ｌ」レベルにならず、ノア
ゲート８から出力は発生しない。

【００２０】よって、図１の回路では、セレクタ３〜５
がすべて開いている間に、ラッチ回路５〜７に「Ｈ」レ
ベルのデータがラッチされた場合のみ出力データを発生
するので、幅の狭いノイズには動作せず、大レベルのノ
イズに対応した出力データの発生を防止できる。

【００２１】尚、図１においては、入力データを３点で
検出してノアゲート８に入力していたが、これに限らず
入力データを、３点を含む２点以上の点で検出すること
が可能である。この場合、検出点を多くすると、幅の広
いノイズに対しても誤動作を防止することが可能にな
る。また、図１においてはノアゲート８を判定回路とし
て構成したが、これに限らず例えばアンドゲートのよう
なすべての入力が所定レベルになったときに出力を発生
するゲートまたは回路でも構成が可能である。

【００２２】また、ラッチ回路のインバータのしきい値
を、電源電圧の半分の電圧Ｖｄｄ／２より高くかつ電源
電圧Ｖｄｄより低い値に設定すると、小レベルのノイズ
に対応して出力データを発生するような誤動作を防止で
きる。

【００２３】ところで、このような波形整形回路を図５
のようなキー入力回路に用いた場合、キー入力データは
クロックに同期してキースキャン回路に入力されるの
で、セレクタ信号をクロックに同期させれば、キー入力
データのタイミングに従ってセレクタ信号を発生させる
ことが可能になる。

【００２４】図１の回路は図３の従来例と比べて回路素
子数は増大する。しかし、半導体基板上に集積化した場
合コンデンサーのチップ面積がトランジスタのチップ面
積に比べ大きくなることはよく知られている。そのた
め、集積化した場合は図１の回路素子数が増大したとし
ても、図１の回路ではコンデンサーを使用していないの
で、チップ面積の増大を従来に比べても防止することが
できる。

【００２５】

【発明の効果】本発明に依れば、例えば１μｓｅｃの幅
でかつフルスイングするノイズが入力されても誤動作せ
ず、入力データに対応してデジタル信号のみを正確に発
生するデジタル信号発生回路を提供できる。

【図面の簡単な説明】

【図１】本発明の実施の形態を示す回路図である。

【図２】図１の動作を示すタイミングチャートである。

【図３】従来例を示す回路図である。

【図４】図２の動作を示すタイミングチャートである。

【図５】キー入力回路の構成を示すブロック図である。

【符号の説明】

１セレクタ信号発生回路２〜３セレクタ５〜７ラッチ回路９出力ゲート

Claims

【特許請求の範囲】

【請求項１】入力信号を２値信号に変換する２値信号
発生回路において、セレクタ信号に応じて順次開かれ、入力信号を導通する
複数のセレクタと、該複数のセレクタの出力信号をそれぞれラッチする複数
のラッチ回路と、該複数のラッチ回路の出力信号がすべて所定のレベルに
なったとき出力信号を発生する判定回路とから成ること
を特徴とする波形整形回路。
【請求項２】前記セレクト信号に応じて前記判定回路
の出力信号を導通させる出力ゲート回路とを備えること
を特徴とする請求項１記載の波形整形回路。
【請求項３】前記判定回路は論理ゲートから成ること
を特徴とする請求項１記載の波形整形回路。
【請求項４】前記ラッチ回路のしきい値は、電源電圧
の半分の電圧より高く、電源電圧より低いことを特徴と
する請求項１記載の波形整形回路。