JPH04307809A - Ｒｓフリップフロップ - Google Patents
ＲｓフリップフロップInfo
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- JPH04307809A JPH04307809A JP3071745A JP7174591A JPH04307809A JP H04307809 A JPH04307809 A JP H04307809A JP 3071745 A JP3071745 A JP 3071745A JP 7174591 A JP7174591 A JP 7174591A JP H04307809 A JPH04307809 A JP H04307809A
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- 230000004044 response Effects 0.000 claims abstract description 11
- 238000010586 diagram Methods 0.000 description 11
- 230000006870 function Effects 0.000 description 4
- 230000004043 responsiveness Effects 0.000 description 4
- 230000000717 retained effect Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 1
- 230000001351 cycling effect Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/027—Generators characterised by the type of circuit or by the means used for producing pulses by the use of logic circuits, with internal or external positive feedback
- H03K3/037—Bistable circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
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- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
- H03K3/356069—Bistable circuits using additional transistors in the feedback circuit
Landscapes
- Dram (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は、ＲＳフリップフロッ
プ（リセット−セット型フリップフロップ）に関し、よ
り特定的には、複数のセット入力を有するＲＳフリップ
フロップに関する。
プ（リセット−セット型フリップフロップ）に関し、よ
り特定的には、複数のセット入力を有するＲＳフリップ
フロップに関する。
【０００２】
【従来の技術】図４は、従来のＲＳフリップフロップの
一般的な構成を示す論理ゲート図である。図において、
このＲＳフリップフロップは、３入力ＮＯＲゲート１と
、２入力ＮＯＲゲート２とを備えている。３入力ＮＯＲ
ゲート１には、入力端子３，４を介して、第１のセット
入力Ｓ１と第２のセット入力Ｓ２とが与えられる。また
、３入力ＮＯＲゲート１には、２入力ＮＯＲゲート２の
出力が与えられる。一方、２入力ＮＯＲゲート２には、
入力端子５を介してリセット入力Ｒが与えられる。 さらに２入力ＮＯＲゲート２には、３入力ＮＯＲゲート
１の出力が与えられる。ＮＯＲゲート１，２の出力は、
それぞれ、出力端子６，７に与えられる。これら出力端
子６，７からは、相補的な記憶状態信号すなわち出力信
号／Ｑ，Ｑが得られる。
一般的な構成を示す論理ゲート図である。図において、
このＲＳフリップフロップは、３入力ＮＯＲゲート１と
、２入力ＮＯＲゲート２とを備えている。３入力ＮＯＲ
ゲート１には、入力端子３，４を介して、第１のセット
入力Ｓ１と第２のセット入力Ｓ２とが与えられる。また
、３入力ＮＯＲゲート１には、２入力ＮＯＲゲート２の
出力が与えられる。一方、２入力ＮＯＲゲート２には、
入力端子５を介してリセット入力Ｒが与えられる。 さらに２入力ＮＯＲゲート２には、３入力ＮＯＲゲート
１の出力が与えられる。ＮＯＲゲート１，２の出力は、
それぞれ、出力端子６，７に与えられる。これら出力端
子６，７からは、相補的な記憶状態信号すなわち出力信
号／Ｑ，Ｑが得られる。
【０００３】図５は、図４に示す従来のＲＳフリップフ
ロップのより詳細な構成を示す回路図である。図におい
て、３入力ＮＯＲゲート１は、ｐチャネルＭＯＳトラン
ジスタ１１〜１３と、ｎチャネルＭＯＳトランジスタ１
４〜１６とを備えている。ｐチャネルＭＯＳトランジス
タ１１〜１３は、電源ＶＤＤと出力ノードＮ１との間に
直列に接続されて介挿されている。ｐチャネルＭＯＳト
ランジスタ１１，１２の各ゲートには、それぞれセット
入力Ｓ１，Ｓ２が与えられる。ｐチャネルＭＯＳトラン
ジスタ１３のゲートには、２入力ＮＯＲゲート２の出力
が与えられている。ｎチャネルＭＯＳトランジスタ１４
〜１６は、出力ノードＮ１と接地ＧＮＤとの間に並列に
接続されている。ｎチャネルＭＯＳトランジスタ１４，
１５のゲートには、それぞれセット入力Ｓ１，Ｓ２が与
えられている。ｎチャネルＭＯＳトランジスタ１６のゲ
ートには２入力ＮＯＲゲート２の出力が与えられている
。 出力ノードＮ１は出力端子６に接続されている。
ロップのより詳細な構成を示す回路図である。図におい
て、３入力ＮＯＲゲート１は、ｐチャネルＭＯＳトラン
ジスタ１１〜１３と、ｎチャネルＭＯＳトランジスタ１
４〜１６とを備えている。ｐチャネルＭＯＳトランジス
タ１１〜１３は、電源ＶＤＤと出力ノードＮ１との間に
直列に接続されて介挿されている。ｐチャネルＭＯＳト
ランジスタ１１，１２の各ゲートには、それぞれセット
入力Ｓ１，Ｓ２が与えられる。ｐチャネルＭＯＳトラン
ジスタ１３のゲートには、２入力ＮＯＲゲート２の出力
が与えられている。ｎチャネルＭＯＳトランジスタ１４
〜１６は、出力ノードＮ１と接地ＧＮＤとの間に並列に
接続されている。ｎチャネルＭＯＳトランジスタ１４，
１５のゲートには、それぞれセット入力Ｓ１，Ｓ２が与
えられている。ｎチャネルＭＯＳトランジスタ１６のゲ
ートには２入力ＮＯＲゲート２の出力が与えられている
。 出力ノードＮ１は出力端子６に接続されている。
【０００４】一方、２入力ＮＯＲゲート２は、ｐチャネ
ルＭＯＳトランジスタ２１，２２と、ｎチャネルＭＯＳ
トランジスタ２３，２４とを備えている。ｐチャネルＭ
ＯＳトランジスタ２１，２２は、電源ＶＤＤと出力ノー
ドＮ２との間に直列に接続されて介挿されている。ｐチ
ャネルＭＯＳトランジスタ２１のゲートには、３入力Ｎ
ＯＲゲート１の出力が与えられる。ｐチャネルＭＯＳト
ランジスタ２２のゲートには、リセット入力Ｒが与えら
れる。ｎチャネルＭＯＳトランジスタ２３，２４は、出
力ノードＮ２と接地ＧＮＤとの間に並列に接続されてい
る。ｎチャネルＭＯＳトランジスタ２３のゲートには、
３入力ＮＯＲゲート１の出力が与えられる。ｎチャネル
ＭＯＳトランジスタ２４のゲートには、リセット入力Ｒ
が与えられる。出力ノードＮ２は出力端子７に接続され
ている。
ルＭＯＳトランジスタ２１，２２と、ｎチャネルＭＯＳ
トランジスタ２３，２４とを備えている。ｐチャネルＭ
ＯＳトランジスタ２１，２２は、電源ＶＤＤと出力ノー
ドＮ２との間に直列に接続されて介挿されている。ｐチ
ャネルＭＯＳトランジスタ２１のゲートには、３入力Ｎ
ＯＲゲート１の出力が与えられる。ｐチャネルＭＯＳト
ランジスタ２２のゲートには、リセット入力Ｒが与えら
れる。ｎチャネルＭＯＳトランジスタ２３，２４は、出
力ノードＮ２と接地ＧＮＤとの間に並列に接続されてい
る。ｎチャネルＭＯＳトランジスタ２３のゲートには、
３入力ＮＯＲゲート１の出力が与えられる。ｎチャネル
ＭＯＳトランジスタ２４のゲートには、リセット入力Ｒ
が与えられる。出力ノードＮ２は出力端子７に接続され
ている。
【０００５】図６は、図４および図５に示すＲＳフリッ
プフロップの入力と出力との関係を示す図である。以下
、この図６を参照して、図４に示す従来のＲＳフリップ
フロップの動作を説明する。なお、以下の説明において
、論理“１”はＨレベルに対応し、論理“０”はＬレベ
ルに対応するものとする。
プフロップの入力と出力との関係を示す図である。以下
、この図６を参照して、図４に示す従来のＲＳフリップ
フロップの動作を説明する。なお、以下の説明において
、論理“１”はＨレベルに対応し、論理“０”はＬレベ
ルに対応するものとする。
【０００６】（１） 出力Ｑ，／Ｑの状態を保持する
場合 まず、ＲＳフリップフロップがＱ＝１，／Ｑ＝０を出力
している状態で、Ｓ１＝０，Ｓ２＝０，Ｒ＝０の入力が
印加された場合について説明する。この場合、ＮＯＲゲ
ート１への入力はＳ１＝０，Ｓ２＝０，Ｑ＝１となり、
ＮＯＲゲート１の出力／Ｑは論理“０”となる。ＮＯＲ
ゲート２への入力は、Ｒ＝０，Ｑ＝０となり、ＮＯＲゲ
ート２の出力Ｑは、論理“１”となる。したがって、前
の出力状態が保持される。
場合 まず、ＲＳフリップフロップがＱ＝１，／Ｑ＝０を出力
している状態で、Ｓ１＝０，Ｓ２＝０，Ｒ＝０の入力が
印加された場合について説明する。この場合、ＮＯＲゲ
ート１への入力はＳ１＝０，Ｓ２＝０，Ｑ＝１となり、
ＮＯＲゲート１の出力／Ｑは論理“０”となる。ＮＯＲ
ゲート２への入力は、Ｒ＝０，Ｑ＝０となり、ＮＯＲゲ
ート２の出力Ｑは、論理“１”となる。したがって、前
の出力状態が保持される。
【０００７】次に、ＲＳフリップフロップがＱ＝０，／
Ｑ＝１を出力している状態で、Ｓ１＝０，Ｓ２＝０，Ｒ
＝０の入力が印加された場合について説明する。この場
合、ＮＯＲゲート１への入力はＳ１＝０，Ｓ２＝０，Ｑ
＝０となり、ＮＯＲゲート１の出力／Ｑは論理“１”と
なる。一方、ＮＯＲゲート２への入力はＲ＝０，／Ｑ＝
１となり、ＮＯＲゲート２の出力Ｑは論理“０”となる
。したがって、前の出力状態が保持される。
Ｑ＝１を出力している状態で、Ｓ１＝０，Ｓ２＝０，Ｒ
＝０の入力が印加された場合について説明する。この場
合、ＮＯＲゲート１への入力はＳ１＝０，Ｓ２＝０，Ｑ
＝０となり、ＮＯＲゲート１の出力／Ｑは論理“１”と
なる。一方、ＮＯＲゲート２への入力はＲ＝０，／Ｑ＝
１となり、ＮＯＲゲート２の出力Ｑは論理“０”となる
。したがって、前の出力状態が保持される。
【０００８】このように、リセット入力Ｒ，セット入力
Ｓ１，Ｓ２がすべて論理“０”の場合は、出力Ｑ，／Ｑ
は前の状態を保持していることになる。
Ｓ１，Ｓ２がすべて論理“０”の場合は、出力Ｑ，／Ｑ
は前の状態を保持していることになる。
【０００９】（２） ＲＳフリップフロップをリセッ
トする（Ｑ＝０，／Ｑ＝１にする）場合 まず、ＲＳフリップフロップがセットされている状態す
なわちＱ＝１，／Ｑ＝０を出力している状態で、Ｓ１＝
０，Ｓ２＝０，Ｒ＝１の入力が印加された場合について
説明する。この場合、ＮＯＲゲート１への入力はＳ１＝
０，Ｓ２＝０，Ｑ＝１となり、ＮＯＲゲート１の出力／
Ｑは論理“１”となる。一方、ＮＯＲゲート２への入力
はＲ＝１，／Ｑ＝０となり、ＮＯＲゲート２の出力は論
理“０”となる。したがって、ＲＳフリップフロップの
出力Ｑ，／Ｑは反転され、ＲＳフリップフロップはリセ
ットされたことになる。
トする（Ｑ＝０，／Ｑ＝１にする）場合 まず、ＲＳフリップフロップがセットされている状態す
なわちＱ＝１，／Ｑ＝０を出力している状態で、Ｓ１＝
０，Ｓ２＝０，Ｒ＝１の入力が印加された場合について
説明する。この場合、ＮＯＲゲート１への入力はＳ１＝
０，Ｓ２＝０，Ｑ＝１となり、ＮＯＲゲート１の出力／
Ｑは論理“１”となる。一方、ＮＯＲゲート２への入力
はＲ＝１，／Ｑ＝０となり、ＮＯＲゲート２の出力は論
理“０”となる。したがって、ＲＳフリップフロップの
出力Ｑ，／Ｑは反転され、ＲＳフリップフロップはリセ
ットされたことになる。
【００１０】次に、ＲＳフリップフロップがリセットさ
れている状態すなわちＱ＝０，／Ｑ＝１を出力している
状態で、Ｓ１＝０，Ｓ２＝０，Ｒ＝１の入力が印加され
た場合について説明する。この場合、ＮＯＲゲート１へ
の入力はＳ１＝０，Ｓ２＝０，Ｑ＝０となり、ＮＯＲゲ
ート１の出力／Ｑは論理“１”となる。一方、ＮＯＲゲ
ート２への入力はＲ＝１，／Ｑ＝１となり、ＮＯＲゲー
ト２の出力Ｑは論理“０”となる。すなわち、出力Ｑ，
／Ｑは反転せずＲＳフリップフロップはリセット状態を
保持したままとなる。
れている状態すなわちＱ＝０，／Ｑ＝１を出力している
状態で、Ｓ１＝０，Ｓ２＝０，Ｒ＝１の入力が印加され
た場合について説明する。この場合、ＮＯＲゲート１へ
の入力はＳ１＝０，Ｓ２＝０，Ｑ＝０となり、ＮＯＲゲ
ート１の出力／Ｑは論理“１”となる。一方、ＮＯＲゲ
ート２への入力はＲ＝１，／Ｑ＝１となり、ＮＯＲゲー
ト２の出力Ｑは論理“０”となる。すなわち、出力Ｑ，
／Ｑは反転せずＲＳフリップフロップはリセット状態を
保持したままとなる。
【００１１】（３） ＲＳフリップフロップをセット
する（Ｑ＝１，／Ｑ＝０にする）場合 まず、ＲＳフリップフロップがセットされている状態す
なわちＱ＝１，／Ｑ＝０を出力している状態で、Ｒ＝０
でセット入力Ｓ１とＳ２の少なくともいずれか一方が論
理“１”になった場合について説明する。この場合、Ｎ
ＯＲゲート１への入力はＳ１＝１，Ｓ２＝０，Ｑ＝１ま
たはＳ１＝１，Ｓ２＝１，Ｑ＝１またはＳ１＝０，Ｓ２
＝１，Ｑ＝１となり、ＮＯＲゲート１の出力／Ｑは論理
“０”となる。一方、ＮＯＲゲート２への入力はＲ＝０
，／Ｑ＝０となりＮＯＲゲート２の出力Ｑは論理“１”
となる。したがって、ＲＳフリップフロップはセット状
態を保持したままとなる。
する（Ｑ＝１，／Ｑ＝０にする）場合 まず、ＲＳフリップフロップがセットされている状態す
なわちＱ＝１，／Ｑ＝０を出力している状態で、Ｒ＝０
でセット入力Ｓ１とＳ２の少なくともいずれか一方が論
理“１”になった場合について説明する。この場合、Ｎ
ＯＲゲート１への入力はＳ１＝１，Ｓ２＝０，Ｑ＝１ま
たはＳ１＝１，Ｓ２＝１，Ｑ＝１またはＳ１＝０，Ｓ２
＝１，Ｑ＝１となり、ＮＯＲゲート１の出力／Ｑは論理
“０”となる。一方、ＮＯＲゲート２への入力はＲ＝０
，／Ｑ＝０となりＮＯＲゲート２の出力Ｑは論理“１”
となる。したがって、ＲＳフリップフロップはセット状
態を保持したままとなる。
【００１２】次に、ＲＳフリップフロップがリセットさ
れている状態すなわちＱ＝０，／Ｑ＝１を出力している
状態で、Ｒ＝０でセット入力Ｓ１とＳ２の少なくともい
ずれか一方が論理“１”となった場合について説明する
。この場合、ＮＯＲゲート１への入力はＳ１＝１，Ｓ２
＝０，Ｑ＝０またはＳ１＝１，Ｓ２＝１，Ｑ＝０または
Ｓ１＝０，Ｓ２＝１，Ｑ＝０となり、ＮＯＲゲート１の
出力／Ｑは論理“０”となる。一方、ＮＯＲゲート２へ
の入力はＲ＝０，／Ｑ＝０となり、ＮＯＲゲート２の出
力Ｑは論理“１”となる。したがって、ＲＳフリップフ
ロップの出力Ｑ，／Ｑが反転され、ＲＳフリップフロッ
プはセットされたことになる。
れている状態すなわちＱ＝０，／Ｑ＝１を出力している
状態で、Ｒ＝０でセット入力Ｓ１とＳ２の少なくともい
ずれか一方が論理“１”となった場合について説明する
。この場合、ＮＯＲゲート１への入力はＳ１＝１，Ｓ２
＝０，Ｑ＝０またはＳ１＝１，Ｓ２＝１，Ｑ＝０または
Ｓ１＝０，Ｓ２＝１，Ｑ＝０となり、ＮＯＲゲート１の
出力／Ｑは論理“０”となる。一方、ＮＯＲゲート２へ
の入力はＲ＝０，／Ｑ＝０となり、ＮＯＲゲート２の出
力Ｑは論理“１”となる。したがって、ＲＳフリップフ
ロップの出力Ｑ，／Ｑが反転され、ＲＳフリップフロッ
プはセットされたことになる。
【００１３】
【発明が解決しようとする課題】従来のＲＳフリップフ
ロップは、図５に示すように、３入力ＮＯＲゲート１に
おいて、電源ＶＤＤと出力ノードＮ１との間に多数のト
ランジスタ１１〜１３が直列に接続されている。そのた
め、出力／Ｑを論理“０”から論理“１”に反転させる
ときに、トランジスタ１１〜１３をすべてオン状態にし
なければならない。しかしながら、各トランジスタ１１
〜１３は、そのゲートにＬレベルの信号が与えられても
、すぐにはオン状態とはならず、オフ状態からオン状態
に切替わるまでの間に所定の遅延時間を有する。そのた
め、出力／Ｑの電位の変化がその分だけ遅れることにな
る。また、出力／Ｑの電位変化の遅れはＮＯＲゲート２
にも伝搬されて出力Ｑの電位変化にも遅延を生じさせる
。図５に示すＲＳフリップフロップはセット入力が２つ
になっているが、セット入力の数がさらに多くなると、
電源ＶＤＤと出力ノードＮ１との間に直列に介挿される
トランジスタの数も増えるため、上記遅延時間はより増
大する。
ロップは、図５に示すように、３入力ＮＯＲゲート１に
おいて、電源ＶＤＤと出力ノードＮ１との間に多数のト
ランジスタ１１〜１３が直列に接続されている。そのた
め、出力／Ｑを論理“０”から論理“１”に反転させる
ときに、トランジスタ１１〜１３をすべてオン状態にし
なければならない。しかしながら、各トランジスタ１１
〜１３は、そのゲートにＬレベルの信号が与えられても
、すぐにはオン状態とはならず、オフ状態からオン状態
に切替わるまでの間に所定の遅延時間を有する。そのた
め、出力／Ｑの電位の変化がその分だけ遅れることにな
る。また、出力／Ｑの電位変化の遅れはＮＯＲゲート２
にも伝搬されて出力Ｑの電位変化にも遅延を生じさせる
。図５に示すＲＳフリップフロップはセット入力が２つ
になっているが、セット入力の数がさらに多くなると、
電源ＶＤＤと出力ノードＮ１との間に直列に介挿される
トランジスタの数も増えるため、上記遅延時間はより増
大する。
【００１４】上記のごとく、従来のＲＳフリップフロッ
プでは、電源と出力端子との間に多数のトランジスタに
よる直列回路が存在するため、セット入力およびリセッ
ト入力に対する出力Ｑ，／Ｑの応答性が悪いという問題
点があった。したがって、従来のＲＳフリップフロップ
は、高速動作を必要とされる電子回路に適用することが
困難であった。
プでは、電源と出力端子との間に多数のトランジスタに
よる直列回路が存在するため、セット入力およびリセッ
ト入力に対する出力Ｑ，／Ｑの応答性が悪いという問題
点があった。したがって、従来のＲＳフリップフロップ
は、高速動作を必要とされる電子回路に適用することが
困難であった。
【００１５】それゆえに、この発明の目的は、セット入
力の数の増加に依存することなく、常に高速動作が可能
であり、応答性の優れたＲＳフリップフロップを提供す
ることである。
力の数の増加に依存することなく、常に高速動作が可能
であり、応答性の優れたＲＳフリップフロップを提供す
ることである。
【００１６】
【課題を解決するための手段】この発明に係るＲＳフリ
ップフロップは、リセット入力と複数のセット入力とに
応答して第１および第２の論理状態を記憶するものであ
って、論理回路手段と、ラッチ手段と、制御信号発生手
段とを備えている。論理回路手段は、第１の基準電位源
と出力ノードとの間に並列的に介挿されそれぞれが対応
するセット入力に応答してオンオフされるセット入力側
トランジスタと、第２の基準電位源と出力ノードとの間
に介挿されリセット入力に応答してオンオフされるリセ
ット入力側トランジスタとを含み、セット入力およびリ
セット入力の論理の組合せに応じて、出力ノードに第１
または第２の論理レベルの信号を出力する第１のモード
と、出力ノードを高インピーダンス状態にする第２のモ
ードとを有する。ラッチ手段は、論理回路手段の出力信
号を受ける。制御信号発生手段は、リセット入力と各セ
ット入力とに基づいて、ラッチ手段を制御するための制
御信号を発生する。上記ラッチ手段から記憶状態信号が
取出される。
ップフロップは、リセット入力と複数のセット入力とに
応答して第１および第２の論理状態を記憶するものであ
って、論理回路手段と、ラッチ手段と、制御信号発生手
段とを備えている。論理回路手段は、第１の基準電位源
と出力ノードとの間に並列的に介挿されそれぞれが対応
するセット入力に応答してオンオフされるセット入力側
トランジスタと、第２の基準電位源と出力ノードとの間
に介挿されリセット入力に応答してオンオフされるリセ
ット入力側トランジスタとを含み、セット入力およびリ
セット入力の論理の組合せに応じて、出力ノードに第１
または第２の論理レベルの信号を出力する第１のモード
と、出力ノードを高インピーダンス状態にする第２のモ
ードとを有する。ラッチ手段は、論理回路手段の出力信
号を受ける。制御信号発生手段は、リセット入力と各セ
ット入力とに基づいて、ラッチ手段を制御するための制
御信号を発生する。上記ラッチ手段から記憶状態信号が
取出される。
【００１７】
【作用】この発明においては、論理回路手段の出力信号
がラッチ手段を介して記憶状態信号として取出される。 論理回路手段は、第１の基準電位源と出力ノードとの間
に並列的に介挿された複数のセット入力側トランジスタ
と、第２の基準電位源と出力ノードとの間に介挿された
リセット入力側トランジスタとを含んでいる。したがっ
て、この発明のＲＳフリップフロップにおいては、記憶
状態信号の出力経路にトランジスタの直列回路が設けら
れていない。そのため、記憶状態信号は、リセット入力
，セット入力に応答してその電位が高速に変化する。 すなわち、本発明のＲＳフリップフロップは入力に対す
る出力の応答性が優れている。
がラッチ手段を介して記憶状態信号として取出される。 論理回路手段は、第１の基準電位源と出力ノードとの間
に並列的に介挿された複数のセット入力側トランジスタ
と、第２の基準電位源と出力ノードとの間に介挿された
リセット入力側トランジスタとを含んでいる。したがっ
て、この発明のＲＳフリップフロップにおいては、記憶
状態信号の出力経路にトランジスタの直列回路が設けら
れていない。そのため、記憶状態信号は、リセット入力
，セット入力に応答してその電位が高速に変化する。 すなわち、本発明のＲＳフリップフロップは入力に対す
る出力の応答性が優れている。
【００１８】
【実施例】図１は、この発明の一実施例の構成を示す回
路図である。図において、この実施例のＲＳフリップフ
ロップは、３入力ＯＲゲート８と、論理回路９と、ラッ
チ回路１０とを備えている。３入力ＯＲゲート８は、ラ
ッチ回路１０に与える制御信号を発生するもので、ｐチ
ャネルＭＯＳトランジスタ８１〜８３と、ｎチャネルＭ
ＯＳトランジスタ８４〜８６と、インバータ８７とを備
えている。ｐチャネルＭＯＳトランジスタ８１〜８３は
、電源ＶＤＤとノードＮ８との間に直列に接続されて介
挿されている。ｐチャネルＭＯＳトランジスタ８１，８
２のゲートには、それぞれ、入力端子３，４を介してセ
ット入力Ｓ１，Ｓ２が与えられる。ｐチャネルＭＯＳト
ランジスタ８３のゲートには、入力端子５を介してリセ
ット入力Ｒが与えられる。ｎチャネルＭＯＳトランジス
タ８４〜８６は、ノードＮ８と接地ＧＮＤとの間に並列
に接続されている。ｎチャネルＭＯＳトランジスタ８４
，８５のゲートには、それぞれ、入力端子３，４を介し
てセット入力Ｓ１，Ｓ２が与えられる。ｎチャネルＭＯ
Ｓトランジスタ８６のゲートには、入力端子５を介して
リセット入力Ｒが与えられる。ノードＮ８は、インバー
タ８７の入力端に接続されている。
路図である。図において、この実施例のＲＳフリップフ
ロップは、３入力ＯＲゲート８と、論理回路９と、ラッ
チ回路１０とを備えている。３入力ＯＲゲート８は、ラ
ッチ回路１０に与える制御信号を発生するもので、ｐチ
ャネルＭＯＳトランジスタ８１〜８３と、ｎチャネルＭ
ＯＳトランジスタ８４〜８６と、インバータ８７とを備
えている。ｐチャネルＭＯＳトランジスタ８１〜８３は
、電源ＶＤＤとノードＮ８との間に直列に接続されて介
挿されている。ｐチャネルＭＯＳトランジスタ８１，８
２のゲートには、それぞれ、入力端子３，４を介してセ
ット入力Ｓ１，Ｓ２が与えられる。ｐチャネルＭＯＳト
ランジスタ８３のゲートには、入力端子５を介してリセ
ット入力Ｒが与えられる。ｎチャネルＭＯＳトランジス
タ８４〜８６は、ノードＮ８と接地ＧＮＤとの間に並列
に接続されている。ｎチャネルＭＯＳトランジスタ８４
，８５のゲートには、それぞれ、入力端子３，４を介し
てセット入力Ｓ１，Ｓ２が与えられる。ｎチャネルＭＯ
Ｓトランジスタ８６のゲートには、入力端子５を介して
リセット入力Ｒが与えられる。ノードＮ８は、インバー
タ８７の入力端に接続されている。
【００１９】論理回路９は、ｎチャネルＭＯＳトランジ
スタ９１〜９３を含む。ｎチャネルＭＯＳトランジスタ
９１，９２は、電源ＶＤＤと出力ノードＮ９との間に並
列に接続されている。これらｎチャネルＭＯＳトランジ
スタ９１，９２のゲートには、それぞれ、入力端子３，
４を介してセット入力Ｓ１，Ｓ２が与えられる。ｎチャ
ネルＭＯＳトランジスタ９３は、出力ノードＮ９と接地
ＧＮＤとの間に接続されている。ｎチャネルＭＯＳトラ
ンジスタ９３のゲートには、入力端子５を介してリセッ
ト入力Ｒが与えられる。
スタ９１〜９３を含む。ｎチャネルＭＯＳトランジスタ
９１，９２は、電源ＶＤＤと出力ノードＮ９との間に並
列に接続されている。これらｎチャネルＭＯＳトランジ
スタ９１，９２のゲートには、それぞれ、入力端子３，
４を介してセット入力Ｓ１，Ｓ２が与えられる。ｎチャ
ネルＭＯＳトランジスタ９３は、出力ノードＮ９と接地
ＧＮＤとの間に接続されている。ｎチャネルＭＯＳトラ
ンジスタ９３のゲートには、入力端子５を介してリセッ
ト入力Ｒが与えられる。
【００２０】ラッチ回路１０は、偶数個たとえば２個の
インバータ１０１，１０２と、ｐチャネルＭＯＳトラン
ジスタ１０３とを含む。インバータ１０１の入力端は、
論理回路９の出力ノードＮ９に接続されている。インバ
ータ１０１の出力端はインバータ１０２の入力端に接続
されるとともに、出力端子６に接続されている。インバ
ータ１０２の出力端は出力端子７に接続されている。ｐ
チャネルＭＯＳトランジスタ１０３は、インバータ１０
１の入力端とインバータ１０２の出力端との間に接続さ
れている。ｐチャネルＭＯＳトランジスタ１０３のゲー
トには、３入力ＯＲゲート８におけるインバータ８７の
出力が与えられる。なお、インバータ１０１または１０
２は、たとえば図２に示すように、ｐチャネルＭＯＳト
ランジスタ１００ａとｎチャネルＭＯＳトランジスタ１
００ｂとを含むＣＭＯＳインバータとして構成されてい
る。
インバータ１０１，１０２と、ｐチャネルＭＯＳトラン
ジスタ１０３とを含む。インバータ１０１の入力端は、
論理回路９の出力ノードＮ９に接続されている。インバ
ータ１０１の出力端はインバータ１０２の入力端に接続
されるとともに、出力端子６に接続されている。インバ
ータ１０２の出力端は出力端子７に接続されている。ｐ
チャネルＭＯＳトランジスタ１０３は、インバータ１０
１の入力端とインバータ１０２の出力端との間に接続さ
れている。ｐチャネルＭＯＳトランジスタ１０３のゲー
トには、３入力ＯＲゲート８におけるインバータ８７の
出力が与えられる。なお、インバータ１０１または１０
２は、たとえば図２に示すように、ｐチャネルＭＯＳト
ランジスタ１００ａとｎチャネルＭＯＳトランジスタ１
００ｂとを含むＣＭＯＳインバータとして構成されてい
る。
【００２１】図１に示す実施例のＲＳフリップフロップ
は、セット入力Ｓ１，Ｓ２およびリセット入力Ｒに対し
て、図６に示すように動作する。以下、図１に示す実施
例の動作を説明する。なお、以下の説明において、論理
“１”はＨレベルに対応し、論理“０”はＬレベルに対
応するものとする。
は、セット入力Ｓ１，Ｓ２およびリセット入力Ｒに対し
て、図６に示すように動作する。以下、図１に示す実施
例の動作を説明する。なお、以下の説明において、論理
“１”はＨレベルに対応し、論理“０”はＬレベルに対
応するものとする。
【００２２】（１） ＲＳフリップフロップの出力Ｑ
，／Ｑ（記憶状態信号）の状態を保持する場合ＲＳフリ
ップフロップがセットまたはリセットされている状態か
ら、Ｓ１＝０，Ｓ２＝０，Ｒ＝０となった場合の動作を
説明する。この場合、トランジスタ９１〜９３はすべて
オフ状態となり、出力ノードＮ９は高インピーダンス状
態になる。一方、ＯＲゲート８においては、トランジス
タ８１〜８３がオン状態となり、トランジスタ８４〜８
６がオフ状態となる。したがって、ノードＮ８からは、
論理“１”の信号が出力される。この論理“１”の信号
は、インバータ８７によって反転されて、論理“０”の
信号がラッチ回路１０におけるトランジスタ１０３のゲ
ートに与えられる。その結果、トランジスタ１０３がオ
ン状態となる。これによって、インバータ１０２の出力
端とインバータ１０１の入力端とが短絡される。そのた
め、インバータ１０１，１０２は、論理回路９の出力ノ
ードＮ９が高インピーダンス状態になる前に、論理回路
９から与えられていた出力信号の論理を保持する。たと
えば、出力ノードＮ９が高インピーダンス状態になる直
前の論理回路９の出力信号が論理“１”であった場合は
、その出力信号はインバータ１０１，１０２によって２
回反転された後、再びインバータ１０１の入力端に戻さ
れる。したがって、論理“１”の信号がインバータ１０
１，１０２の間を循環することによって、ラッチ回路１
０に論理“１”の信号が保持される。逆に、出力ノード
Ｎ９が高インピーダンス状態になる直前の論理回路９の
出力信号が論理“０”であった場合は、その出力信号は
インバータ１０１，１０２によって２回反転された後、
再びインバータ１０１の入力端に戻される。したがって
、論理“０”の信号がインバータ１０１，１０２間を循
環することによって、ラッチ回路１０に論理“０”の信
号が保持される。
，／Ｑ（記憶状態信号）の状態を保持する場合ＲＳフリ
ップフロップがセットまたはリセットされている状態か
ら、Ｓ１＝０，Ｓ２＝０，Ｒ＝０となった場合の動作を
説明する。この場合、トランジスタ９１〜９３はすべて
オフ状態となり、出力ノードＮ９は高インピーダンス状
態になる。一方、ＯＲゲート８においては、トランジス
タ８１〜８３がオン状態となり、トランジスタ８４〜８
６がオフ状態となる。したがって、ノードＮ８からは、
論理“１”の信号が出力される。この論理“１”の信号
は、インバータ８７によって反転されて、論理“０”の
信号がラッチ回路１０におけるトランジスタ１０３のゲ
ートに与えられる。その結果、トランジスタ１０３がオ
ン状態となる。これによって、インバータ１０２の出力
端とインバータ１０１の入力端とが短絡される。そのた
め、インバータ１０１，１０２は、論理回路９の出力ノ
ードＮ９が高インピーダンス状態になる前に、論理回路
９から与えられていた出力信号の論理を保持する。たと
えば、出力ノードＮ９が高インピーダンス状態になる直
前の論理回路９の出力信号が論理“１”であった場合は
、その出力信号はインバータ１０１，１０２によって２
回反転された後、再びインバータ１０１の入力端に戻さ
れる。したがって、論理“１”の信号がインバータ１０
１，１０２の間を循環することによって、ラッチ回路１
０に論理“１”の信号が保持される。逆に、出力ノード
Ｎ９が高インピーダンス状態になる直前の論理回路９の
出力信号が論理“０”であった場合は、その出力信号は
インバータ１０１，１０２によって２回反転された後、
再びインバータ１０１の入力端に戻される。したがって
、論理“０”の信号がインバータ１０１，１０２間を循
環することによって、ラッチ回路１０に論理“０”の信
号が保持される。
【００２３】上記のごとく、ＲＳフリップフロップがセ
ットまたはリセット状態から、Ｓ１＝０，Ｓ２＝０，Ｒ
＝０となった場合は、出力Ｑ，／Ｑの状態が保持される
。
ットまたはリセット状態から、Ｓ１＝０，Ｓ２＝０，Ｒ
＝０となった場合は、出力Ｑ，／Ｑの状態が保持される
。
【００２４】（２） ＲＳフリップフロップをリセッ
トする（Ｑ＝０，／Ｑ＝１にする）場合 ＲＳフリップフロップへのセットおよびリセット入力が
、Ｓ１＝０，Ｓ２＝０，Ｒ＝１になった場合の動作を説
明する。この場合、論理回路９におけるトランジスタ９
１，９２がオフ状態となり、トランジスタ９３がオン状
態となる。その結果、論理“０”の信号が出力ノードＮ
９を介してラッチ回路１０のインバータ１０１の入力端
に与えられる。したがって、出力端子６には論理“１”
の出力／Ｑが得られ、出力端子７には論理“０”の出力
Ｑが得られる。このとき、ＯＲゲート８においては、ト
ランジスタ８３，８６のみがオン状態となっており、そ
の他のトランジスタ８１，８２，８４および８５はオフ
状態となっている。そのため、ノードＮ８からは論理“
０”の信号が出力され、ラッチ回路１０におけるトラン
ジスタ１０３のゲートには論理“１”の信号が与えられ
ている。したがって、トランジスタ１０３はオフ状態と
なっており、ラッチ回路１０はそのラッチ機能が不能動
化され、単なる出力ドライバとして機能している。
トする（Ｑ＝０，／Ｑ＝１にする）場合 ＲＳフリップフロップへのセットおよびリセット入力が
、Ｓ１＝０，Ｓ２＝０，Ｒ＝１になった場合の動作を説
明する。この場合、論理回路９におけるトランジスタ９
１，９２がオフ状態となり、トランジスタ９３がオン状
態となる。その結果、論理“０”の信号が出力ノードＮ
９を介してラッチ回路１０のインバータ１０１の入力端
に与えられる。したがって、出力端子６には論理“１”
の出力／Ｑが得られ、出力端子７には論理“０”の出力
Ｑが得られる。このとき、ＯＲゲート８においては、ト
ランジスタ８３，８６のみがオン状態となっており、そ
の他のトランジスタ８１，８２，８４および８５はオフ
状態となっている。そのため、ノードＮ８からは論理“
０”の信号が出力され、ラッチ回路１０におけるトラン
ジスタ１０３のゲートには論理“１”の信号が与えられ
ている。したがって、トランジスタ１０３はオフ状態と
なっており、ラッチ回路１０はそのラッチ機能が不能動
化され、単なる出力ドライバとして機能している。
【００２５】上記のごとく、Ｓ１＝０，Ｓ２＝０，Ｒ＝
１が入力された場合は、出力Ｑ，／Ｑは前の状態にかか
わらず、Ｑ＝０，／Ｑ＝１となり、ＲＳフリップフロッ
プはリセットされる。
１が入力された場合は、出力Ｑ，／Ｑは前の状態にかか
わらず、Ｑ＝０，／Ｑ＝１となり、ＲＳフリップフロッ
プはリセットされる。
【００２６】（３） ＲＳフリップフロップをセット
する（Ｑ＝１，／Ｑ＝０にする）場合 ＲＳフリップフロップに、Ｒ＝０，Ｓ１＝１，Ｓ２＝０
またはＲ＝０，Ｓ１＝０，Ｓ２＝１またはＲ＝０，Ｓ１
＝１，Ｓ２＝１が入力された場合の動作を説明する。こ
の場合、論理回路９におけるトランジスタ９３がオフ状
態となり、トランジスタ９１，９２の少なくともいずれ
か一方がオン状態となる。そのため、論理“１”の信号
が出力ノードＮ９を介してラッチ回路１０に与えられる
。そのため、出力端子６からは論理“０”の出力／Ｑが
得られ、出力端子７からは論理“１”の出力Ｑが得られ
る。このとき、ＯＲゲート８においては、トランジスタ
８３，８６がオフ状態で、トランジスタ８４および８５
の少なくともいずれか一方がオン状態となっている。 したがって、ノードＮ８からは論理“０”の信号が出力
され、ラッチ回路１０におけるトランジスタ１０３のゲ
ートには論理“１”の信号が与えられる。その結果、ト
ランジスタ１０３はオフ状態となっており、ラッチ回路
１０はそのラッチ機能が不能動化され、単なる出力ドラ
イバとして機能している。
する（Ｑ＝１，／Ｑ＝０にする）場合 ＲＳフリップフロップに、Ｒ＝０，Ｓ１＝１，Ｓ２＝０
またはＲ＝０，Ｓ１＝０，Ｓ２＝１またはＲ＝０，Ｓ１
＝１，Ｓ２＝１が入力された場合の動作を説明する。こ
の場合、論理回路９におけるトランジスタ９３がオフ状
態となり、トランジスタ９１，９２の少なくともいずれ
か一方がオン状態となる。そのため、論理“１”の信号
が出力ノードＮ９を介してラッチ回路１０に与えられる
。そのため、出力端子６からは論理“０”の出力／Ｑが
得られ、出力端子７からは論理“１”の出力Ｑが得られ
る。このとき、ＯＲゲート８においては、トランジスタ
８３，８６がオフ状態で、トランジスタ８４および８５
の少なくともいずれか一方がオン状態となっている。 したがって、ノードＮ８からは論理“０”の信号が出力
され、ラッチ回路１０におけるトランジスタ１０３のゲ
ートには論理“１”の信号が与えられる。その結果、ト
ランジスタ１０３はオフ状態となっており、ラッチ回路
１０はそのラッチ機能が不能動化され、単なる出力ドラ
イバとして機能している。
【００２７】上記のごとく、リセット入力Ｒが論理“０
”で、セット入力Ｓ１，Ｓ２の少なくともいずれか一方
が論理“１”となった場合は、出力Ｑ，／Ｑは、前の状
態にかかわらず、Ｑ＝１，／Ｑ＝０となり、ＲＳフリッ
プフロップはセットされる。
”で、セット入力Ｓ１，Ｓ２の少なくともいずれか一方
が論理“１”となった場合は、出力Ｑ，／Ｑは、前の状
態にかかわらず、Ｑ＝１，／Ｑ＝０となり、ＲＳフリッ
プフロップはセットされる。
【００２８】図３は、この発明の他の実施例に係るＲＳ
フリップフロップの構成を示す回路図である。この図３
に示す実施例では、図１に示す実施例の３入力ＯＲゲー
トに代えて３入力ＮＯＲゲート８´が設けられている。 ３入力ＮＯＲゲート８´の出力はラッチ回路１０´にお
けるｎチャネルＭＯＳトランジスタ１０４に与えられる
とともに、インバータ８８を介してｐチャネルＭＯＳト
ランジスタ１０３のゲートに与えられる。これらトラン
ジスタ１０３，１０４はインバータ１０１の入力端とイ
ンバータ１０２の出力端との間に並列に接続されている
。一方、論理回路９´は、図１におけるｎチャネルＭＯ
Ｓトランジスタ９１，９２に代えてｐチャネルＭＯＳト
ランジスタ９１´，９２´が設けられている。トランジ
スタ９１´のゲートには、セット入力Ｓ１の反転信号が
インバータ９４から与えられる。トランジスタ９２´の
ゲートには、セット入力Ｓ２の反転信号がインバータ９
５から与えられる。図３に示す実施例のその他の構成は
、図１に示す実施例と同様であり、相当する部分には同
一の参照番号を付し、その説明を省略する。
フリップフロップの構成を示す回路図である。この図３
に示す実施例では、図１に示す実施例の３入力ＯＲゲー
トに代えて３入力ＮＯＲゲート８´が設けられている。 ３入力ＮＯＲゲート８´の出力はラッチ回路１０´にお
けるｎチャネルＭＯＳトランジスタ１０４に与えられる
とともに、インバータ８８を介してｐチャネルＭＯＳト
ランジスタ１０３のゲートに与えられる。これらトラン
ジスタ１０３，１０４はインバータ１０１の入力端とイ
ンバータ１０２の出力端との間に並列に接続されている
。一方、論理回路９´は、図１におけるｎチャネルＭＯ
Ｓトランジスタ９１，９２に代えてｐチャネルＭＯＳト
ランジスタ９１´，９２´が設けられている。トランジ
スタ９１´のゲートには、セット入力Ｓ１の反転信号が
インバータ９４から与えられる。トランジスタ９２´の
ゲートには、セット入力Ｓ２の反転信号がインバータ９
５から与えられる。図３に示す実施例のその他の構成は
、図１に示す実施例と同様であり、相当する部分には同
一の参照番号を付し、その説明を省略する。
【００２９】図３に示す実施例は、図１に示す実施例が
単にＣＭＯＳ化されたものであって、その動作は図１に
示す実施例と全く同様である。したがって、その動作説
明は省略する。
単にＣＭＯＳ化されたものであって、その動作は図１に
示す実施例と全く同様である。したがって、その動作説
明は省略する。
【００３０】以上説明した実施例においては、論理回路
９または９´の出力信号がラッチ回路１０または１０´
を介して出力端子６，７に与えられる。そして、論理回
路９，９´およびラッチ回路１０，１０´は、いずれも
トランジスタの直列回路を含まない。したがって、セッ
ト入力およびリセット入力の変化が、高速に出力端子６
，７に伝達される。その結果、上記各実施例のＲＳフリ
ップフロップは、入力に対する出力の応答性が、図５に
示す従来のＲＳフリップフロップに比べて大幅に改善さ
れている。
９または９´の出力信号がラッチ回路１０または１０´
を介して出力端子６，７に与えられる。そして、論理回
路９，９´およびラッチ回路１０，１０´は、いずれも
トランジスタの直列回路を含まない。したがって、セッ
ト入力およびリセット入力の変化が、高速に出力端子６
，７に伝達される。その結果、上記各実施例のＲＳフリ
ップフロップは、入力に対する出力の応答性が、図５に
示す従来のＲＳフリップフロップに比べて大幅に改善さ
れている。
【００３１】なお、上記各実施例においては、セット入
力が２つの場合を示したが、セット入力の数は３以上で
あってもよい。たとえセット入力の数が増えても、出力
信号の伝搬経路上に配置された論理回路は並列トランジ
スタ数が増えるだけでトランジスタの直列構造を含まな
いため、応答性が劣化することはない。したがって、セ
ット入力の数が増えるほど、従来のＲＳフリップフロッ
プに比べて上記各実施例の効果はより顕著なものとなる
。
力が２つの場合を示したが、セット入力の数は３以上で
あってもよい。たとえセット入力の数が増えても、出力
信号の伝搬経路上に配置された論理回路は並列トランジ
スタ数が増えるだけでトランジスタの直列構造を含まな
いため、応答性が劣化することはない。したがって、セ
ット入力の数が増えるほど、従来のＲＳフリップフロッ
プに比べて上記各実施例の効果はより顕著なものとなる
。
【００３２】
【発明の効果】以上のように、この発明によれば、従来
のＲＳフリップフロップに比べて入力に対する出力の応
答性を大幅に改善でき、高速動作可能なＲＳフリップフ
ロップを得ることができる。
のＲＳフリップフロップに比べて入力に対する出力の応
答性を大幅に改善でき、高速動作可能なＲＳフリップフ
ロップを得ることができる。
【図１】この発明の一実施例の構成を示す回路図である
。
。
【図２】図１におけるインバータ１０１または１０２の
構成の一例を示す回路図である。
構成の一例を示す回路図である。
【図３】この発明の他の実施例の構成を示す回路図であ
る。
る。
【図４】従来のＲＳフリップフロップの一般的な構成を
示す論理ゲート図である。
示す論理ゲート図である。
【図５】従来のＲＳフリップフロップのより詳細な構成
を示す回路図である。
を示す回路図である。
【図６】ＲＳフリップフロップにおける入力と出力との
関係を示す図である。
関係を示す図である。
８は３入力ＯＲゲート、９，９´は論理回路、１０，１
０´はラッチ回路、９１〜９３はｎチャネルＭＯＳトラ
ンジスタを示す。
０´はラッチ回路、９１〜９３はｎチャネルＭＯＳトラ
ンジスタを示す。
Claims (3)
- 【請求項１】 リセット入力と複数のセット入力とに
応答して、第１および第２の論理状態を記憶するＲＳフ
リップフロップであって、第１の基準電位源と出力ノー
ドとの間に並列的に介挿されそれぞれが対応する前記セ
ット入力に応答してオンオフされる複数のセット入力側
トランジスタと、第２の基準電位源と出力ノードとの間
に介挿され前記リセット入力に応答してオンオフされる
リセット入力側トランジスタとを含み、前記セット入力
および前記リセット入力の論理の組合せに応じて、当該
出力ノードに第１または第２の論理レベルの信号を出力
する第１のモードと、当該出力ノードを高インピーダン
ス状態にする第２のモードとを有する論理回路手段、前
記論理回路手段の出力信号を受けるラッチ手段、および
前記リセット入力と各前記セット入力とに基づいて、前
記ラッチ手段を制御するための制御信号を発生する制御
信号発生手段を備え、前記ラッチ手段から記憶状態信号
が取出される、ＲＳフリップフロップ。 - 【請求項２】 前記ラッチ手段は、前記論理回路手段
が前記第１のモードのときは、前記制御信号により不能
動化されて前記論理回路手段の出力信号をそのまま通過
させ、前記論理回路手段が前記第１のモードから前記第
２のモードに移行したときは、前記制御信号により能動
化されて直前に前記論理回路手段から与えられた出力信
号をラッチする、請求項１のＲＳフリップフロップ。 - 【請求項３】 前記ラッチ回路手段は、直列に接続さ
れた偶数個のインバータを有するインバータ直列回路と
、前記インバータ直列回路の入出力間に接続され、前記
制御信号に応答してオンオフ制御される入出力間短絡用
のトランジスタとを含む、請求項２のＲＳフリップフロ
ップ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071745A JPH04307809A (ja) | 1991-04-04 | 1991-04-04 | Ｒｓフリップフロップ |
| US07/862,661 US5208487A (en) | 1991-04-04 | 1992-04-01 | RS flip-flop |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3071745A JPH04307809A (ja) | 1991-04-04 | 1991-04-04 | Ｒｓフリップフロップ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04307809A true JPH04307809A (ja) | 1992-10-30 |
Family
ID=13469370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3071745A Withdrawn JPH04307809A (ja) | 1991-04-04 | 1991-04-04 | Ｒｓフリップフロップ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5208487A (ja) |
| JP (1) | JPH04307809A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2345206A (en) * | 1998-12-22 | 2000-06-28 | Sharp Kk | Set-reset bistable with symmetrical delay times |
| US6218879B1 (en) * | 1999-03-12 | 2001-04-17 | Arm Limited | S-R flip-flop circuit |
| US6549050B1 (en) * | 2001-09-13 | 2003-04-15 | Cypress Semiconductor Corp. | Programmable latch that avoids a non-desired output state |
| US6657472B1 (en) | 2002-04-25 | 2003-12-02 | Cypress Semiconductor Corp. | Circuit, system, and method for programmably setting an input to a prioritizer of a latch to avoid a non-desired output state of the latch |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59135690A (ja) * | 1982-12-27 | 1984-08-03 | Fujitsu Ltd | デコ−ダ回路 |
| US4581548A (en) * | 1983-03-15 | 1986-04-08 | Harris Corporation | Address decoder |
-
1991
- 1991-04-04 JP JP3071745A patent/JPH04307809A/ja not_active Withdrawn
-
1992
- 1992-04-01 US US07/862,661 patent/US5208487A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5208487A (en) | 1993-05-04 |
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| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19980711 |