JPH09180452A - メモリのアドレス遷移検出回路 - Google Patents
メモリのアドレス遷移検出回路Info
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- JPH09180452A JPH09180452A JP8173410A JP17341096A JPH09180452A JP H09180452 A JPH09180452 A JP H09180452A JP 8173410 A JP8173410 A JP 8173410A JP 17341096 A JP17341096 A JP 17341096A JP H09180452 A JPH09180452 A JP H09180452A
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- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
- G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C8/00—Arrangements for selecting an address in a digital store
- G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals
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- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【課題】メモリに入力するアドレス信号のパルス幅に拘
わりなく、常に一定なパルス幅のアドレス遷移検出信号
を出力し、メモリの誤動作を防止し得るメモリのアドレ
ス遷移検出回路を提供しようとする。 【解決手段】アドレス信号ＡＤ及びチップ選択信号ＣＳ
ｂを否定論理和するＮＯＲゲート１０とラッチ３０の間
に、ＮＯＲゲート１０の出力の信号レベルを所定時間の
間維持するレベル維持部２０を備え、長短なパルス幅の
アドレス信号ＡＤが入力する場合にも、メモリの要求す
る一定なパルス幅のアドレス遷移検出信号を信号出力部
６０で発生し得るようにメモリのアドレス遷移検出回路
が構成される。
わりなく、常に一定なパルス幅のアドレス遷移検出信号
を出力し、メモリの誤動作を防止し得るメモリのアドレ
ス遷移検出回路を提供しようとする。 【解決手段】アドレス信号ＡＤ及びチップ選択信号ＣＳ
ｂを否定論理和するＮＯＲゲート１０とラッチ３０の間
に、ＮＯＲゲート１０の出力の信号レベルを所定時間の
間維持するレベル維持部２０を備え、長短なパルス幅の
アドレス信号ＡＤが入力する場合にも、メモリの要求す
る一定なパルス幅のアドレス遷移検出信号を信号出力部
６０で発生し得るようにメモリのアドレス遷移検出回路
が構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、メモリのアドレス
遷移検出回路に係るもので、詳しくは、メモリに入力さ
れるアドレス信号のパルス幅の長短に拘わりなく、常に
一定なパルス幅を有したアドレス遷移検出信号を発生
し、メモリの誤動作を防止し得るメモリのアドレス遷移
検出回路に関するものである。
遷移検出回路に係るもので、詳しくは、メモリに入力さ
れるアドレス信号のパルス幅の長短に拘わりなく、常に
一定なパルス幅を有したアドレス遷移検出信号を発生
し、メモリの誤動作を防止し得るメモリのアドレス遷移
検出回路に関するものである。
【０００２】
【従来の技術】従来、メモリのアドレス遷移検出回路に
おいては、図３に示したように、外部から入力するチッ
プ選択信号ＣＳｂ及びアドレス信号ＡＤを否定論理和す
るＮＯＲゲート１と、該ＮＯＲゲート１から出力する信
号をラッチし相互に異なる位相のラッチ信号ＬＡＳ１、
ＬＡＳ２をそれぞれ出力するラッチ２と、該ラッチ２か
ら出力する各ラッチ信号ＬＡＳ１、ＬＡＳ２を所定時間
遅延させ遅延信号ＤＬＳ１、ＤＬＳ２をそれぞれ出力す
る各信号遅延部３、４と、ラッチ２から出力するラッチ
信号ＬＡＳ１、ＬＡＳ２及び各信号遅延部３、４から出
力する遅延信号ＤＬＳ１、ＤＬＳ２によりアドレス遷移
検出信号ＡＴＤＳを出力する信号出力部５と、を備えて
いた。
おいては、図３に示したように、外部から入力するチッ
プ選択信号ＣＳｂ及びアドレス信号ＡＤを否定論理和す
るＮＯＲゲート１と、該ＮＯＲゲート１から出力する信
号をラッチし相互に異なる位相のラッチ信号ＬＡＳ１、
ＬＡＳ２をそれぞれ出力するラッチ２と、該ラッチ２か
ら出力する各ラッチ信号ＬＡＳ１、ＬＡＳ２を所定時間
遅延させ遅延信号ＤＬＳ１、ＤＬＳ２をそれぞれ出力す
る各信号遅延部３、４と、ラッチ２から出力するラッチ
信号ＬＡＳ１、ＬＡＳ２及び各信号遅延部３、４から出
力する遅延信号ＤＬＳ１、ＤＬＳ２によりアドレス遷移
検出信号ＡＴＤＳを出力する信号出力部５と、を備えて
いた。
【０００３】ラッチ２は、ＮＯＲゲート１から出力され
た信号を反転するインバーター２１と、該インバーター
２１から出力する信号とラッチ信号ＬＡＳ２とを否定論
理積するＮＡＮＤゲート２８と、ＮＯＲゲート１から出
力する信号とＮＡＮＤゲート２８から出力する信号とを
否定論理積するＮＡＮＤゲート２９と、を備えていた。
また、信号遅延部３は、ラッチ２から出力されたラッチ
信号ＬＡＳ１を順次反転する各インバーター３１、３２
を備え、信号遅延部４は、ラッチ２から出力されたラッ
チ信号ＬＡＳ２を順次反転する各インバーター４１、４
２を備えていた。
た信号を反転するインバーター２１と、該インバーター
２１から出力する信号とラッチ信号ＬＡＳ２とを否定論
理積するＮＡＮＤゲート２８と、ＮＯＲゲート１から出
力する信号とＮＡＮＤゲート２８から出力する信号とを
否定論理積するＮＡＮＤゲート２９と、を備えていた。
また、信号遅延部３は、ラッチ２から出力されたラッチ
信号ＬＡＳ１を順次反転する各インバーター３１、３２
を備え、信号遅延部４は、ラッチ２から出力されたラッ
チ信号ＬＡＳ２を順次反転する各インバーター４１、４
２を備えていた。
【０００４】信号出力部５は、電源電圧Ｖｃｃがソース
端子に印加され信号遅延部３の遅延信号ＤＬＳ１ライン
にゲート端子が連結されたＰＭＯＳトランジスタＭＰ１
と、該ＰＭＯＳトランジスタＭＰ１のドレイン端子にソ
ース端子が連結されゲート端子がラッチ２のラッチ信号
ＬＡＳ１ラインに連結されドレイン端子がアドレス遷移
検出信号ＡＴＤＳラインに連結されたＰＭＯＳトランジ
スタＭＰ２と、ゲート端子がラッチ２のラッチ信号ＬＡ
Ｓ１ラインに連結されドレイン端子がＰＭＯＳトランジ
スタＭＰ２のドレイン端子に連結されたＮＭＯＳトラン
ジスタＭＮ１と、ＮＭＯＳトランジスタＭＮ１のソース
端子にドレイン端子が連結されゲート端子が信号遅延部
４の遅延信号ＤＬＳ２ラインに連結されソース端子が接
地されたＮＭＯＳトランジスタＭＮ２と、ＮＭＯＳトラ
ンジスタＭＮ２のゲート端子にゲート端子が連結されソ
ース端子に電源電圧Ｖｃｃが印加されたＰＭＯＳトラン
ジスタＭＰ３と、ＰＭＯＳトランジスタＭＰ３のドレイ
ン端子にソース端子が連結されゲート端子がラッチ２の
ラッチ信号ＬＡＳ２ラインに連結されドレイン端子がア
ドレス遷移検出信号ＡＴＤＳに連結されたＰＭＯＳトラ
ンジスタＭＰ４と、ゲート端子がラッチ２のラッチ信号
ＬＡＳ２ラインに連結されドレイン端子がＰＭＯＳトラ
ンジスタＭＰ４のドレイン端子に連結されたＮＭＯＳト
ランジスタＭＮ３と、ＮＭＯＳトランジスタＭＮ３のソ
ース端子にドレイン端子が連結されゲート端子がＰＭＯ
ＳトランジスタＭＰ１のゲート端子に連結されソース端
子が接地されたＮＭＯＳトランジスタＭＮ４と、を備え
ていた。
端子に印加され信号遅延部３の遅延信号ＤＬＳ１ライン
にゲート端子が連結されたＰＭＯＳトランジスタＭＰ１
と、該ＰＭＯＳトランジスタＭＰ１のドレイン端子にソ
ース端子が連結されゲート端子がラッチ２のラッチ信号
ＬＡＳ１ラインに連結されドレイン端子がアドレス遷移
検出信号ＡＴＤＳラインに連結されたＰＭＯＳトランジ
スタＭＰ２と、ゲート端子がラッチ２のラッチ信号ＬＡ
Ｓ１ラインに連結されドレイン端子がＰＭＯＳトランジ
スタＭＰ２のドレイン端子に連結されたＮＭＯＳトラン
ジスタＭＮ１と、ＮＭＯＳトランジスタＭＮ１のソース
端子にドレイン端子が連結されゲート端子が信号遅延部
４の遅延信号ＤＬＳ２ラインに連結されソース端子が接
地されたＮＭＯＳトランジスタＭＮ２と、ＮＭＯＳトラ
ンジスタＭＮ２のゲート端子にゲート端子が連結されソ
ース端子に電源電圧Ｖｃｃが印加されたＰＭＯＳトラン
ジスタＭＰ３と、ＰＭＯＳトランジスタＭＰ３のドレイ
ン端子にソース端子が連結されゲート端子がラッチ２の
ラッチ信号ＬＡＳ２ラインに連結されドレイン端子がア
ドレス遷移検出信号ＡＴＤＳに連結されたＰＭＯＳトラ
ンジスタＭＰ４と、ゲート端子がラッチ２のラッチ信号
ＬＡＳ２ラインに連結されドレイン端子がＰＭＯＳトラ
ンジスタＭＰ４のドレイン端子に連結されたＮＭＯＳト
ランジスタＭＮ３と、ＮＭＯＳトランジスタＭＮ３のソ
ース端子にドレイン端子が連結されゲート端子がＰＭＯ
ＳトランジスタＭＰ１のゲート端子に連結されソース端
子が接地されたＮＭＯＳトランジスタＭＮ４と、を備え
ていた。
【０００５】このように構成された従来メモリのアドレ
ス遷移検出回路の作用を説明すると次のようであった。
まず、初期状態でローレベルのチップ選択信号ＣＳｂ及
びローレベルのアドレス信号ＡＤが入力すると、それら
チップ選択信号ＣＳｂ及びアドレス信号ＡＤはＮＯＲゲ
ート１で否定論理和されハイレベルの信号が出力され
る。次いで、ラッチ２のインバーター２１を経て反転さ
れたローレベルの信号がＮＡＮＤゲート２８の一方側端
子に印加され、他方側端子に印加するＮＡＮＤゲート２
９からの出力信号レベルに拘わりなくハイレベルのラッ
チ信号ＬＡＳ１がＮＡＮＤゲート２８から出力される。
次いで、ＮＡＮＤゲート２９にはＮＯＲゲート１から出
力するハイレベルの信号が一方側入力端子に印加され、
他方側入力端子にはＮＡＮＤゲート２８から出力するハ
イレベルのラッチ信号ＬＡＳ１が印加されて否定論理積
され、ローレベルのラッチ信号ＬＡＳ２がＮＡＮＤゲー
ト２９から出力される。
ス遷移検出回路の作用を説明すると次のようであった。
まず、初期状態でローレベルのチップ選択信号ＣＳｂ及
びローレベルのアドレス信号ＡＤが入力すると、それら
チップ選択信号ＣＳｂ及びアドレス信号ＡＤはＮＯＲゲ
ート１で否定論理和されハイレベルの信号が出力され
る。次いで、ラッチ２のインバーター２１を経て反転さ
れたローレベルの信号がＮＡＮＤゲート２８の一方側端
子に印加され、他方側端子に印加するＮＡＮＤゲート２
９からの出力信号レベルに拘わりなくハイレベルのラッ
チ信号ＬＡＳ１がＮＡＮＤゲート２８から出力される。
次いで、ＮＡＮＤゲート２９にはＮＯＲゲート１から出
力するハイレベルの信号が一方側入力端子に印加され、
他方側入力端子にはＮＡＮＤゲート２８から出力するハ
イレベルのラッチ信号ＬＡＳ１が印加されて否定論理積
され、ローレベルのラッチ信号ＬＡＳ２がＮＡＮＤゲー
ト２９から出力される。
【０００６】そして、ＮＡＮＤゲート２８から出力した
ハイレベルのラッチ信号ＬＡＳ１は信号遅延部３の各イ
ンバーター３１、３２を順次通って、所定時間遅延され
たハイレベルの遅延信号ＤＬＳ１となり、また、ＮＡＮ
Ｄゲート２９から出力したローレベルのラッチ信号ＬＡ
Ｓ２は信号遅延部４の各インバーター４１、４２を順次
通って、所定時間遅延されたローレベルの遅延信号ＤＬ
Ｓ２となる。次いで、信号出力部５のＰＭＯＳトランジ
スタＭＰ１及びＮＭＯＳトランジスタＭＮ４の各ゲート
端子にインバーター３２から出力するハイレベル信号Ｄ
ＬＳ１が印加して、ＰＭＯＳトランジスタＭＰ１及びＮ
ＭＯＳトランジスタＭＮ４がターンオフ及びターンオン
される。ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトラ
ンジスタＭＮ１の各ゲート端子にはＮＡＮＤゲート２８
から出力するハイレベル信号ＬＡＳ１が共通して印加さ
れてそれぞれターンオフ及びターンオンされる。また、
ＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタ
ＭＰ３の各ゲート端子にはインバーター４２から出力す
るローレベル信号ＤＬＳ２が印加されてそれぞれターン
オフ及びターンオンされる。ＰＭＯＳトランジスタＭＰ
４及びＮＭＯＳトランジスタＭＮ３の各ゲート端子には
ＮＡＮＤゲート２９から出力するローレベル信号ＬＡＳ
２が共通して印加されてそれぞれターンオン及びターン
オフされる。従って、信号検出部５からはアドレス遷移
検出信号ＡＴＤＳラインを通ってハイレベルのアドレス
遷移検出信号ＡＴＤＳが出力される。
ハイレベルのラッチ信号ＬＡＳ１は信号遅延部３の各イ
ンバーター３１、３２を順次通って、所定時間遅延され
たハイレベルの遅延信号ＤＬＳ１となり、また、ＮＡＮ
Ｄゲート２９から出力したローレベルのラッチ信号ＬＡ
Ｓ２は信号遅延部４の各インバーター４１、４２を順次
通って、所定時間遅延されたローレベルの遅延信号ＤＬ
Ｓ２となる。次いで、信号出力部５のＰＭＯＳトランジ
スタＭＰ１及びＮＭＯＳトランジスタＭＮ４の各ゲート
端子にインバーター３２から出力するハイレベル信号Ｄ
ＬＳ１が印加して、ＰＭＯＳトランジスタＭＰ１及びＮ
ＭＯＳトランジスタＭＮ４がターンオフ及びターンオン
される。ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトラ
ンジスタＭＮ１の各ゲート端子にはＮＡＮＤゲート２８
から出力するハイレベル信号ＬＡＳ１が共通して印加さ
れてそれぞれターンオフ及びターンオンされる。また、
ＮＭＯＳトランジスタＭＮ２及びＰＭＯＳトランジスタ
ＭＰ３の各ゲート端子にはインバーター４２から出力す
るローレベル信号ＤＬＳ２が印加されてそれぞれターン
オフ及びターンオンされる。ＰＭＯＳトランジスタＭＰ
４及びＮＭＯＳトランジスタＭＮ３の各ゲート端子には
ＮＡＮＤゲート２９から出力するローレベル信号ＬＡＳ
２が共通して印加されてそれぞれターンオン及びターン
オフされる。従って、信号検出部５からはアドレス遷移
検出信号ＡＴＤＳラインを通ってハイレベルのアドレス
遷移検出信号ＡＴＤＳが出力される。
【０００７】その後、アドレス信号ＡＤがローレベルか
らハイレベルに遷移し、該ハイレベルに遷移したアドレ
ス信号ＡＤのパルス幅がメモリ内部の要求するアドレス
遷移検出信号のパルス幅よりも長い場合、該長いパルス
幅を有したハイレベルのアドレス信号ＡＤがＮＯＲゲー
ト１の一方側入力端子に印加され、ローレベル状態のチ
ップ選択信号ＣＳｂが他方側入力端子に印加されると、
ＮＯＲゲート１はアドレス信号ＡＤとチップ選択信号Ｃ
Ｓｂとを否定論理和しローレベルの信号を出力する。次
いで、ＮＡＮＤゲート２９の一方側入力端子にＮＯＲゲ
ート１から出力するローレベル信号が印加され、他方側
端子にはＮＡＮＤゲート２８から出力するハイレベル信
号ＬＡＳ１が印加されて否定論理積され、ＮＡＮＤゲー
ト２９からハイレベルの信号ＬＡＳ２が出力される。ま
た、ＮＡＮＤゲート２８の一方側入力端子にはインバー
タ２１から出力するハイレベル信号が印加され、他方側
入力端子にはＮＡＮＤゲート２９から出力するハイレベ
ル信号ＬＡＳ２が印加されて否定論理積され、ＮＡＮＤ
ゲート２８からローレベルの信号ＬＡＳ１が出力され
る。
らハイレベルに遷移し、該ハイレベルに遷移したアドレ
ス信号ＡＤのパルス幅がメモリ内部の要求するアドレス
遷移検出信号のパルス幅よりも長い場合、該長いパルス
幅を有したハイレベルのアドレス信号ＡＤがＮＯＲゲー
ト１の一方側入力端子に印加され、ローレベル状態のチ
ップ選択信号ＣＳｂが他方側入力端子に印加されると、
ＮＯＲゲート１はアドレス信号ＡＤとチップ選択信号Ｃ
Ｓｂとを否定論理和しローレベルの信号を出力する。次
いで、ＮＡＮＤゲート２９の一方側入力端子にＮＯＲゲ
ート１から出力するローレベル信号が印加され、他方側
端子にはＮＡＮＤゲート２８から出力するハイレベル信
号ＬＡＳ１が印加されて否定論理積され、ＮＡＮＤゲー
ト２９からハイレベルの信号ＬＡＳ２が出力される。ま
た、ＮＡＮＤゲート２８の一方側入力端子にはインバー
タ２１から出力するハイレベル信号が印加され、他方側
入力端子にはＮＡＮＤゲート２９から出力するハイレベ
ル信号ＬＡＳ２が印加されて否定論理積され、ＮＡＮＤ
ゲート２８からローレベルの信号ＬＡＳ１が出力され
る。
【０００８】次いで、ＰＭＯＳトランジスタＭＰ２及び
ＮＭＯＳトランジスタＭＮ１の各ゲート端子にはＮＡＮ
Ｄゲート２８から出力するローレベル信号ＬＡＳ１が共
通して印加されてそれぞれターンオン及びターンオフさ
れ、ＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトランジ
スタＭＮ３の各ゲート端子にはＮＡＮＤゲート２９から
出力するハイレベル信号ＬＡＳ２が共通して印加されて
それぞれターンオフ及びターンオンされる。ＰＭＯＳト
ランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ４は、
各ＮＡＮＤゲート２８、２９から出力した各信号ＬＡＳ
１、ＬＡＳ２が各信号遅延部３、４を通って出力される
ときまで以前のスイッチング状態であるターンオフ及び
ターンオンの状態をそれぞれ維持し、また、各ＮＭＯＳ
トランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ３
も、以前のスイッチング状態であるターンオフ及びター
ンオンの状態をそれぞれ維持する。従って、アドレス遷
移検出信号ＡＴＤＳはハイレベルからローレベルに遷移
して出力される。
ＮＭＯＳトランジスタＭＮ１の各ゲート端子にはＮＡＮ
Ｄゲート２８から出力するローレベル信号ＬＡＳ１が共
通して印加されてそれぞれターンオン及びターンオフさ
れ、ＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトランジ
スタＭＮ３の各ゲート端子にはＮＡＮＤゲート２９から
出力するハイレベル信号ＬＡＳ２が共通して印加されて
それぞれターンオフ及びターンオンされる。ＰＭＯＳト
ランジスタＭＰ１及びＮＭＯＳトランジスタＭＮ４は、
各ＮＡＮＤゲート２８、２９から出力した各信号ＬＡＳ
１、ＬＡＳ２が各信号遅延部３、４を通って出力される
ときまで以前のスイッチング状態であるターンオフ及び
ターンオンの状態をそれぞれ維持し、また、各ＮＭＯＳ
トランジスタＭＮ２及びＰＭＯＳトランジスタＭＰ３
も、以前のスイッチング状態であるターンオフ及びター
ンオンの状態をそれぞれ維持する。従って、アドレス遷
移検出信号ＡＴＤＳはハイレベルからローレベルに遷移
して出力される。
【０００９】その後、ＮＡＮＤゲート２８から出力する
ローレベル信号ＬＡＳ１が各インバーター３１、３２を
順次通ってローレベル信号ＤＬＳ１として出力され、Ｎ
ＡＮＤゲート２９から出力するハイレベル信号ＬＡＳ２
が各インバーター４１、４２を順次通ってハイレベル信
号ＤＬＳ２として出力されると、ＰＭＯＳトランジスタ
ＭＰ１及びＮＭＯＳトランジスタＭＮ４の各ゲート端子
にはインバーター３２から出力するローレベル信号ＤＬ
Ｓ１が共通して印加されてそれぞれターンオン及びター
ンオフされ、ＮＭＯＳトランジスタＭＮ２及びＰＭＯＳ
トランジスタＭＰ３の各ゲート端子にはインバーター４
２から出力するハイレベル信号ＤＬＳ２が共通して印加
されてそれぞれターンオン及びターンオフされる。且
つ、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジ
スタＭＮ１は直前のスイッチング状態であるターンオン
及びターンオフ状態に維持され、また、ＰＭＯＳトラン
ジスタＭＰ４及びＮＭＯＳトランジスタＭＮ３も直前の
スイッチング状態であるターンオフ及びターンオン状態
に維持される。従って、アドレス遷移検出信号ＡＴＤＳ
はローレベルからハイレベルに遷移して出力される。
ローレベル信号ＬＡＳ１が各インバーター３１、３２を
順次通ってローレベル信号ＤＬＳ１として出力され、Ｎ
ＡＮＤゲート２９から出力するハイレベル信号ＬＡＳ２
が各インバーター４１、４２を順次通ってハイレベル信
号ＤＬＳ２として出力されると、ＰＭＯＳトランジスタ
ＭＰ１及びＮＭＯＳトランジスタＭＮ４の各ゲート端子
にはインバーター３２から出力するローレベル信号ＤＬ
Ｓ１が共通して印加されてそれぞれターンオン及びター
ンオフされ、ＮＭＯＳトランジスタＭＮ２及びＰＭＯＳ
トランジスタＭＰ３の各ゲート端子にはインバーター４
２から出力するハイレベル信号ＤＬＳ２が共通して印加
されてそれぞれターンオン及びターンオフされる。且
つ、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジ
スタＭＮ１は直前のスイッチング状態であるターンオン
及びターンオフ状態に維持され、また、ＰＭＯＳトラン
ジスタＭＰ４及びＮＭＯＳトランジスタＭＮ３も直前の
スイッチング状態であるターンオフ及びターンオン状態
に維持される。従って、アドレス遷移検出信号ＡＴＤＳ
はローレベルからハイレベルに遷移して出力される。
【００１０】その後、アドレス信号ＡＤがハイレベルか
らローレベルに遷移してＮＯＲゲート１に入力され、ロ
ーレベルのチップ選択信号ＣＳｂが入力されと、ＮＯＲ
ゲート１は入力されたアドレス信号ＡＤとチップ選択信
号ＣＳｂとを否定論理和しハイレベルの信号を出力す
る。次いで、ＮＡＮＤゲート２９の一方側入力端子には
ＮＯＲゲート１から出力したハイレベル信号が印加さ
れ、他方側入力端子には記ＮＡＮＤゲート２８から出力
するローレベル信号ＬＡＳ１が印加されて否定論理積さ
れ、ハイレベルの信号ＬＡＳ２が出力される。ＮＡＮＤ
ゲート２８の一方側入力端子にはＮＯＲゲート１から出
力してインバーター２１で反転されたローレベル信号が
印加され、他方側入力端子にはＮＡＮＤゲート２９から
出力するローレベル信号ＬＳ２が印加されて否定論理積
され、ハイレベルの信号ＬＡＳ１が出力される。次い
で、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジ
スタＭＮ１の各ゲート端子にはＮＡＮＤゲート２８から
出力するハイレベル信号ＬＡＳ１が共通して印加されて
それぞれターンオフ及びターンオンされ、ＰＭＯＳトラ
ンジスタＭＰ４及びＮＭＯＳトランジスタＭＮ３の各ゲ
ート端子にはＮＡＮＤゲート２９から出力するローレベ
ル信号ＬＳ２が共通して印加されてそれぞれターンオン
及びターンオフされる。また、各ＮＡＮＤゲート２８、
２９から出力した信号ＬＡＳ１、ＬＳＡ２が各信号遅延
部３、４を通って出力されるときまで、ＰＭＯＳトラン
ジスタＭＰ１及びＮＭＯＳトランジスタＭＮ４は直前の
スイッチング状態であるターンオン及びターンオフ状態
にそれぞれ維持され、ＰＭＯＳトランジスタＭＰ４及び
ＮＭＯＳトランジスタＭＮ３もそれぞれターンオン及ぶ
ターンオフ状態に維持される。従って、アドレス遷移検
出信号ＡＴＤＳはハイレベルからローレベルに遷移して
出力される。
らローレベルに遷移してＮＯＲゲート１に入力され、ロ
ーレベルのチップ選択信号ＣＳｂが入力されと、ＮＯＲ
ゲート１は入力されたアドレス信号ＡＤとチップ選択信
号ＣＳｂとを否定論理和しハイレベルの信号を出力す
る。次いで、ＮＡＮＤゲート２９の一方側入力端子には
ＮＯＲゲート１から出力したハイレベル信号が印加さ
れ、他方側入力端子には記ＮＡＮＤゲート２８から出力
するローレベル信号ＬＡＳ１が印加されて否定論理積さ
れ、ハイレベルの信号ＬＡＳ２が出力される。ＮＡＮＤ
ゲート２８の一方側入力端子にはＮＯＲゲート１から出
力してインバーター２１で反転されたローレベル信号が
印加され、他方側入力端子にはＮＡＮＤゲート２９から
出力するローレベル信号ＬＳ２が印加されて否定論理積
され、ハイレベルの信号ＬＡＳ１が出力される。次い
で、ＰＭＯＳトランジスタＭＰ２及びＮＭＯＳトランジ
スタＭＮ１の各ゲート端子にはＮＡＮＤゲート２８から
出力するハイレベル信号ＬＡＳ１が共通して印加されて
それぞれターンオフ及びターンオンされ、ＰＭＯＳトラ
ンジスタＭＰ４及びＮＭＯＳトランジスタＭＮ３の各ゲ
ート端子にはＮＡＮＤゲート２９から出力するローレベ
ル信号ＬＳ２が共通して印加されてそれぞれターンオン
及びターンオフされる。また、各ＮＡＮＤゲート２８、
２９から出力した信号ＬＡＳ１、ＬＳＡ２が各信号遅延
部３、４を通って出力されるときまで、ＰＭＯＳトラン
ジスタＭＰ１及びＮＭＯＳトランジスタＭＮ４は直前の
スイッチング状態であるターンオン及びターンオフ状態
にそれぞれ維持され、ＰＭＯＳトランジスタＭＰ４及び
ＮＭＯＳトランジスタＭＮ３もそれぞれターンオン及ぶ
ターンオフ状態に維持される。従って、アドレス遷移検
出信号ＡＴＤＳはハイレベルからローレベルに遷移して
出力される。
【００１１】その後、ＮＡＮＤゲート２８から出力した
ハイレベル信号ＬＡＳ１がインバーター３１、３３を順
次通って所定時間遅延されてハイレベル信号ＤＬＳ１と
して出力され、ＮＡＮＤゲート２９から出力したローレ
ベル信号ＬＡＳ２が各インバーター４１、４２を順次通
って所定時間遅延されてローレベル信号ＤＬＳ２として
出力されると、ＰＭＯＳトランジスタＭＰ１及びＮＭＯ
ＳトランジスタＭＮ４の各ゲート端子にはインバーター
３２から出力するハイレベル信号ＤＬＳ１が印加されて
それぞれターンオフ及びターンオンされ、ＮＭＯＳトラ
ンジスタＭＮ２及びＰＭＯＳトランジスタＭＰ３の各ゲ
ート端子にはインバーター４２から出力するローレベル
信号ＤＬＳ２が印加されてそれぞれターンオフ及びター
ンオンされる。また、ＰＭＯＳトランジスタＭＰ２及び
ＮＭＯＳトランジスタＭＮ１はそれぞれ直前のスイッチ
ング状態のターンオフ及びターンオン状態に維持され、
ＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトランジスタ
ＭＮ３もそれぞれ直前のスイッチング状態のターンオン
及びターンオフ状態に維持される。従って、アドレス遷
移検出信号ＡＴＤＳはローレベルからハイレベルに遷移
して出力される。
ハイレベル信号ＬＡＳ１がインバーター３１、３３を順
次通って所定時間遅延されてハイレベル信号ＤＬＳ１と
して出力され、ＮＡＮＤゲート２９から出力したローレ
ベル信号ＬＡＳ２が各インバーター４１、４２を順次通
って所定時間遅延されてローレベル信号ＤＬＳ２として
出力されると、ＰＭＯＳトランジスタＭＰ１及びＮＭＯ
ＳトランジスタＭＮ４の各ゲート端子にはインバーター
３２から出力するハイレベル信号ＤＬＳ１が印加されて
それぞれターンオフ及びターンオンされ、ＮＭＯＳトラ
ンジスタＭＮ２及びＰＭＯＳトランジスタＭＰ３の各ゲ
ート端子にはインバーター４２から出力するローレベル
信号ＤＬＳ２が印加されてそれぞれターンオフ及びター
ンオンされる。また、ＰＭＯＳトランジスタＭＰ２及び
ＮＭＯＳトランジスタＭＮ１はそれぞれ直前のスイッチ
ング状態のターンオフ及びターンオン状態に維持され、
ＰＭＯＳトランジスタＭＰ４及びＮＭＯＳトランジスタ
ＭＮ３もそれぞれ直前のスイッチング状態のターンオン
及びターンオフ状態に維持される。従って、アドレス遷
移検出信号ＡＴＤＳはローレベルからハイレベルに遷移
して出力される。
【００１２】このように、アドレス信号ＡＤがローレベ
ル状態からハイレベル状態に遷移するときは、信号遅延
部３の遅延時間によりアドレス遷移検出信号ＡＴＤＳの
パルス幅が決定され、アドレス信号ＡＤがハイ状態から
ロー状態に遷移されるときは前記信号遅延部４の遅延時
間によりアドレス遷移検出信号ＡＴＤＳのパルス幅が決
定される。
ル状態からハイレベル状態に遷移するときは、信号遅延
部３の遅延時間によりアドレス遷移検出信号ＡＴＤＳの
パルス幅が決定され、アドレス信号ＡＤがハイ状態から
ロー状態に遷移されるときは前記信号遅延部４の遅延時
間によりアドレス遷移検出信号ＡＴＤＳのパルス幅が決
定される。
【００１３】更に、メモリの要求するアドレス遷移検出
信号ＡＴＤＳのパルス幅よりも、長いパルス幅を有した
アドレス信号ＡＤがアドレス遷移検出回路に印加される
と、該アドレス遷移検出回路は前述したように動作し
て、メモリの要求するアドレス遷移検出信号のパルス幅
よりも短いパルス幅を有したローレベルのアドレス遷移
検出信号ＡＴＤＳを出力する。
信号ＡＴＤＳのパルス幅よりも、長いパルス幅を有した
アドレス信号ＡＤがアドレス遷移検出回路に印加される
と、該アドレス遷移検出回路は前述したように動作し
て、メモリの要求するアドレス遷移検出信号のパルス幅
よりも短いパルス幅を有したローレベルのアドレス遷移
検出信号ＡＴＤＳを出力する。
【００１４】
【発明が解決しようとする課題】しかしながら、このよ
うに構成された従来メモリのアドレス遷移検出回路にお
いては、メモリの要求するアドレス遷移検出信号のパル
ス幅よりも短いパルス幅を有したアドレス信号が回路に
入力されると、入力されたアドレス信号の短いパルス幅
と同様なパルス幅を有したアドレス遷移検出信号が発生
してメモリ内に供給されるようになっているため、非正
常的なアドレス信号（短いパルス幅を含んだアドレス信
号）がメモリに入力するときは該メモリの動作が不安定
になるという不都合な点があった。
うに構成された従来メモリのアドレス遷移検出回路にお
いては、メモリの要求するアドレス遷移検出信号のパル
ス幅よりも短いパルス幅を有したアドレス信号が回路に
入力されると、入力されたアドレス信号の短いパルス幅
と同様なパルス幅を有したアドレス遷移検出信号が発生
してメモリ内に供給されるようになっているため、非正
常的なアドレス信号（短いパルス幅を含んだアドレス信
号）がメモリに入力するときは該メモリの動作が不安定
になるという不都合な点があった。
【００１５】本発明は上記の点に着目してなされたもの
で、メモリに入力するアドレス信号のパルス幅の長短に
拘わりなく、常に一定なパルス幅を有したアドレス遷移
検出信号を出力し、メモリの誤動作を防止し得るメモリ
のアドレス遷移検出回路を提供することを目的とする。
で、メモリに入力するアドレス信号のパルス幅の長短に
拘わりなく、常に一定なパルス幅を有したアドレス遷移
検出信号を出力し、メモリの誤動作を防止し得るメモリ
のアドレス遷移検出回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】このため本発明の請求項
１に記載の発明では、外部から入力するアドレス信号及
びチップ選択信号を否定論理和するＮＯＲゲートと、該
ＮＯＲゲートから出力する信号をラッチして、相互に異
なる位相の第１ラッチ信号及び第２ラッチ信号を出力す
るラッチ手段と、該ラッチ手段から出力する第１ラッチ
信号を所定時間遅延させた第１遅延信号を出力する第１
信号遅延手段と、前記ラッチ手段から出力する第２ラッ
チ信号を所定時間遅延させた第２遅延信号を出力する第
２信号遅延手段と、前記第１信号遅延手段から出力する
第１遅延信号及び前記第２遅延手段から出力する第２遅
延信号と、前記ラッチ手段から出力する第１ラッチ信号
及び第２ラッチ信号とに基づいて、アドレス遷移検出信
号を出力する信号出力手段と、を有するメモリのアドレ
ス遷移検出回路において、前記ＮＯＲゲートから出力す
る信号を入力し、前記アドレス信号のパルス幅がメモリ
内部の要求するアドレス遷移検出信号のパルス幅よりも
短い場合に、フィードバックされた前記第１及び第２ラ
ッチ信号とフィードバックされた前記第１及び第２遅延
信号とに応じて前記ＮＯＲゲートからの信号レベルを所
定時間の間維持し、相互に異なる信号レベルの第１レベ
ル維持信号及び第２レベル維持信号をそれぞれ出力する
レベル維持手段を備え、前記ラッチ手段が、前記レベル
維持手段から出力する第１及び第２レベル維持信号をラ
ッチして、前記第１及び第２ラッチ信号を出力する構成
としたことを特徴とする。
１に記載の発明では、外部から入力するアドレス信号及
びチップ選択信号を否定論理和するＮＯＲゲートと、該
ＮＯＲゲートから出力する信号をラッチして、相互に異
なる位相の第１ラッチ信号及び第２ラッチ信号を出力す
るラッチ手段と、該ラッチ手段から出力する第１ラッチ
信号を所定時間遅延させた第１遅延信号を出力する第１
信号遅延手段と、前記ラッチ手段から出力する第２ラッ
チ信号を所定時間遅延させた第２遅延信号を出力する第
２信号遅延手段と、前記第１信号遅延手段から出力する
第１遅延信号及び前記第２遅延手段から出力する第２遅
延信号と、前記ラッチ手段から出力する第１ラッチ信号
及び第２ラッチ信号とに基づいて、アドレス遷移検出信
号を出力する信号出力手段と、を有するメモリのアドレ
ス遷移検出回路において、前記ＮＯＲゲートから出力す
る信号を入力し、前記アドレス信号のパルス幅がメモリ
内部の要求するアドレス遷移検出信号のパルス幅よりも
短い場合に、フィードバックされた前記第１及び第２ラ
ッチ信号とフィードバックされた前記第１及び第２遅延
信号とに応じて前記ＮＯＲゲートからの信号レベルを所
定時間の間維持し、相互に異なる信号レベルの第１レベ
ル維持信号及び第２レベル維持信号をそれぞれ出力する
レベル維持手段を備え、前記ラッチ手段が、前記レベル
維持手段から出力する第１及び第２レベル維持信号をラ
ッチして、前記第１及び第２ラッチ信号を出力する構成
としたことを特徴とする。
【００１７】かかる構成によれば、メモリ内部の要求す
るアドレス遷移検出信号のパルス幅よりも短いパルス幅
を有するアドレス信号が本回路に入力されても、レベル
維持手段により、フィードバックされた各ラッチ信号及
び各遅延信号に応じて所定時間一定の信号レベルを維持
したレベル維持信号が生成され、該レベル維持信号を基
にして、信号出力手段から一定なパルス幅のアドレス遷
移検出信号が出力されるようになる。
るアドレス遷移検出信号のパルス幅よりも短いパルス幅
を有するアドレス信号が本回路に入力されても、レベル
維持手段により、フィードバックされた各ラッチ信号及
び各遅延信号に応じて所定時間一定の信号レベルを維持
したレベル維持信号が生成され、該レベル維持信号を基
にして、信号出力手段から一定なパルス幅のアドレス遷
移検出信号が出力されるようになる。
【００１８】また、請求項２に記載の発明では、請求項
１に記載の発明の具体的な構成として、前記レベル維持
手段は、前記ＮＯＲゲートの出力ラインにそれぞれ入力
端子が連結された第１インバーター及び第２インバータ
ーと、該第２インバーターの出力端子に入力端子が連結
された第３インバーターと、ソース端子が電源電圧端子
に連結されゲート端子が前記第２信号遅延手段の第２遅
延信号の出力ラインに連結された第１ＰＭＯＳトランジ
スタと、該第１ＰＭＯＳトランジスタのドレイン端子に
ソース端子が連結されゲート端子が前記ラッチ手段の第
１ラッチ信号の出力ラインに連結されドレイン端子が前
記第１インバーターの出力端子に連結された第２ＰＭＯ
Ｓトランジスタと、該第２ＰＭＯＳトランジスタのドレ
イン端子及び前記第１レベル維持信号の出力ラインにド
レイン端子が連結されゲート端子が前記第２ＰＭＯＳト
ランジスタのゲート端子に連結された第１ＮＭＯＳトラ
ンジスタと、該第１ＮＭＯＳトランジスタのソース端子
にドレイン端子が連結されゲート端子が前記第１ＰＭＯ
Ｓトランジスタのゲート端子に連結されソース端子が接
地された第２ＮＭＯＳトランジスタと、ソース端子が電
源電圧端子に連結されゲート端子が前記第１信号遅延手
段の第１遅延信号の出力ラインに連結された第３ＰＭＯ
Ｓトランジスタと、該第３ＰＭＯＳトランジスタのドレ
イン端子にソース端子が連結されゲート端子が前記ラッ
チ手段の第２ラッチ信号の出力ラインに連結されドレイ
ン端子が前記第３インバーターの出力端子に連結された
第４ＰＭＯＳトランジスタと、該第４ＰＭＯＳトランジ
スタのドレイン端子及び前記第２レベル維持信号の出力
ラインにドレイン端子が連結されゲート端子が前記第４
ＰＭＯＳトランジスタのゲート端子に連結された第３Ｎ
ＭＯＳトランジスタと、該第３ＮＭＯＳトランジスタの
ソース端子にドレイン端子が連結されゲート端子が前記
第３ＰＭＯＳトランジスタＰ３のゲート端子に連結され
ソース端子が接地された第４ＮＭＯＳトランジスタと、
を備えて構成されたことを特徴とする。
１に記載の発明の具体的な構成として、前記レベル維持
手段は、前記ＮＯＲゲートの出力ラインにそれぞれ入力
端子が連結された第１インバーター及び第２インバータ
ーと、該第２インバーターの出力端子に入力端子が連結
された第３インバーターと、ソース端子が電源電圧端子
に連結されゲート端子が前記第２信号遅延手段の第２遅
延信号の出力ラインに連結された第１ＰＭＯＳトランジ
スタと、該第１ＰＭＯＳトランジスタのドレイン端子に
ソース端子が連結されゲート端子が前記ラッチ手段の第
１ラッチ信号の出力ラインに連結されドレイン端子が前
記第１インバーターの出力端子に連結された第２ＰＭＯ
Ｓトランジスタと、該第２ＰＭＯＳトランジスタのドレ
イン端子及び前記第１レベル維持信号の出力ラインにド
レイン端子が連結されゲート端子が前記第２ＰＭＯＳト
ランジスタのゲート端子に連結された第１ＮＭＯＳトラ
ンジスタと、該第１ＮＭＯＳトランジスタのソース端子
にドレイン端子が連結されゲート端子が前記第１ＰＭＯ
Ｓトランジスタのゲート端子に連結されソース端子が接
地された第２ＮＭＯＳトランジスタと、ソース端子が電
源電圧端子に連結されゲート端子が前記第１信号遅延手
段の第１遅延信号の出力ラインに連結された第３ＰＭＯ
Ｓトランジスタと、該第３ＰＭＯＳトランジスタのドレ
イン端子にソース端子が連結されゲート端子が前記ラッ
チ手段の第２ラッチ信号の出力ラインに連結されドレイ
ン端子が前記第３インバーターの出力端子に連結された
第４ＰＭＯＳトランジスタと、該第４ＰＭＯＳトランジ
スタのドレイン端子及び前記第２レベル維持信号の出力
ラインにドレイン端子が連結されゲート端子が前記第４
ＰＭＯＳトランジスタのゲート端子に連結された第３Ｎ
ＭＯＳトランジスタと、該第３ＮＭＯＳトランジスタの
ソース端子にドレイン端子が連結されゲート端子が前記
第３ＰＭＯＳトランジスタＰ３のゲート端子に連結され
ソース端子が接地された第４ＮＭＯＳトランジスタと、
を備えて構成されたことを特徴とする。
【００１９】また、請求項３に記載の発明では、請求項
１または２に記載の発明の具体的な構成として、前記ラ
ッチ手段は、前記レベル維持手段から出力する第１レベ
ル維持信号と自己の第２ラッチ信号とを否定論理積し、
第１ラッチ信号を出力する第１ＮＡＮＤゲートと、該第
１ＮＡＮＤゲートから出力する第１ラッチ信号と前記レ
ベル維持手段から出力する第２レベル維持信号とを否定
論理積し、第２ラッチ信号を出力する第２ＮＡＮＤゲー
トと、を備えて構成されたことを特徴とする。
１または２に記載の発明の具体的な構成として、前記ラ
ッチ手段は、前記レベル維持手段から出力する第１レベ
ル維持信号と自己の第２ラッチ信号とを否定論理積し、
第１ラッチ信号を出力する第１ＮＡＮＤゲートと、該第
１ＮＡＮＤゲートから出力する第１ラッチ信号と前記レ
ベル維持手段から出力する第２レベル維持信号とを否定
論理積し、第２ラッチ信号を出力する第２ＮＡＮＤゲー
トと、を備えて構成されたことを特徴とする。
【００２０】また、請求項４に記載の発明では、請求項
１〜３のいずれか１つに記載の発明の具体的な構成とし
て、前記信号出力手段は、ソース端子が電源電圧端子に
連結されゲート端子が前記ラッチ手段の第１ラッチ信号
の出力ラインに連結された第５ＰＭＯＳトランジスタ
と、該第５ＰＭＯＳトランジスタのドレイン端子にソー
ス端子が連結されゲート端子が前記第１信号遅延手段の
第１遅延信号の出力ラインに連結された第６ＰＭＯＳト
ランジスタと、該第６ＰＭＯＳトランジスタのドレイン
端子及び前記アドレス遷移検出信号の出力ラインにドレ
イン端子が連結されゲート端子が前記第５ＰＭＯＳトラ
ンジスタのゲート端子に連結された第５ＮＭＯＳトラン
ジスタと、該第５ＮＭＯＳトランジスタのソース端子に
ドレイン端子が連結されゲート端子が前記第２信号遅延
手段の第２遅延信号の出力ラインに連結されソース端子
が接地された第６ＮＭＯＳトランジスタと、ソース端子
が前記第５ＰＭＯＳトランジスタのソース端子に連結さ
れゲート端子が前記ラッチ手段の第２ラッチ信号の出力
ラインに連結された第７ＰＭＯＳトランジスタと、該第
７ＰＭＯＳトランジスタのドレイン端子にソース端子が
連結されゲート端子が前記第６ＮＭＯＳトランジスタの
ゲート端子に連結された第８ＰＭＯＳトランジスタと、
該第８ＰＭＯＳトランジスタのドレイン端子及び前記ア
ドレス遷移検出信号の出力ラインにドレイン端子が連結
されゲート端子が前記第７ＰＭＯＳトランジスタのゲー
ト端子に連結された第７ＮＭＯＳトランジスタと、該第
７ＮＭＯＳトランジスタのソース端子にドレイン端子が
連結されゲート端子が前記第６ＰＭＯＳトランジスタの
ゲート端子に連結されソース端子が接地された第８ＮＭ
ＯＳトランジスタと、を備えて構成されたことを特徴と
する。
１〜３のいずれか１つに記載の発明の具体的な構成とし
て、前記信号出力手段は、ソース端子が電源電圧端子に
連結されゲート端子が前記ラッチ手段の第１ラッチ信号
の出力ラインに連結された第５ＰＭＯＳトランジスタ
と、該第５ＰＭＯＳトランジスタのドレイン端子にソー
ス端子が連結されゲート端子が前記第１信号遅延手段の
第１遅延信号の出力ラインに連結された第６ＰＭＯＳト
ランジスタと、該第６ＰＭＯＳトランジスタのドレイン
端子及び前記アドレス遷移検出信号の出力ラインにドレ
イン端子が連結されゲート端子が前記第５ＰＭＯＳトラ
ンジスタのゲート端子に連結された第５ＮＭＯＳトラン
ジスタと、該第５ＮＭＯＳトランジスタのソース端子に
ドレイン端子が連結されゲート端子が前記第２信号遅延
手段の第２遅延信号の出力ラインに連結されソース端子
が接地された第６ＮＭＯＳトランジスタと、ソース端子
が前記第５ＰＭＯＳトランジスタのソース端子に連結さ
れゲート端子が前記ラッチ手段の第２ラッチ信号の出力
ラインに連結された第７ＰＭＯＳトランジスタと、該第
７ＰＭＯＳトランジスタのドレイン端子にソース端子が
連結されゲート端子が前記第６ＮＭＯＳトランジスタの
ゲート端子に連結された第８ＰＭＯＳトランジスタと、
該第８ＰＭＯＳトランジスタのドレイン端子及び前記ア
ドレス遷移検出信号の出力ラインにドレイン端子が連結
されゲート端子が前記第７ＰＭＯＳトランジスタのゲー
ト端子に連結された第７ＮＭＯＳトランジスタと、該第
７ＮＭＯＳトランジスタのソース端子にドレイン端子が
連結されゲート端子が前記第６ＰＭＯＳトランジスタの
ゲート端子に連結されソース端子が接地された第８ＮＭ
ＯＳトランジスタと、を備えて構成されたことを特徴と
する。
【００２１】
【発明の実施の形態】以下、本発明の実施の形態につい
て図面を用いて説明する。図１は、本実施形態に係るメ
モリのアドレス遷移検出回路の構成を示す。図１におい
て、本回路は、アドレス信号ＡＤ及びチップ選択信号Ｃ
Ｓｂを否定論理和するＮＯＲゲート１０と、後述するよ
うにフィードバックされて入力する、第１及び第２ラッ
チ信号ＬＳ１、ＬＳ２と第１及び第２遅延信号ＤＳ１、
ＤＳ２とにより、ＮＯＲゲート１０から出力した信号の
レベルを所定時間の間維持させ、相互に異なるレベルの
第１及び第２レベル維持信号ＯＴ１、ＯＴ２をそれぞれ
出力するレベル維持手段としてのレベル維持部２０と、
レベル維持部２０から出力するレベル維持信号ＯＴ１、
ＯＴ２をラッチして、相互に異なる位相の前記第１及び
第２ラッチ信号ＬＳ１、ＬＳ２をそれぞれ出力するラッ
チ手段としてのラッチ３０と、ラッチ３０から出力する
第１ラッチ信号ＬＳ１を所定時間遅延させ、遅延された
前記第１遅延信号ＤＳ１を出力する第１信号遅延手段と
しての第１信号遅延部４０と、ラッチ３０から出力する
第２ラッチ信号ＬＳ２を所定時間遅延させ、遅延された
前記第２遅延信号ＤＳ２を出力する第２信号遅延手段と
しての第２信号遅延部５０と、ラッチ３０から出力する
第１及び第２ラッチ信号ＬＳ１、ＬＳ２と第１信号遅延
部４０から出力する第１遅延信号ＤＳ１及び第２信号遅
延部５０から出力する第２信号ＤＳ２とにより、アドレ
ス遷移検出信号ＡＯＵＴを出力する信号出力手段として
の信号出力部６０と、を備えて構成される。
て図面を用いて説明する。図１は、本実施形態に係るメ
モリのアドレス遷移検出回路の構成を示す。図１におい
て、本回路は、アドレス信号ＡＤ及びチップ選択信号Ｃ
Ｓｂを否定論理和するＮＯＲゲート１０と、後述するよ
うにフィードバックされて入力する、第１及び第２ラッ
チ信号ＬＳ１、ＬＳ２と第１及び第２遅延信号ＤＳ１、
ＤＳ２とにより、ＮＯＲゲート１０から出力した信号の
レベルを所定時間の間維持させ、相互に異なるレベルの
第１及び第２レベル維持信号ＯＴ１、ＯＴ２をそれぞれ
出力するレベル維持手段としてのレベル維持部２０と、
レベル維持部２０から出力するレベル維持信号ＯＴ１、
ＯＴ２をラッチして、相互に異なる位相の前記第１及び
第２ラッチ信号ＬＳ１、ＬＳ２をそれぞれ出力するラッ
チ手段としてのラッチ３０と、ラッチ３０から出力する
第１ラッチ信号ＬＳ１を所定時間遅延させ、遅延された
前記第１遅延信号ＤＳ１を出力する第１信号遅延手段と
しての第１信号遅延部４０と、ラッチ３０から出力する
第２ラッチ信号ＬＳ２を所定時間遅延させ、遅延された
前記第２遅延信号ＤＳ２を出力する第２信号遅延手段と
しての第２信号遅延部５０と、ラッチ３０から出力する
第１及び第２ラッチ信号ＬＳ１、ＬＳ２と第１信号遅延
部４０から出力する第１遅延信号ＤＳ１及び第２信号遅
延部５０から出力する第２信号ＤＳ２とにより、アドレ
ス遷移検出信号ＡＯＵＴを出力する信号出力手段として
の信号出力部６０と、を備えて構成される。
【００２２】レベル維持部２０は、ＮＯＲゲート１０の
出力ラインにそれぞれ入力端子が連結された第１及び第
２インバーター２５、２６と、入力端子が第２インバー
ター２６の出力端子に連結された第３インバーター２７
と、ソース端子が電源電圧Ｖｃｃに連結され、ゲート端
子が第２信号遅延部５０の遅延信号ＤＳ２ラインに連結
された第１ＰＭＯＳトランジスタＰ１と、ソース端子が
第１ＰＭＯＳトランジスタＰ１のドレイン端子に連結さ
れ、ゲート端子がラッチ３０のラッチ信号ＬＳ１ライン
に連結され、ドレイン端子がインバーター２１の出力端
子に連結された第２ＰＭＯＳトランジスタＰ２と、ドレ
イン端子が第２ＰＭＯＳトランジスタＰ２のドレイン端
子及び第１レベル維持信号ＯＴ１ラインに連結され、ゲ
ート端子が第２ＰＭＯＳトランジスタＰ２のゲート端子
に連結された第１ＮＭＯＳトランジスタＮ１と、ドレイ
ン端子が第１ＮＭＯＳトランジスタＮ１のソース端子に
連結され、ゲート端子が第１ＰＭＯＳトランジスタＰ１
のゲート端子に連結され、ソース端子が接地された第２
ＮＭＯＳトランジスタＮ２と、ソース端子が電源電圧Ｖ
ｃｃに連結され、ゲート端子が第１信号遅延部４０の第
１遅延信号ＤＳ１ラインに連結された第３ＰＭＯＳトラ
ンジスタＰ３と、ソース端子が第３ＰＭＯＳトランジス
タＰ３のドレイン端子に連結され、ゲート端子がラッチ
３０の第２ラッチ信号ＬＳ２ラインに連結され、ドレイ
ン端子が第３インバーター２７の出力端子に連結される
第４ＰＭＯＳトランジスタＰ４と、ドレイン端子が第４
ＰＭＯＳトランジスタＰ４のドレイン端子及び第２レベ
ル維持信号ＯＴ２ラインに連結され、ゲート端子が第４
ＰＭＯＳトランジスタＰ４のゲート端子に連結された第
３ＮＭＯＳトランジスタＮ３と、ドレイン端子が第３Ｎ
ＭＯＳトランジスタＮ３のソース端子に連結され、ゲー
ト端子が第３ＰＭＯＳトランジスタＰ３のゲート端子に
連結され、ソース端子が接地された第４ＮＭＯＳトラン
ジスタＮ４と、を備えている。
出力ラインにそれぞれ入力端子が連結された第１及び第
２インバーター２５、２６と、入力端子が第２インバー
ター２６の出力端子に連結された第３インバーター２７
と、ソース端子が電源電圧Ｖｃｃに連結され、ゲート端
子が第２信号遅延部５０の遅延信号ＤＳ２ラインに連結
された第１ＰＭＯＳトランジスタＰ１と、ソース端子が
第１ＰＭＯＳトランジスタＰ１のドレイン端子に連結さ
れ、ゲート端子がラッチ３０のラッチ信号ＬＳ１ライン
に連結され、ドレイン端子がインバーター２１の出力端
子に連結された第２ＰＭＯＳトランジスタＰ２と、ドレ
イン端子が第２ＰＭＯＳトランジスタＰ２のドレイン端
子及び第１レベル維持信号ＯＴ１ラインに連結され、ゲ
ート端子が第２ＰＭＯＳトランジスタＰ２のゲート端子
に連結された第１ＮＭＯＳトランジスタＮ１と、ドレイ
ン端子が第１ＮＭＯＳトランジスタＮ１のソース端子に
連結され、ゲート端子が第１ＰＭＯＳトランジスタＰ１
のゲート端子に連結され、ソース端子が接地された第２
ＮＭＯＳトランジスタＮ２と、ソース端子が電源電圧Ｖ
ｃｃに連結され、ゲート端子が第１信号遅延部４０の第
１遅延信号ＤＳ１ラインに連結された第３ＰＭＯＳトラ
ンジスタＰ３と、ソース端子が第３ＰＭＯＳトランジス
タＰ３のドレイン端子に連結され、ゲート端子がラッチ
３０の第２ラッチ信号ＬＳ２ラインに連結され、ドレイ
ン端子が第３インバーター２７の出力端子に連結される
第４ＰＭＯＳトランジスタＰ４と、ドレイン端子が第４
ＰＭＯＳトランジスタＰ４のドレイン端子及び第２レベ
ル維持信号ＯＴ２ラインに連結され、ゲート端子が第４
ＰＭＯＳトランジスタＰ４のゲート端子に連結された第
３ＮＭＯＳトランジスタＮ３と、ドレイン端子が第３Ｎ
ＭＯＳトランジスタＮ３のソース端子に連結され、ゲー
ト端子が第３ＰＭＯＳトランジスタＰ３のゲート端子に
連結され、ソース端子が接地された第４ＮＭＯＳトラン
ジスタＮ４と、を備えている。
【００２３】ラッチ３０は、レベル維持部２０から出力
する第１レベル維持信号ＯＴ１と自己の出力信号である
第２ラッチ信号ＬＳ２とを否定論理積して、第１ラッチ
信号ＬＳ１を出力する第１ＮＡＮＤゲート３４と、第１
ＮＡＮＤゲート３４から出力する第１ラッチ信号ＬＳ１
とレベル維持部２０から出力する第２レベル維持信号Ｏ
Ｔ２とを否定論理積する第２ＮＡＮＤゲート３５と、を
備えている。
する第１レベル維持信号ＯＴ１と自己の出力信号である
第２ラッチ信号ＬＳ２とを否定論理積して、第１ラッチ
信号ＬＳ１を出力する第１ＮＡＮＤゲート３４と、第１
ＮＡＮＤゲート３４から出力する第１ラッチ信号ＬＳ１
とレベル維持部２０から出力する第２レベル維持信号Ｏ
Ｔ２とを否定論理積する第２ＮＡＮＤゲート３５と、を
備えている。
【００２４】信号出力部６０は、ソース端子に電源電圧
Ｖｃｃが印加され、ゲート端子がラッチ３０の第１ラッ
チ信号ＬＳ１ラインに連結された第５ＰＭＯＳトランジ
スタとしてのＰＭＯＳトランジスタＰ１０と、ソース端
子がＰＭＯＳトランスタＰ１０のドレイン端子に連結さ
れ、ゲート端子が第１信号遅延部４０の第１遅延信号Ｄ
Ｓ１ラインに連結された第６ＰＭＯＳトランジスタとし
てのＰＭＯＳトランジスタＰ１１と、ドレイン端子がＰ
ＭＯＳトランジスタＰ１１のドレイン端子及びアドレス
遷移検出信号ＡＯＵＴラインに連結され、ゲート端子が
ＰＭＯＳトランジスタＰ１０のゲート端子に連結された
第５ＮＭＯＳトランジスタとしてのＮＭＯＳトランジス
タＮ１４と、ドレイン端子がＮＭＯＳトランジスタＮ１
４のソース端子に連結され、ゲート端子が第２信号遅延
部５０の第２遅延信号ＤＳ２ラインに連結され、ソース
端子が接地された第６ＮＭＯＳトランジスタとしてのＮ
ＭＯＳトランジスタＮ１５と、ソース端子がＰＭＯＳト
ランジスタＰ１０のソース端子に連結され、ゲート端子
がラッチ３０の第２ラッチ信号ＬＳ２ラインに連結され
た第７ＰＭＯＳトランジスタとしてのＰＭＯＳトランジ
スタＰ１２と、ソース端子がＰＭＯＳトランジスタＰ１
２のドレイン端子に連結され、ゲート端子がＮＭＯＳト
ランジスタＮ１５のゲート端子に連結された第８ＰＭＯ
ＳトランジスタとしてのＰＭＯＳトランジスタＰ１３
と、ドレイン端子がＰＭＯＳトランジスタＰ１３のドレ
イン端子及びアドレス遷移検出信号ＡＯＵＴラインに連
結され、ゲート端子がＰＭＯＳトランジスタＰ１２のゲ
ート端子に連結された第７ＮＭＯＳトランジスタとして
のＮＭＯＳトランジスタＮ１６と、ドレイン端子がＮＭ
ＯＳトランジスタＮ１６のソース端子に連結され、ゲー
ト端子がＰＭＯＳトランジスタＰ１１のゲート端子に連
結され、ソース端子が接地された第８ＮＭＯＳトランジ
スタとしてのＮＭＯＳトランジスタＮ１７と、を備えて
いる。
Ｖｃｃが印加され、ゲート端子がラッチ３０の第１ラッ
チ信号ＬＳ１ラインに連結された第５ＰＭＯＳトランジ
スタとしてのＰＭＯＳトランジスタＰ１０と、ソース端
子がＰＭＯＳトランスタＰ１０のドレイン端子に連結さ
れ、ゲート端子が第１信号遅延部４０の第１遅延信号Ｄ
Ｓ１ラインに連結された第６ＰＭＯＳトランジスタとし
てのＰＭＯＳトランジスタＰ１１と、ドレイン端子がＰ
ＭＯＳトランジスタＰ１１のドレイン端子及びアドレス
遷移検出信号ＡＯＵＴラインに連結され、ゲート端子が
ＰＭＯＳトランジスタＰ１０のゲート端子に連結された
第５ＮＭＯＳトランジスタとしてのＮＭＯＳトランジス
タＮ１４と、ドレイン端子がＮＭＯＳトランジスタＮ１
４のソース端子に連結され、ゲート端子が第２信号遅延
部５０の第２遅延信号ＤＳ２ラインに連結され、ソース
端子が接地された第６ＮＭＯＳトランジスタとしてのＮ
ＭＯＳトランジスタＮ１５と、ソース端子がＰＭＯＳト
ランジスタＰ１０のソース端子に連結され、ゲート端子
がラッチ３０の第２ラッチ信号ＬＳ２ラインに連結され
た第７ＰＭＯＳトランジスタとしてのＰＭＯＳトランジ
スタＰ１２と、ソース端子がＰＭＯＳトランジスタＰ１
２のドレイン端子に連結され、ゲート端子がＮＭＯＳト
ランジスタＮ１５のゲート端子に連結された第８ＰＭＯ
ＳトランジスタとしてのＰＭＯＳトランジスタＰ１３
と、ドレイン端子がＰＭＯＳトランジスタＰ１３のドレ
イン端子及びアドレス遷移検出信号ＡＯＵＴラインに連
結され、ゲート端子がＰＭＯＳトランジスタＰ１２のゲ
ート端子に連結された第７ＮＭＯＳトランジスタとして
のＮＭＯＳトランジスタＮ１６と、ドレイン端子がＮＭ
ＯＳトランジスタＮ１６のソース端子に連結され、ゲー
ト端子がＰＭＯＳトランジスタＰ１１のゲート端子に連
結され、ソース端子が接地された第８ＮＭＯＳトランジ
スタとしてのＮＭＯＳトランジスタＮ１７と、を備えて
いる。
【００２５】次に、このように構成された本実施形態に
係るメモリのアドレス遷移検出回路の作用を説明する。
まず、図２の（Ａ）に示すチップ選択信号ＣＳｂ波形、
及び（Ｂ）に示すアドレス信号ＡＤ波形のように、時間
ｔ0 においてローレベル 'Ｌ' のチップ選択信号ＣＳｂ
及びハイレベル 'Ｈ' のアドレス信号ＡＤがＮＯＲゲー
ト１０の入力端子にそれぞれ入力すると、ＮＯＲゲート
１０でそれら入力信号ＣＳｂ、ＡＤが否定倫理和され、
ローレベル信号が出力される。そして、図１に示したよ
うに、該ローレベル信号は、レベル維持部２０のインバ
ーター２５を経てハイレベルの信号ＯＴ１として出力さ
れ、また、各インバーター２６、２７を順次経てローレ
ベルの信号ＯＴ２として出力される。次いで、インバー
ター２７から出力するローレベル信号ＯＴ２はラッチ３
０のＮＡＮＤゲート３５の一方側入力端子に印加され、
該ＮＡＮＤゲート３５からは他方側入力端子に印加する
ラッチ信号ＬＳ１に拘わりなくハイレベル信号ＬＳ２が
出力される。ＮＡＮＤゲート３４の一方側入力端子には
インバーター２５から出力するハイレベル信号ＯＴ１が
印加され、他方側入力端子にはＮＡＮＤゲート３５から
出力するハイレベル信号ＬＳ２が印加されて否定論理積
され、ローレベル信号ＬＳ１が出力される。
係るメモリのアドレス遷移検出回路の作用を説明する。
まず、図２の（Ａ）に示すチップ選択信号ＣＳｂ波形、
及び（Ｂ）に示すアドレス信号ＡＤ波形のように、時間
ｔ0 においてローレベル 'Ｌ' のチップ選択信号ＣＳｂ
及びハイレベル 'Ｈ' のアドレス信号ＡＤがＮＯＲゲー
ト１０の入力端子にそれぞれ入力すると、ＮＯＲゲート
１０でそれら入力信号ＣＳｂ、ＡＤが否定倫理和され、
ローレベル信号が出力される。そして、図１に示したよ
うに、該ローレベル信号は、レベル維持部２０のインバ
ーター２５を経てハイレベルの信号ＯＴ１として出力さ
れ、また、各インバーター２６、２７を順次経てローレ
ベルの信号ＯＴ２として出力される。次いで、インバー
ター２７から出力するローレベル信号ＯＴ２はラッチ３
０のＮＡＮＤゲート３５の一方側入力端子に印加され、
該ＮＡＮＤゲート３５からは他方側入力端子に印加する
ラッチ信号ＬＳ１に拘わりなくハイレベル信号ＬＳ２が
出力される。ＮＡＮＤゲート３４の一方側入力端子には
インバーター２５から出力するハイレベル信号ＯＴ１が
印加され、他方側入力端子にはＮＡＮＤゲート３５から
出力するハイレベル信号ＬＳ２が印加されて否定論理積
され、ローレベル信号ＬＳ１が出力される。
【００２６】次いで、第１信号遅延部４０及び第２信号
遅延部５０は、ＮＡＮＤゲート３４、３５から出力する
ローレベル信号ＬＳ１及びハイレベル信号ＬＳ２をそれ
ぞれ所定時間遅延させ、ローレベルの遅延信号ＤＳ１及
びハイレベルの遅延信号ＤＳ２をそれぞれ出力する。そ
して、信号出力部６０のＰＭＯＳトランジスタＰ１０及
びＮＭＯＳトランジスタＮ１４の各ゲート端子には、Ｎ
ＡＮＤゲート３４から出力するローレベル信号ＬＳ１が
共通して印加されてそれぞれターンオン及びターンオフ
される。ＰＭＯＳトランジスタＰ１１及びＮＭＯＳトラ
ンジスタＮ１７の各ゲート端子には、第１信号遅延部４
０から出力するローレベル信号ＤＳ１が共通して印加さ
れてそれぞれターンオン及びターンオフされる。また、
ＮＭＯＳトランジスタＮ１５及びＰＭＯＳトランジスタ
Ｐ１３の各ゲート端子には、第２信号遅延部５０から出
力するハイレベル信号ＤＳ２が共通して印加されてそれ
ぞれターンオン及びターンオフされる。ＰＭＯＳトラン
ジスタＰ１２及びＮＭＯＳトランジスタＮ１６の各ゲー
ト端子には、ＮＡＮＤゲート３５から出力するハイレベ
ル信号ＬＳ２が共通して印加されてそれぞれターンオフ
及びターンオンされる。従って、信号出力部６０は、図
２（Ｃ）の波形図のｔ0 に示したようなハイレベルのア
ドレス遷移検出信号ＡＯＵＴを出力する。
遅延部５０は、ＮＡＮＤゲート３４、３５から出力する
ローレベル信号ＬＳ１及びハイレベル信号ＬＳ２をそれ
ぞれ所定時間遅延させ、ローレベルの遅延信号ＤＳ１及
びハイレベルの遅延信号ＤＳ２をそれぞれ出力する。そ
して、信号出力部６０のＰＭＯＳトランジスタＰ１０及
びＮＭＯＳトランジスタＮ１４の各ゲート端子には、Ｎ
ＡＮＤゲート３４から出力するローレベル信号ＬＳ１が
共通して印加されてそれぞれターンオン及びターンオフ
される。ＰＭＯＳトランジスタＰ１１及びＮＭＯＳトラ
ンジスタＮ１７の各ゲート端子には、第１信号遅延部４
０から出力するローレベル信号ＤＳ１が共通して印加さ
れてそれぞれターンオン及びターンオフされる。また、
ＮＭＯＳトランジスタＮ１５及びＰＭＯＳトランジスタ
Ｐ１３の各ゲート端子には、第２信号遅延部５０から出
力するハイレベル信号ＤＳ２が共通して印加されてそれ
ぞれターンオン及びターンオフされる。ＰＭＯＳトラン
ジスタＰ１２及びＮＭＯＳトランジスタＮ１６の各ゲー
ト端子には、ＮＡＮＤゲート３５から出力するハイレベ
ル信号ＬＳ２が共通して印加されてそれぞれターンオフ
及びターンオンされる。従って、信号出力部６０は、図
２（Ｃ）の波形図のｔ0 に示したようなハイレベルのア
ドレス遷移検出信号ＡＯＵＴを出力する。
【００２７】その後、図２（Ｂ）のｔ1 に示したよう
に、アドレス信号ＡＤがハイレベルからローレベルに遷
移して、ＮＯＲゲート１０の一方側入力端子に入力され
ると、ＮＯＲゲート１０では、他方側入力端子に印加し
たローレベルの信号ＣＳｂとアドレス信号ＡＤとが否定
論理和されハイレベルの信号が出力される。そして、Ｎ
ＯＲゲート１０から出力するハイレベル信号はインバー
ター２５を経てローレベル信号になり、また、各インバ
ーター２６、２７を順次通ってハイレベル信号になる。
に、アドレス信号ＡＤがハイレベルからローレベルに遷
移して、ＮＯＲゲート１０の一方側入力端子に入力され
ると、ＮＯＲゲート１０では、他方側入力端子に印加し
たローレベルの信号ＣＳｂとアドレス信号ＡＤとが否定
論理和されハイレベルの信号が出力される。そして、Ｎ
ＯＲゲート１０から出力するハイレベル信号はインバー
ター２５を経てローレベル信号になり、また、各インバ
ーター２６、２７を順次通ってハイレベル信号になる。
【００２８】この場合、ＰＭＯＳトランジスタＰ１及び
ＮＭＯＳトランジスタＮ２の各ゲート端子には、第２信
号遅延部５０から出力したハイレベル信号ＤＳ２が共通
して印加されてそれぞれターンオフ及びターンオンされ
る。ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジス
タＮ１の各ゲート端子には、ＮＡＮＤゲート３４から出
力したローレベル信号ＬＳ１が共通して印加されてそれ
ぞれターンオン及びターンオフされる。従って、インバ
ーター２５から出力するローレベル信号はそのままロー
レベル信号ＯＴ１として出力される。また、ＰＭＯＳト
ランジスタＰ３及びＮＭＯＳトランジスタＮ４の各ゲー
ト端子には、第１信号遅延部４０から出力するローレベ
ル信号ＤＳ１が共通して印加されてそれぞれターンオン
及びターンオフされ、ＰＭＯＳトランジスタＰ４及びＮ
ＭＯＳトランジスタＮ３の各ゲート端子には、ＮＡＮＤ
ゲート３５から出力するハイレベル信号ＬＳ２が共通し
て印加されてそれぞれターンオフ及びターンオンされ
る。従って、インバーター２７から出力するハイレベル
信号はそのままハイレベル信号ＯＴ２として出力され
る。
ＮＭＯＳトランジスタＮ２の各ゲート端子には、第２信
号遅延部５０から出力したハイレベル信号ＤＳ２が共通
して印加されてそれぞれターンオフ及びターンオンされ
る。ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジス
タＮ１の各ゲート端子には、ＮＡＮＤゲート３４から出
力したローレベル信号ＬＳ１が共通して印加されてそれ
ぞれターンオン及びターンオフされる。従って、インバ
ーター２５から出力するローレベル信号はそのままロー
レベル信号ＯＴ１として出力される。また、ＰＭＯＳト
ランジスタＰ３及びＮＭＯＳトランジスタＮ４の各ゲー
ト端子には、第１信号遅延部４０から出力するローレベ
ル信号ＤＳ１が共通して印加されてそれぞれターンオン
及びターンオフされ、ＰＭＯＳトランジスタＰ４及びＮ
ＭＯＳトランジスタＮ３の各ゲート端子には、ＮＡＮＤ
ゲート３５から出力するハイレベル信号ＬＳ２が共通し
て印加されてそれぞれターンオフ及びターンオンされ
る。従って、インバーター２７から出力するハイレベル
信号はそのままハイレベル信号ＯＴ２として出力され
る。
【００２９】次いで、ＮＡＮＤゲート３４の一方側入力
端子にはレベル維持部２０から出力するローレベル信号
ＯＴ１が印加され、他方側入力端子にはＮＡＮＤゲート
３５から出力するハイレベル信号ＬＳ２が印加されて、
ハイレベル信号ＬＳ１が出力される。ＮＡＮＤゲート３
５の一方側入力端子にはレベル維持部２０から出力する
ハイレベル信号ＯＴ２が印加され、他方側入力端子には
ＮＡＮＤゲート３４から出力するハイレベル信号ＬＳ１
が印加されて否定論理積され、ローレベル信号ＬＳ２が
出力される。そして、信号出力部６０のＰＭＯＳトラン
ジスタＰ１０及びＮＭＯＳトランジスタＮ１４の各ゲー
ト端子には、ＮＡＮＤゲート３４から出力するハイレベ
ル信号ＬＳ１が共通して印加されてそれぞれターンオフ
及びターンオンされる。ＰＭＯＳトランジスタＰ１２及
びＮＭＯＳトランジスタＮ１６の各ゲート端子には、Ｎ
ＡＮＤゲート３５から出力するローレベル信号ＬＳ２が
印加されてそれぞれターンオン及びターンオフされる。
また、ＮＡＮＤゲート３４、３５から出力したハイレベ
ル信号ＬＳ１及びローレベル信号ＬＳ２が各第１及び第
２信号遅延部４０、５０をそれぞれ通って出力されるま
で、ＰＭＯＳトランジスタＰ１１及びＮＭＯＳトランジ
スタＮ１７は直前のスイッチング状態のターンオン及び
ターンオフ状態に維持され、また、ＮＭＯＳトランジス
タＮ１５及びＰＭＯＳトランジスタＰ１３も直前のスイ
ッチング状態のターンオン及びターンオフ状態に維持さ
れる。従って、図２（Ｃ）に示す信号出力部６０は、ｔ
1 において、ハイレベルに出力していたアドレス遷移検
出信号ＡＯＵＴをローレベルに出力するようになる。
端子にはレベル維持部２０から出力するローレベル信号
ＯＴ１が印加され、他方側入力端子にはＮＡＮＤゲート
３５から出力するハイレベル信号ＬＳ２が印加されて、
ハイレベル信号ＬＳ１が出力される。ＮＡＮＤゲート３
５の一方側入力端子にはレベル維持部２０から出力する
ハイレベル信号ＯＴ２が印加され、他方側入力端子には
ＮＡＮＤゲート３４から出力するハイレベル信号ＬＳ１
が印加されて否定論理積され、ローレベル信号ＬＳ２が
出力される。そして、信号出力部６０のＰＭＯＳトラン
ジスタＰ１０及びＮＭＯＳトランジスタＮ１４の各ゲー
ト端子には、ＮＡＮＤゲート３４から出力するハイレベ
ル信号ＬＳ１が共通して印加されてそれぞれターンオフ
及びターンオンされる。ＰＭＯＳトランジスタＰ１２及
びＮＭＯＳトランジスタＮ１６の各ゲート端子には、Ｎ
ＡＮＤゲート３５から出力するローレベル信号ＬＳ２が
印加されてそれぞれターンオン及びターンオフされる。
また、ＮＡＮＤゲート３４、３５から出力したハイレベ
ル信号ＬＳ１及びローレベル信号ＬＳ２が各第１及び第
２信号遅延部４０、５０をそれぞれ通って出力されるま
で、ＰＭＯＳトランジスタＰ１１及びＮＭＯＳトランジ
スタＮ１７は直前のスイッチング状態のターンオン及び
ターンオフ状態に維持され、また、ＮＭＯＳトランジス
タＮ１５及びＰＭＯＳトランジスタＰ１３も直前のスイ
ッチング状態のターンオン及びターンオフ状態に維持さ
れる。従って、図２（Ｃ）に示す信号出力部６０は、ｔ
1 において、ハイレベルに出力していたアドレス遷移検
出信号ＡＯＵＴをローレベルに出力するようになる。
【００３０】この場合に、ＰＭＯＳトランジスタＰ２及
びＮＭＯＳトランジスタＮ１の各ゲート端子には、ＮＡ
ＮＤゲート３４から出力するハイレベル信号ＬＳ１が共
通して印加されてそれぞれターンオフ及びターンオンさ
れる。また、ＰＭＯＳトランジスタＰ４及びＮＭＯＳト
ランジスタＮ３の各ゲート端子には、ＮＡＮＤゲート３
５から出力するローレベル信号ＬＳ２が共通して印加さ
れてそれぞれターンオン及びターンオフされる。且つ、
ＮＡＮＤゲート３４、３５から出力する各ハイレベル信
号ＬＳ１及びローレベル信号ＬＳ２が第１及び第２信号
遅延部４０、５０をそれぞれ通って出力されるまで、Ｐ
ＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２
は直前のスイッチング状態のターンオフ及びターンオン
状態に維持され、また、ＰＭＯＳトランジスタＰ３及び
ＮＭＯＳトランジスタＮ４も直前のスイッチング状態の
ターンオン及びターンオフ状態に維持される。従って、
レベル維持部２０は継続してローレベル信号ＯＴ１及び
ハイレベル信号ＯＴ２を出力する。次いで、ＮＡＮＤゲ
ート３４、３５は前述したのと同様に動作し、それぞれ
ハイレベル信号ＬＳ１及びローレベル信号ＬＳ２を出力
する。
びＮＭＯＳトランジスタＮ１の各ゲート端子には、ＮＡ
ＮＤゲート３４から出力するハイレベル信号ＬＳ１が共
通して印加されてそれぞれターンオフ及びターンオンさ
れる。また、ＰＭＯＳトランジスタＰ４及びＮＭＯＳト
ランジスタＮ３の各ゲート端子には、ＮＡＮＤゲート３
５から出力するローレベル信号ＬＳ２が共通して印加さ
れてそれぞれターンオン及びターンオフされる。且つ、
ＮＡＮＤゲート３４、３５から出力する各ハイレベル信
号ＬＳ１及びローレベル信号ＬＳ２が第１及び第２信号
遅延部４０、５０をそれぞれ通って出力されるまで、Ｐ
ＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ２
は直前のスイッチング状態のターンオフ及びターンオン
状態に維持され、また、ＰＭＯＳトランジスタＰ３及び
ＮＭＯＳトランジスタＮ４も直前のスイッチング状態の
ターンオン及びターンオフ状態に維持される。従って、
レベル維持部２０は継続してローレベル信号ＯＴ１及び
ハイレベル信号ＯＴ２を出力する。次いで、ＮＡＮＤゲ
ート３４、３５は前述したのと同様に動作し、それぞれ
ハイレベル信号ＬＳ１及びローレベル信号ＬＳ２を出力
する。
【００３１】その後、ＮＡＮＤゲート３４、３５からの
出力信号ＬＳ１、ＬＳ２が、それぞれ第１及び第２信号
遅延部４０、５０に印加されて所定時間遅延されると、
第１信号遅延部４０から出力するハイレベル信号ＤＳ１
が、信号出力部６０のＰＭＯＳトランジスタＰ１１及び
ＮＭＯＳトランジスタＮ１７の各ゲート端子に印加され
てそれぞれターンオフ及びターンオンされ、第２信号遅
延部５０から出力するローレベル信号ＤＳ２が、ＮＭＯ
ＳトランジスタＮ１５及びＰＭＯＳトランジスタＰ１３
の各ゲート端子に共通して印加されてそれぞれターンオ
フ及びターンオンされる。且つ、ＰＭＯＳトランジスタ
Ｐ１０及びＮＭＯＳトランジスタＮ１４は、直前のスイ
ッチング状態のターンオフ及びターンオン状態に維持さ
れ、また、ＰＭＯＳトランジスタＰ１２及びＮＭＯＳト
ランジスタＮ１６も直前のスイッチング状態のターンオ
ン及びターンオフ状態に維持される。従って、図２
（Ｃ）に示す信号検出部６０は、ｔ2 において、ローレ
ベルに出力していたアドレス遷移検出信号ＡＯＵＴをハ
イレベルに出力するようになる。
出力信号ＬＳ１、ＬＳ２が、それぞれ第１及び第２信号
遅延部４０、５０に印加されて所定時間遅延されると、
第１信号遅延部４０から出力するハイレベル信号ＤＳ１
が、信号出力部６０のＰＭＯＳトランジスタＰ１１及び
ＮＭＯＳトランジスタＮ１７の各ゲート端子に印加され
てそれぞれターンオフ及びターンオンされ、第２信号遅
延部５０から出力するローレベル信号ＤＳ２が、ＮＭＯ
ＳトランジスタＮ１５及びＰＭＯＳトランジスタＰ１３
の各ゲート端子に共通して印加されてそれぞれターンオ
フ及びターンオンされる。且つ、ＰＭＯＳトランジスタ
Ｐ１０及びＮＭＯＳトランジスタＮ１４は、直前のスイ
ッチング状態のターンオフ及びターンオン状態に維持さ
れ、また、ＰＭＯＳトランジスタＰ１２及びＮＭＯＳト
ランジスタＮ１６も直前のスイッチング状態のターンオ
ン及びターンオフ状態に維持される。従って、図２
（Ｃ）に示す信号検出部６０は、ｔ2 において、ローレ
ベルに出力していたアドレス遷移検出信号ＡＯＵＴをハ
イレベルに出力するようになる。
【００３２】この場合に、ＰＭＯＳトランジスタＰ１及
びＮＭＯＳトランジスタＮ２の各ゲート端子には、第２
信号遅延部５０から出力するローレベル信号ＤＳ２が共
通して印加されてそれぞれターンオン及びターンオフさ
れ、また、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトラ
ンジスタＮ４の各ゲート端子には、第１信号遅延部４０
から出力するハイレベル信号ＤＳ１が共通して印加され
てそれぞれターンオフ及びターンオンされる。且つ、Ｐ
ＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ１
は直前のスイッチング状態のターンオフ及びターンオン
状態に維持され、また、ＰＭＯＳトランジスタＰ４及び
ＮＭＯＳトランジスタＮ３も直前のスイッチング状態の
ターンオン及びターンオフ状態に維持される。従って、
レベル維持部２０は継続してローレベル信号ＯＴ１及び
ハイレベル信号ＯＴ２をそれぞれ出力する。これによ
り、ラッチ３０、第１及び第２信号遅延部４０、５０、
信号出力部６０は、それぞれ前述したのと同様に動作す
る。結局、正常なアドレス信号ＡＤがハイレベルからロ
ーレベルに遷移すると、図２（Ｃ）のｔ1 〜ｔ2 の間に
示したようなメモリの要求する正常なパルス幅ＡＰＷを
有した一つのローレベルのアドレス遷移検出信号ＡＯＵ
Ｔが発生される。
びＮＭＯＳトランジスタＮ２の各ゲート端子には、第２
信号遅延部５０から出力するローレベル信号ＤＳ２が共
通して印加されてそれぞれターンオン及びターンオフさ
れ、また、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトラ
ンジスタＮ４の各ゲート端子には、第１信号遅延部４０
から出力するハイレベル信号ＤＳ１が共通して印加され
てそれぞれターンオフ及びターンオンされる。且つ、Ｐ
ＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ１
は直前のスイッチング状態のターンオフ及びターンオン
状態に維持され、また、ＰＭＯＳトランジスタＰ４及び
ＮＭＯＳトランジスタＮ３も直前のスイッチング状態の
ターンオン及びターンオフ状態に維持される。従って、
レベル維持部２０は継続してローレベル信号ＯＴ１及び
ハイレベル信号ＯＴ２をそれぞれ出力する。これによ
り、ラッチ３０、第１及び第２信号遅延部４０、５０、
信号出力部６０は、それぞれ前述したのと同様に動作す
る。結局、正常なアドレス信号ＡＤがハイレベルからロ
ーレベルに遷移すると、図２（Ｃ）のｔ1 〜ｔ2 の間に
示したようなメモリの要求する正常なパルス幅ＡＰＷを
有した一つのローレベルのアドレス遷移検出信号ＡＯＵ
Ｔが発生される。
【００３３】その後、アドレス信号ＡＤが、図２（Ｂ）
のｔ3 において、ローレベルからハイレベルに遷移して
ＮＯＲゲート１０の一方側入力端子に印加されると、Ｎ
ＯＲゲート１０は他方側入力端子に印加されるローレベ
ル信号ＣＳｂとハイレベルのアドレス信号ＡＤとを否定
論理和して、ローレベル信号を出力する。該出力信号
は、インバーター２５を経てハイレベル信号となり、ま
た、各インバーター２６、２７を順次通ってローレベル
信号となる。
のｔ3 において、ローレベルからハイレベルに遷移して
ＮＯＲゲート１０の一方側入力端子に印加されると、Ｎ
ＯＲゲート１０は他方側入力端子に印加されるローレベ
ル信号ＣＳｂとハイレベルのアドレス信号ＡＤとを否定
論理和して、ローレベル信号を出力する。該出力信号
は、インバーター２５を経てハイレベル信号となり、ま
た、各インバーター２６、２７を順次通ってローレベル
信号となる。
【００３４】この場合に、ＰＭＯＳトランジスタＰ１及
びＮＭＯＳトランジスタＮ２は直前のスイッチング状態
のターンオン及びターンオフ状態を維持し、また、ＰＭ
ＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ１も
直前のスイッチング状態のターンオフ及びターンオン状
態を維持する。このため、インバーター２５から出力す
るハイレベル信号はそのままハイレベル信号ＯＴ１とし
て出力される。同時に、ＰＭＯＳトランジスタＰ３及び
ＮＭＯＳトランジスタＮ４は直前のスイッチング状態の
ターンオフ及びターンオン状態を維持し、また、ＰＭＯ
ＳトランジスタＰ４及びＮＭＯＳトランジスタＮ３も直
前のスイッチング状態のターンオン及びターンオフ状態
をそれぞれ維持する。このため、インバーター２７から
出力するローレベル信号はそのままローレベル信号ＯＴ
２として出力される。そして、ＮＡＮＤゲート３５の一
方側入力端子にはレベル維持部２０から出力するローレ
ベル信号ＯＴ２が印加され、他方側入力端子にはＮＡＮ
Ｄゲート３４から出力するハイレベル信号ＬＳ１が印加
されて否定論理積され、ハイレベル信号ＬＳ２が出力さ
れる。また、ＮＡＮＤゲート３４の一方側入力端子には
レベル維持部２０から出力するハイレベル信号ＯＴ１が
印加され、他方側入力端子にはＮＡＮＤゲート３５から
出力するハイレベル信号ＬＳ２が印加されて否定論理積
され、ローレベル信号ＬＳ１が出力される。
びＮＭＯＳトランジスタＮ２は直前のスイッチング状態
のターンオン及びターンオフ状態を維持し、また、ＰＭ
ＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ１も
直前のスイッチング状態のターンオフ及びターンオン状
態を維持する。このため、インバーター２５から出力す
るハイレベル信号はそのままハイレベル信号ＯＴ１とし
て出力される。同時に、ＰＭＯＳトランジスタＰ３及び
ＮＭＯＳトランジスタＮ４は直前のスイッチング状態の
ターンオフ及びターンオン状態を維持し、また、ＰＭＯ
ＳトランジスタＰ４及びＮＭＯＳトランジスタＮ３も直
前のスイッチング状態のターンオン及びターンオフ状態
をそれぞれ維持する。このため、インバーター２７から
出力するローレベル信号はそのままローレベル信号ＯＴ
２として出力される。そして、ＮＡＮＤゲート３５の一
方側入力端子にはレベル維持部２０から出力するローレ
ベル信号ＯＴ２が印加され、他方側入力端子にはＮＡＮ
Ｄゲート３４から出力するハイレベル信号ＬＳ１が印加
されて否定論理積され、ハイレベル信号ＬＳ２が出力さ
れる。また、ＮＡＮＤゲート３４の一方側入力端子には
レベル維持部２０から出力するハイレベル信号ＯＴ１が
印加され、他方側入力端子にはＮＡＮＤゲート３５から
出力するハイレベル信号ＬＳ２が印加されて否定論理積
され、ローレベル信号ＬＳ１が出力される。
【００３５】次いで、ＰＭＯＳトランジスタＰ１０及び
ＮＭＯＳトランジスタＮ１４の各ゲート端子には、ＮＡ
ＮＤゲート３４から出力するローレベル信号ＬＳ１が共
通して印加されてそれぞれターンオン及びターンオフさ
れる。ＰＭＯＳトランジスタＰ１２及びＮＭＯＳトラン
ジスタＮ１６の各ゲート端子には、ＮＡＮＤゲート３５
から出力するハイレベル信号ＬＳ２が共通して印加され
てそれぞれターンオフ及びターンオンされる。且つ、Ｐ
ＭＯＳトランジスタＰ１１及びＮＭＯＳトランジスタＮ
１７は直前のスイッチング状態のターンオフ及びターン
オン状態を維持し、また、ＮＭＯＳトランジスタＮ１５
及びＰＭＯＳトランジスタＰ１３も直前のスイッチング
状態のターンオフ及びターンオン状態を維持する。従っ
て、図２（Ｃ）に示す信号出力部６０は、ｔ3 におい
て、ハイレベルに出力していたアドレス遷移検出信号Ａ
ＯＵＴをローレベルに出力するようになる。
ＮＭＯＳトランジスタＮ１４の各ゲート端子には、ＮＡ
ＮＤゲート３４から出力するローレベル信号ＬＳ１が共
通して印加されてそれぞれターンオン及びターンオフさ
れる。ＰＭＯＳトランジスタＰ１２及びＮＭＯＳトラン
ジスタＮ１６の各ゲート端子には、ＮＡＮＤゲート３５
から出力するハイレベル信号ＬＳ２が共通して印加され
てそれぞれターンオフ及びターンオンされる。且つ、Ｐ
ＭＯＳトランジスタＰ１１及びＮＭＯＳトランジスタＮ
１７は直前のスイッチング状態のターンオフ及びターン
オン状態を維持し、また、ＮＭＯＳトランジスタＮ１５
及びＰＭＯＳトランジスタＰ１３も直前のスイッチング
状態のターンオフ及びターンオン状態を維持する。従っ
て、図２（Ｃ）に示す信号出力部６０は、ｔ3 におい
て、ハイレベルに出力していたアドレス遷移検出信号Ａ
ＯＵＴをローレベルに出力するようになる。
【００３６】その後、図２（Ｂ）に示したように、アド
レス信号ＡＤが、ｔ4 （ただし、ｔ 3 〜ｔ4 の間のパル
ス幅は前記ＡＰＷよりも短いとする）において、ハイレ
ベルからローレベルに遷移してＮＯＲゲート１０の一方
側入力端子に印加さると、ＮＯＲゲート１０は他方側入
力端子に印加されたローレベル信号ＣＳｂとアドレス信
号ＡＤとを否定論理積し、ハイレベル信号を出力する。
ＮＯＲゲート１０から出力するハイレベル信号は、イン
バータ２５を経てローレベル信号となり、あるいは、イ
ンバータ２６，２７を順次経てハイレベル信号となる。
この場合に、ＰＭＯＳトランジスタＰ２及びＮＭＯＳト
ランジスタＮ１の各ゲート端子には、ＮＡＮＤゲート３
４から出力するローレベル信号ＬＳ１が共通して印加さ
れてそれぞれターンオン及びターンオフされる。また、
ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ
３の各ゲート端子には、ＮＡＮＤゲート３５から出力す
るハイレベル信号ＬＳ２が共通して印加されてそれぞれ
ターンオフ及びターンオンされる。加えて、ＰＭＯＳト
ランジスタＰ１，Ｐ３及びＮＭＯＳトランジスタＮ２，
Ｎ４は直前のスイッチング状態に維持される。従って、
ＰＭＯＳトランジスタＰ１，Ｐ２がターンオンとなり第
１レベル維持信号ＯＴ１ラインに電源電圧Ｖｃｃが印加
されるため、ハイレベル信号ＯＴ１が出力され、また、
ＮＭＯＳトランジスタＮ３，Ｎ４がターンオンとなり第
２レベル維持信号ＯＴ２ラインが接地されるため、ロー
レベル信号ＯＴ２が出力される。そして、ＮＡＮＤゲー
ト３５の一方側入力端子にはローレベル信号ＯＴ２が印
加され、他方側入力端子にはＮＡＮＤゲート３４から出
力するハイレベル信号ＬＳ１が印加されて否定論理積さ
れ、ハイレベル信号ＬＳ２が出力される。また、ＮＡＮ
Ｄゲート３４の一方側入力端子にはハイレベル信号ＯＴ
１が印加され、他方側入力端子にはＮＡＮＤゲート３５
から出力するハイレベル信号ＬＳ２が印加されて否定論
理積され、ローレベル信号ＬＳ１が出力される。このよ
うに、時間ｔ4 では、ｔ3 のときと同様の状態の、ロー
レベル信号ＬＳ１及びハイレベル信号ＬＳ２が出力され
て、ローレベルのアドレス遷移検出信号ＡＯＵＴが出力
される。
レス信号ＡＤが、ｔ4 （ただし、ｔ 3 〜ｔ4 の間のパル
ス幅は前記ＡＰＷよりも短いとする）において、ハイレ
ベルからローレベルに遷移してＮＯＲゲート１０の一方
側入力端子に印加さると、ＮＯＲゲート１０は他方側入
力端子に印加されたローレベル信号ＣＳｂとアドレス信
号ＡＤとを否定論理積し、ハイレベル信号を出力する。
ＮＯＲゲート１０から出力するハイレベル信号は、イン
バータ２５を経てローレベル信号となり、あるいは、イ
ンバータ２６，２７を順次経てハイレベル信号となる。
この場合に、ＰＭＯＳトランジスタＰ２及びＮＭＯＳト
ランジスタＮ１の各ゲート端子には、ＮＡＮＤゲート３
４から出力するローレベル信号ＬＳ１が共通して印加さ
れてそれぞれターンオン及びターンオフされる。また、
ＰＭＯＳトランジスタＰ４及びＮＭＯＳトランジスタＮ
３の各ゲート端子には、ＮＡＮＤゲート３５から出力す
るハイレベル信号ＬＳ２が共通して印加されてそれぞれ
ターンオフ及びターンオンされる。加えて、ＰＭＯＳト
ランジスタＰ１，Ｐ３及びＮＭＯＳトランジスタＮ２，
Ｎ４は直前のスイッチング状態に維持される。従って、
ＰＭＯＳトランジスタＰ１，Ｐ２がターンオンとなり第
１レベル維持信号ＯＴ１ラインに電源電圧Ｖｃｃが印加
されるため、ハイレベル信号ＯＴ１が出力され、また、
ＮＭＯＳトランジスタＮ３，Ｎ４がターンオンとなり第
２レベル維持信号ＯＴ２ラインが接地されるため、ロー
レベル信号ＯＴ２が出力される。そして、ＮＡＮＤゲー
ト３５の一方側入力端子にはローレベル信号ＯＴ２が印
加され、他方側入力端子にはＮＡＮＤゲート３４から出
力するハイレベル信号ＬＳ１が印加されて否定論理積さ
れ、ハイレベル信号ＬＳ２が出力される。また、ＮＡＮ
Ｄゲート３４の一方側入力端子にはハイレベル信号ＯＴ
１が印加され、他方側入力端子にはＮＡＮＤゲート３５
から出力するハイレベル信号ＬＳ２が印加されて否定論
理積され、ローレベル信号ＬＳ１が出力される。このよ
うに、時間ｔ4 では、ｔ3 のときと同様の状態の、ロー
レベル信号ＬＳ１及びハイレベル信号ＬＳ２が出力され
て、ローレベルのアドレス遷移検出信号ＡＯＵＴが出力
される。
【００３７】次いで、図２の時間ｔ5 では、ｔ3 におい
てラッチ３０から出力したローレベル信号ＬＳ１及びハ
イレベル信号ＬＳ２がそれぞれ第１及び第２信号遅延部
４０，５０で所定時間遅延され、ローレベル信号ＤＳ１
及びハイレベル信号ＤＳ２が出力される。このローレベ
ル信号ＤＳ１が、信号出力部６０のＰＭＯＳトランジス
タＰ１１及びＮＭＯＳトランジスタＮ１７の各ゲート端
子に印加されてそれぞれターンオン及びターンオフさ
れ、ハイレベル信号ＤＳ２が、ＮＭＯＳトランジスタＮ
１５及びＰＭＯＳトランジスタＰ１３の各ゲート端子に
印加されてそれぞれターンオン及びターンオフされる。
また、ＰＭＯＳトランジスタＰ１０，Ｐ１２及びＮＭＯ
ＳトランジスタＮ１４，Ｎ１６は、直前のスイッチング
状態に維持される。これにより、ハイレベルのアドレス
遷移検出信号ＡＯＵＴが出力される。また、この時、レ
ベル維持部２０のＰＭＯＳトランジスタＰ１及びＮＭＯ
ＳトランジスタＮ２の各ゲート端子にハイレベル信号Ｄ
Ｓ２が印加されて、それぞれターンオフ及びターンオン
され、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジ
スタＮ４の各ゲート端子にはローレベル信号ＤＳ１が印
加されて、それぞれターンオン及びターンオフされる。
また、ＰＭＯＳトランジスタＰ２，Ｐ４及びＮＭＯＳト
ランジスタＮ１，Ｎ３は、直前のスイッチング状態に維
持される。これにより、インバーター２５から出力する
ローレベル信号はそのままローレベル信号ＯＴ１として
出力され、また、インバーター２７から出力するハイレ
ベル信号はそのままハイレベル信号ＯＴ２として出力さ
れる。そして、ＮＡＮＤゲート３４の一方側入力端子に
はローレベル信号ＯＴ１が印加され、他方側入力端子に
はＮＡＮＤゲート３５から出力するハイレベル信号ＬＳ
２が印加されて否定論理積され、ハイレベル信号ＬＳ１
が出力される。また、ＮＡＮＤゲート３５の一方側入力
端子にはハイレベル信号ＯＴ２が印加され、他方側入力
端子にはＮＡＮＤゲート３４から出力するハイレベル信
号ＬＳ１が印加されて否定論理積され、ローレベル信号
ＬＳ２が出力される。このハイレベル信号ＬＳ１及びロ
ーレベル信号ＬＳ２がそれぞれ第１及び第２信号遅延部
４０，５０に印加されると共に、信号出力部６０に印加
される。信号出力部６０の各トランジスタは、上述した
ｔ1 のときと同様の状態となり、ローレベルのアドレス
遷移検出信号ＡＯＵＴが出力される。このように時間ｔ
5 では、図２（Ｃ）に示すように、アドレス遷移検出信
号ＡＯＵＴがハイレベルからローレベルに瞬時に変化す
る。
てラッチ３０から出力したローレベル信号ＬＳ１及びハ
イレベル信号ＬＳ２がそれぞれ第１及び第２信号遅延部
４０，５０で所定時間遅延され、ローレベル信号ＤＳ１
及びハイレベル信号ＤＳ２が出力される。このローレベ
ル信号ＤＳ１が、信号出力部６０のＰＭＯＳトランジス
タＰ１１及びＮＭＯＳトランジスタＮ１７の各ゲート端
子に印加されてそれぞれターンオン及びターンオフさ
れ、ハイレベル信号ＤＳ２が、ＮＭＯＳトランジスタＮ
１５及びＰＭＯＳトランジスタＰ１３の各ゲート端子に
印加されてそれぞれターンオン及びターンオフされる。
また、ＰＭＯＳトランジスタＰ１０，Ｐ１２及びＮＭＯ
ＳトランジスタＮ１４，Ｎ１６は、直前のスイッチング
状態に維持される。これにより、ハイレベルのアドレス
遷移検出信号ＡＯＵＴが出力される。また、この時、レ
ベル維持部２０のＰＭＯＳトランジスタＰ１及びＮＭＯ
ＳトランジスタＮ２の各ゲート端子にハイレベル信号Ｄ
Ｓ２が印加されて、それぞれターンオフ及びターンオン
され、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジ
スタＮ４の各ゲート端子にはローレベル信号ＤＳ１が印
加されて、それぞれターンオン及びターンオフされる。
また、ＰＭＯＳトランジスタＰ２，Ｐ４及びＮＭＯＳト
ランジスタＮ１，Ｎ３は、直前のスイッチング状態に維
持される。これにより、インバーター２５から出力する
ローレベル信号はそのままローレベル信号ＯＴ１として
出力され、また、インバーター２７から出力するハイレ
ベル信号はそのままハイレベル信号ＯＴ２として出力さ
れる。そして、ＮＡＮＤゲート３４の一方側入力端子に
はローレベル信号ＯＴ１が印加され、他方側入力端子に
はＮＡＮＤゲート３５から出力するハイレベル信号ＬＳ
２が印加されて否定論理積され、ハイレベル信号ＬＳ１
が出力される。また、ＮＡＮＤゲート３５の一方側入力
端子にはハイレベル信号ＯＴ２が印加され、他方側入力
端子にはＮＡＮＤゲート３４から出力するハイレベル信
号ＬＳ１が印加されて否定論理積され、ローレベル信号
ＬＳ２が出力される。このハイレベル信号ＬＳ１及びロ
ーレベル信号ＬＳ２がそれぞれ第１及び第２信号遅延部
４０，５０に印加されると共に、信号出力部６０に印加
される。信号出力部６０の各トランジスタは、上述した
ｔ1 のときと同様の状態となり、ローレベルのアドレス
遷移検出信号ＡＯＵＴが出力される。このように時間ｔ
5 では、図２（Ｃ）に示すように、アドレス遷移検出信
号ＡＯＵＴがハイレベルからローレベルに瞬時に変化す
る。
【００３８】次に、図２の時間ｔ6 では、ｔ5 において
第１及び第２信号遅延部４０，５０に印加されたハイレ
ベル信号ＬＳ１及びローレベル信号ＬＳ２が所定時間遅
延され、ハイレベル信号ＤＳ１及びローレベル信号ＤＳ
２が出力される。これにより信号出力部６０の各トラン
ジスタは、上述したｔ2 のときと同様の状態となり、ハ
イレベルのアドレス遷移検出信号ＡＯＵＴが出力され
る。また、この時レベル維持部２０の各トランジスタ
も、上述したｔ2 のときと同様の状態となる。
第１及び第２信号遅延部４０，５０に印加されたハイレ
ベル信号ＬＳ１及びローレベル信号ＬＳ２が所定時間遅
延され、ハイレベル信号ＤＳ１及びローレベル信号ＤＳ
２が出力される。これにより信号出力部６０の各トラン
ジスタは、上述したｔ2 のときと同様の状態となり、ハ
イレベルのアドレス遷移検出信号ＡＯＵＴが出力され
る。また、この時レベル維持部２０の各トランジスタ
も、上述したｔ2 のときと同様の状態となる。
【００３９】その後、図２（Ｂ）に示したように、ｔ7
においてアドレス信号ＡＤが、ローレベルからハイレベ
ルに遷移してＮＯＲゲート１０の一方側入力端子に入力
すると、上述したｔ3 の時と同様にして、ＮＯＲゲート
１０では入力したハイレベルのアドレス信号ＡＤとロー
レベルの信号ＣＳｂとが論理和されローレベル信号が出
力される。該ローレベル信号は、インバーター２５を経
て反転されハイレベル信号となり、あるいは、インバー
タ２６、２７を経て順次反転されローレベル信号とな
る。これらの信号はレベル維持手段２０に入力されて、
レベル維持手段２０からハイレベル信号ＯＴ１及びロー
レベル信号ＯＴ２が出力される。そして、ＮＡＮＤゲー
ト３５にはローレベル信号ＯＴ２が印加されてハイレベ
ル信号ＬＳ２が出力され、また、ＮＡＮＤゲート３４に
はハイレベル信号ＯＴ１が印加されてローレベル信号Ｌ
Ｓ１が出力される。次いで、ＰＭＯＳトランジスタＰ１
０及びＮＭＯＳトランジスタＮ１４はＮＡＮＤゲート３
４から出力するローレベル信号ＬＳ１によりそれぞれタ
ーンオン及びターンオフされ、ＰＭＯＳトランジスタＰ
１２及びＮＭＯＳトランジスタＮ１６はＮＡＮＤゲート
３５の出力ハイレベル信号ＬＳ２によりそれぞれターン
オフ及びターンオンされる。また、ＰＭＯＳトランジス
タＰ１１，Ｐ１３及びＮＭＯＳトランジスタＮ１５，Ｎ
１７は直前のスイッチング状態を維持する。従って、信
号出力部６０からはローレベルのアドレス遷移検出信号
ＡＯＵＴが出力される。
においてアドレス信号ＡＤが、ローレベルからハイレベ
ルに遷移してＮＯＲゲート１０の一方側入力端子に入力
すると、上述したｔ3 の時と同様にして、ＮＯＲゲート
１０では入力したハイレベルのアドレス信号ＡＤとロー
レベルの信号ＣＳｂとが論理和されローレベル信号が出
力される。該ローレベル信号は、インバーター２５を経
て反転されハイレベル信号となり、あるいは、インバー
タ２６、２７を経て順次反転されローレベル信号とな
る。これらの信号はレベル維持手段２０に入力されて、
レベル維持手段２０からハイレベル信号ＯＴ１及びロー
レベル信号ＯＴ２が出力される。そして、ＮＡＮＤゲー
ト３５にはローレベル信号ＯＴ２が印加されてハイレベ
ル信号ＬＳ２が出力され、また、ＮＡＮＤゲート３４に
はハイレベル信号ＯＴ１が印加されてローレベル信号Ｌ
Ｓ１が出力される。次いで、ＰＭＯＳトランジスタＰ１
０及びＮＭＯＳトランジスタＮ１４はＮＡＮＤゲート３
４から出力するローレベル信号ＬＳ１によりそれぞれタ
ーンオン及びターンオフされ、ＰＭＯＳトランジスタＰ
１２及びＮＭＯＳトランジスタＮ１６はＮＡＮＤゲート
３５の出力ハイレベル信号ＬＳ２によりそれぞれターン
オフ及びターンオンされる。また、ＰＭＯＳトランジス
タＰ１１，Ｐ１３及びＮＭＯＳトランジスタＮ１５，Ｎ
１７は直前のスイッチング状態を維持する。従って、信
号出力部６０からはローレベルのアドレス遷移検出信号
ＡＯＵＴが出力される。
【００４０】その後、図２の時間ｔ8 では、ｔ7 におい
てＮＡＮＤゲート３４、３５からそれぞれ出力されたロ
ーレベル信号ＬＳ１びハイレベル信号ＬＳ２が第１及び
第２信号遅延部４０、５０にそれぞれ印加され所定時間
遅延された後、それら第１及び第２信号遅延部４０、５
０からローレベル信号ＤＳ１及びハイレベル信号ＤＳ２
が出力されると、ＰＭＯＳトランジスタＰ１１及びＮＭ
ＯＳトランジスタＮ１７はそれぞれターンオン及びター
ンオフされ、ＮＭＯＳトランジスタＮ１５及びＰＭＯＳ
トランジスタＰ１３はそれぞれターンオン及びターンオ
フされる。また、ＰＭＯＳトランジスタＰ１０及びＮＭ
ＯＳトランジスタＮ１４は直前のスイッチング状態のタ
ーンオン及びターンオフに維持され、ＰＭＯＳトランジ
スタＰ１２及びＮＭＯＳトランジスタＮ１６も直前のタ
ーンオフ及びターンオン状態を維持される。従って、信
号出力部６０はローレベルに出力していたアドレス遷移
検出信号ＡＯＵＴをハイレベルに出力する。
てＮＡＮＤゲート３４、３５からそれぞれ出力されたロ
ーレベル信号ＬＳ１びハイレベル信号ＬＳ２が第１及び
第２信号遅延部４０、５０にそれぞれ印加され所定時間
遅延された後、それら第１及び第２信号遅延部４０、５
０からローレベル信号ＤＳ１及びハイレベル信号ＤＳ２
が出力されると、ＰＭＯＳトランジスタＰ１１及びＮＭ
ＯＳトランジスタＮ１７はそれぞれターンオン及びター
ンオフされ、ＮＭＯＳトランジスタＮ１５及びＰＭＯＳ
トランジスタＰ１３はそれぞれターンオン及びターンオ
フされる。また、ＰＭＯＳトランジスタＰ１０及びＮＭ
ＯＳトランジスタＮ１４は直前のスイッチング状態のタ
ーンオン及びターンオフに維持され、ＰＭＯＳトランジ
スタＰ１２及びＮＭＯＳトランジスタＮ１６も直前のタ
ーンオフ及びターンオン状態を維持される。従って、信
号出力部６０はローレベルに出力していたアドレス遷移
検出信号ＡＯＵＴをハイレベルに出力する。
【００４１】このように、図２（Ｂ）に示したようなハ
イレベル及びローレベルの長短パルス幅を有するアドレ
ス信号ＡＤがアドレス遷移検出回路に入力すると、該ア
ドレス遷移検出回路は図２（Ｃ）に示したように、アド
レス信号ＡＤの遷移に応じて、一定なパルス幅ＡＰＷを
有するローレベルのアドレス遷移検出信号ＡＯＵＴを出
力するようになる。
イレベル及びローレベルの長短パルス幅を有するアドレ
ス信号ＡＤがアドレス遷移検出回路に入力すると、該ア
ドレス遷移検出回路は図２（Ｃ）に示したように、アド
レス信号ＡＤの遷移に応じて、一定なパルス幅ＡＰＷを
有するローレベルのアドレス遷移検出信号ＡＯＵＴを出
力するようになる。
【００４２】
【発明の効果】以上説明したように、本発明に係るメモ
リのアドレス遷移検出回路においては、レベル維持手段
を備えることによって、長短パルス幅を有するアドレス
信号がメモリに入力する場合でも、メモリの要求する一
定なパルス幅のアドレス遷移検出信号を発生することが
できるため、メモリ回路の動作が安定に行われ、従来の
メモリ回路の誤動作を防止し得るという効果がある。
リのアドレス遷移検出回路においては、レベル維持手段
を備えることによって、長短パルス幅を有するアドレス
信号がメモリに入力する場合でも、メモリの要求する一
定なパルス幅のアドレス遷移検出信号を発生することが
できるため、メモリ回路の動作が安定に行われ、従来の
メモリ回路の誤動作を防止し得るという効果がある。
【図１】本発明の実施形態に係るメモリのアドレス遷移
検出回路図である。
検出回路図である。
【図２】同上実施形態に係るアドレス遷移検出回路の各
部入出力波形表示図である。
部入出力波形表示図である。
【図３】従来のメモリのアドレス遷移検出回路図であ
る。
る。
１０ ＮＯＲゲート ２０ レベル維持部 ３０ ラッチ ４０ 第１信号遅延部 ５０ 第２信号遅延部 ６０ 信号出力部 ２５、２６、２７ インバーター ３４、３５ ＮＡＮＤゲート Ｐ１〜Ｐ４，Ｐ１０〜Ｐ１３ ＰＭＯＳトラン
ジスタ Ｎ１〜Ｎ４，Ｎ１４〜Ｎ１７ ＮＭＯＳトラン
ジスタ ＡＤ アドレス信号 ＣＳｂ チップ選択信号 ＯＴ１，ＯＴ２ レベル維持信号 ＬＳ１，ＬＳ２ ラッチ信号 ＤＳ１，ＤＳ２ 遅延信号 ＡＯＵＴ アドレス遷移検出信号
ジスタ Ｎ１〜Ｎ４，Ｎ１４〜Ｎ１７ ＮＭＯＳトラン
ジスタ ＡＤ アドレス信号 ＣＳｂ チップ選択信号 ＯＴ１，ＯＴ２ レベル維持信号 ＬＳ１，ＬＳ２ ラッチ信号 ＤＳ１，ＤＳ２ 遅延信号 ＡＯＵＴ アドレス遷移検出信号
Claims (4)
- 【請求項１】外部から入力するアドレス信号及びチップ
選択信号を否定論理和するＮＯＲゲートと、 該ＮＯＲゲートから出力する信号をラッチして、相互に
異なる位相の第１ラッチ信号及び第２ラッチ信号を出力
するラッチ手段と、 該ラッチ手段から出力する第１ラッチ信号を所定時間遅
延させた第１遅延信号を出力する第１信号遅延手段と、 前記ラッチ手段から出力する第２ラッチ信号を所定時間
遅延させた第２遅延信号を出力する第２信号遅延手段
と、 前記第１信号遅延手段から出力する第１遅延信号及び前
記第２遅延手段から出力する第２遅延信号と、前記ラッ
チ手段から出力する第１ラッチ信号及び第２ラッチ信号
とに基づいて、アドレス遷移検出信号を出力する信号出
力手段と、を有するメモリのアドレス遷移検出回路にお
いて、 前記ＮＯＲゲートから出力する信号を入力し、前記アド
レス信号のパルス幅がメモリ内部の要求するアドレス遷
移検出信号のパルス幅よりも短い場合に、フィードバッ
クされた前記第１及び第２ラッチ信号とフィードバック
された前記第１及び第２遅延信号とに応じて前記ＮＯＲ
ゲートからの信号レベルを所定時間の間維持し、相互に
異なる信号レベルの第１レベル維持信号及び第２レベル
維持信号をそれぞれ出力するレベル維持手段を備え、前
記ラッチ手段が、前記レベル維持手段から出力する第１
及び第２レベル維持信号をラッチして、前記第１及び第
２ラッチ信号を出力する構成としたことを特徴とするメ
モリのアドレス遷移検出回路。 - 【請求項２】前記レベル維持手段は、前記ＮＯＲゲート
の出力ラインにそれぞれ入力端子が連結された第１イン
バーター及び第２インバーターと、該第２インバーター
の出力端子に入力端子が連結された第３インバーター
と、ソース端子が電源電圧端子に連結されゲート端子が
前記第２信号遅延手段の第２遅延信号の出力ラインに連
結された第１ＰＭＯＳトランジスタと、該第１ＰＭＯＳ
トランジスタのドレイン端子にソース端子が連結されゲ
ート端子が前記ラッチ手段の第１ラッチ信号の出力ライ
ンに連結されドレイン端子が前記第１インバーターの出
力端子に連結された第２ＰＭＯＳトランジスタと、該第
２ＰＭＯＳトランジスタのドレイン端子及び前記第１レ
ベル維持信号の出力ラインにドレイン端子が連結されゲ
ート端子が前記第２ＰＭＯＳトランジスタのゲート端子
に連結された第１ＮＭＯＳトランジスタと、該第１ＮＭ
ＯＳトランジスタのソース端子にドレイン端子が連結さ
れゲート端子が前記第１ＰＭＯＳトランジスタのゲート
端子に連結されソース端子が接地された第２ＮＭＯＳト
ランジスタと、ソース端子が電源電圧端子に連結されゲ
ート端子が前記第１信号遅延手段の第１遅延信号の出力
ラインに連結された第３ＰＭＯＳトランジスタと、該第
３ＰＭＯＳトランジスタのドレイン端子にソース端子が
連結されゲート端子が前記ラッチ手段の第２ラッチ信号
の出力ラインに連結されドレイン端子が前記第３インバ
ーターの出力端子に連結された第４ＰＭＯＳトランジス
タと、該第４ＰＭＯＳトランジスタのドレイン端子及び
前記第２レベル維持信号の出力ラインにドレイン端子が
連結されゲート端子が前記第４ＰＭＯＳトランジスタの
ゲート端子に連結された第３ＮＭＯＳトランジスタと、
該第３ＮＭＯＳトランジスタのソース端子にドレイン端
子が連結されゲート端子が前記第３ＰＭＯＳトランジス
タＰ３のゲート端子に連結されソース端子が接地された
第４ＮＭＯＳトランジスタと、を備えて構成されたこと
を特徴とする請求項１に記載のメモリのアドレス遷移検
出回路。 - 【請求項３】前記ラッチ手段は、前記レベル維持手段か
ら出力する第１レベル維持信号と自己の第２ラッチ信号
とを否定論理積し、第１ラッチ信号を出力する第１ＮＡ
ＮＤゲートと、該第１ＮＡＮＤゲートから出力する第１
ラッチ信号と前記レベル維持手段から出力する第２レベ
ル維持信号とを否定論理積し、第２ラッチ信号を出力す
る第２ＮＡＮＤゲートと、を備えて構成されたことを特
徴とする請求項１または２に記載のメモリのアドレス遷
移検出回路。 - 【請求項４】前記信号出力手段は、ソース端子が電源電
圧端子に連結されゲート端子が前記ラッチ手段の第１ラ
ッチ信号の出力ラインに連結された第５ＰＭＯＳトラン
ジスタと、該第５ＰＭＯＳトランジスタのドレイン端子
にソース端子が連結されゲート端子が前記第１信号遅延
手段の第１遅延信号の出力ラインに連結された第６ＰＭ
ＯＳトランジスタと、該第６ＰＭＯＳトランジスタのド
レイン端子及び前記アドレス遷移検出信号の出力ライン
にドレイン端子が連結されゲート端子が前記第５ＰＭＯ
Ｓトランジスタのゲート端子に連結された第５ＮＭＯＳ
トランジスタと、該第５ＮＭＯＳトランジスタのソース
端子にドレイン端子が連結されゲート端子が前記第２信
号遅延手段の第２遅延信号の出力ラインに連結されソー
ス端子が接地された第６ＮＭＯＳトランジスタと、ソー
ス端子が前記第５ＰＭＯＳトランジスタのソース端子に
連結されゲート端子が前記ラッチ手段の第２ラッチ信号
の出力ラインに連結された第７ＰＭＯＳトランジスタ
と、該第７ＰＭＯＳトランジスタのドレイン端子にソー
ス端子が連結されゲート端子が前記第６ＮＭＯＳトラン
ジスタのゲート端子に連結された第８ＰＭＯＳトランジ
スタと、該第８ＰＭＯＳトランジスタのドレイン端子及
び前記アドレス遷移検出信号の出力ラインにドレイン端
子が連結されゲート端子が前記第７ＰＭＯＳトランジス
タのゲート端子に連結された第７ＮＭＯＳトランジスタ
と、該第７ＮＭＯＳトランジスタのソース端子にドレイ
ン端子が連結されゲート端子が前記第６ＰＭＯＳトラン
ジスタのゲート端子に連結されソース端子が接地された
第８ＮＭＯＳトランジスタと、を備えて構成されたこと
を特徴とする請求項１〜３のいずれか１つに記載のメモ
リのアドレス遷移検出回路。
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