DE19644443A1

DE19644443A1 - Adressübergangs-Detektorschaltung

Info

Publication number: DE19644443A1
Application number: DE19644443A
Authority: DE
Inventors: Kyun Kyu Choi; Jang Sub Sohn
Original assignee: LG Semicon Co Ltd
Current assignee: SK Hynix Inc
Priority date: 1995-12-21
Filing date: 1996-10-25
Publication date: 1997-06-26
Anticipated expiration: 2016-10-26
Also published as: JP2805466B2; DE19644443C2; KR970051214A; US5734282A; KR0167300B1; JPH09180452A

Description

Die vorliegende Erfindung bezieht sich auf eine Adreßüber gangs-Detektorschaltung nach dem Oberbegriff des Patentanspru ches 1 bzw. 5 bzw. 16, d. h. auf eine Schaltung zum Erfassen eines Überganges eines Signales, und insbesondere auf eine Schaltung zum Erzeugen eines Adreßübergangs-Detektorsignales mit einer vorgeschriebenen Impulsbreite unabhängig von der Im pulsbreite eines Adreßsignales.

Fig. 1 zeigt eine herkömmliche Adreßübergangs-Detektorschal tung. Ein NOR-Gatter 1 unterwirft ein Chipwählsignal CSb und ein Adreßsignal AD, die dort eingespeist sind, einer NOR-Verknüpfung, und ein Verriegelungsglied 2 verriegelt das von dem NOR-Gatter 1 ausgegebene Signal, um Verriegelungssignale LAS1 und LAS2 mit einer entgegengesetzten Phase zu liefern. Si gnalverzögerungseinheiten 3 und 4 verzögern die Verriegelungs signale LAS1 und LAS2, um Verzögerungssignale DLS1 und DLS2 auszugeben, und eine Signalausgangseinheit 5 gibt ein Adreß übergangs-Detektorsignal ATDS gemäß den Verriegelungssignalen LAS1 und LAS2 sowie den Verzögerungssignalen DLS1 und DLS2 aus.

Das Verriegelungsglied 2 umfaßt ein NAND-Gatter 22 zum NAND-Verknüpfen des durch einen Inverter 21 invertierten und von dem NOR-Gatter 1 ausgegebenen Signales und des Verriegelungssigna les LAS2 und ein NAND-Gatter 23 zum NAND-Verknüpfen der Aus gangssignale, die von dem NOR-Gatter 1 und dem NAND-Gatter 22 ausgegeben sind. Die Signalverzögerungseinheit 3 umfaßt Inver ter 31 und 32 zum sequentiellen Invertieren des vom Verriege lungsglied 2 ausgegebenen Verriegelungssignales LAS1. Die Si gnalverzögerungseinheit 4 umfaßt Inverter 41 und 42 zum sequen tiellen Invertieren des vom Verriegelungsglied 2 ausgegebenen Verriegelungssignales LAS2.

Die Signalausgangseinheit 5 umfaßt einen PMOS-Transistor MP1, dessen Sourceanschluß mit einer Spannung VCC beaufschlagt ist und dessen Gateanschluß mit einer Leitung des Verzögerungs signales DLS1 der Signalverzögerungseinheit 3 verbunden ist. Ein PMOS-Transistor MP2 weist einen Sourceanschluß auf, der an den Drainanschluß des PMOS-Transistors MP1 angeschlossen ist. Jeder Gateanschluß von Transistoren MP2 und MN1 ist gemeinsam an die Leitung des Verriegelungssignales LAS1 des Verriege lungsgliedes 2 angeschlossen; die Drainanschlüsse hiervon sind miteinander verbunden und an den Anschluß für das Adreßüber gangs-Detektorsignal ATDS angeschlossen.

Ein NMOS-Transistor MN2 hat einen Drainanschluß, der mit dem Sourceanschluß des NMOS-Transisitors MN1 verbunden ist, einen Gateanschluß, der mit der Leitung des Verzögerungssignales DLS2 verbunden ist, und einen Sourceanschluß, der an Masse ange schlossen ist. Ein PMOS-Transistor MP3 hat einen Sourcean schluß, der mit der Spannung VCC beaufschlagt ist, und einen Gateanschluß, der mit dem Gateanschluß des NMOS-Transistors MN2 verbunden ist. Ein PMOS-Transistor MP4 und ein NMOS-Transistor MN3 haben einen Sourceanschluß, der mit dem Drainanschluß des NMOS-Transistors PM3 (bzw. MN1) verbunden ist. Jeder Gatean schluß der Transistoren MP4 und MN3 ist gemeinsam mit der Lei tung für das Verriegelungssignal LAS2 verbunden; die Drainan schlüsse hiervon sind zusammengeschaltet und mit der Leitung für das Adreßübergangs-Detektorsignal ATDS verbunden. Ein NMOS-Transistor MN4 hat einen Drainanschluß, der mit dem Sour ceanschluß des NMOS-Transistors MN3 verbunden ist, einen Gate anschluß, der mit dem Gateanschluß des PMOS-Transistors MP1 verbunden ist, und einen Sourceanschluß, der mit Masse verbun den ist.

Der Betrieb der herkömmlichen Adreßübergangs-Detektorschaltung für einen Speicher wird nunmehr anhand der begleitenden Zeich nungen beschrieben. Wenn in einer Eingangsstufe ein Chipwähl signal CSb eines niedrigen Pegels und ein Adreßsignal AD eines niedrigen Pegels eingegeben werden, so unterwirft das NOR-Gatter 1 das Chipwählsignal CSb und das Adreßsignal AD einer NOR-Verknüpfung, um ein Signal eines hohen Pegels auszugeben. Danach empfängt das NAND-Gatter 22 des Verriegelungsgliedes 2 ein vom NOR-Gatter 1 ausgegebenes und durch den Inverter 21 in vertiertes Niederpegelsignal und liefert ein Verriegelungs signal LAS1 eines hohen Pegels, unabhängig von dem Pegel des von dem NAND-Gatter 23 ausgegebenen und am anderen Anschluß hiervon liegenden Signales.

Das NAND-Gatter 23 unterwirft das von dem NOR-Gatter 1 ausgege bene Hochpegelsignal und ein Verriegelungssignal LAS1 eines ho hen Pegels, das vom NAND-Gatter 22 ausgegeben ist, einer NAND-Verknüpfung, um ein Verriegelungssignal LAS2 eines niedrigen Pegels abzugeben. Das Verriegelungssignal LAS1 eines hohen Pe gels, das von dem NAND-Gatter 22 durch die Inverter 31 und 32 ausgegeben ist, wird durch die Signalverzögerungseinheit 3 für eine vorbestimmte Zeit verzögert, und ein Verzögerungssignal DLS1 eines hohen Pegels wird ausgegeben. Ein Verriegelungs signal LAS2 eines niedrigen Pegels, das vom NAND-Gatter 23 über die Inverter 41 und 42 ausgegeben ist, wird durch die Signal verzögerungseinheit 4 für eine gewisse Zeit verzögert, und ein Verzögerungssignal DLS2 eines niedrigen Pegels wird ausgegeben.

Danach werden der PMOS-Transistor MP1 und der NMOS-Transistor MN4 der Signalausgangseinheit 5 jeweils gemäß einem Hochpegel signal ausgeschaltet und eingeschaltet. Der PMOS-Transistor MP2 und der NMOS-Transistor MN1 werden jeweils gemäß einem Hochpe gelsignal LAS1 ausgeschaltet und eingeschaltet. Weiterhin wer den der NMOS-Transistor MN2 und der PMOS-Transistor MP3 jeweils gemäß einem von den Invertern 41 und 42 ausgegebenen Niederpe gelsignal DLS2 ausgeschaltet und eingeschaltet. Der PMOS-Transistor MP4 und der NMOS-Transistor MN3 werden jeweils gemäß einem Niederpegelsignal LAS2 eingeschaltet und ausgeschaltet. Damit liefert die Signalausgangseinheit 5 ein Adreßübergangs-Detektorsignal ATDS eines hohen Pegels durch ein Adreßüber gangs-Detektorsignal ATDS.

Wenn das Adreßsignal AD von einem niedrigen Pegel auf einen ho hen Pegel übergeht und die Impulsbreite des auf einen hohen Pe gel übergegangenen Adreßsignales AD länger ist als diejenige eines Adreßübergangs-Detektorsignales, das in dem Speicher be nötigt wird, sowie ein Chipwählsignal auf einem niedrigen Pegel ist, dann liefert das NOR-Gatter 1 ein Niederpegelsignal. Das NAND-Gatter 23 unterwirft ein von dem NOR-Gatter 1 ausgegebenes Niederpegelsignal und ein dort von dem NAND-Gatter 22 anliegen des Hochpegelsignal LAS1 einer NAND-Verknüpfung. Das NAND-Gatter 22 unterwirft ein durch den Inverter 21 invertiertes Hochpegelsignal und ein von dem NAND-Gatter 23 ausgegebenes Hochpegelsignal LAS2 einer NAND-Verknüpfung, um ein Niederpe gelsignal LAS1 auszugeben.

Der PMOS-Transistor MP2 und der NMOS-Transistor MN1 werden je weils gemäß einem Niederpegelsignal LAS1 eingeschaltet und aus geschaltet. Der PMOS-Transistor MP4 und der NMOS-Transistor MN3 werden jeweils gemäß einem Hochpegelsignal LAS2 eingeschaltet und ausgeschaltet. Zusätzlich behalten der PMOS-Transistor MP1 und der NMOS-Transistor MN4 jeweils einen ausgeschalteten Zu stand und einen eingeschalteten Zustand, die als Schaltzustand angegeben sind, bevor die Signale LAS1 und LAS2 von den NAND-Gattern 22 und 23 über die Signalverzögerungseinheiten 3 und 4 ausgegeben werden. Der NMOS-Transistor MN2 und der PMOS-Tran sistor MP3 behalten jeweils einen ausgeschalteten Zustand und einen eingeschalteten Zustand eines vorangehenden Zustandes. Daher geht das Hochpegelsignal, das durch die Leitung für das Adreßübergangs-Detektorsignal ATDS ausgegeben ist, in ein Nie derpegelsignal ATDS über.

Danach wird das Niederpegelsignal LAS1 von dem NAND-Gatter 22 über die Inverter 31 und 32 als ein Niederpegelsignal ausgege ben, und das Hochpegelsignal LAS2 von dem NAND-Gatter 23 wird über die Inverter 41 und 42 als ein Hochpegelsignal DLS2 ausge geben. Der PMOS-Transistor MP1 und der NMOS-Transistor MN4 wer den jeweils gemäß einem Niederpegelsignal DLS1 eingeschaltet und ausgeschaltet. Der NMOS-Transistor MN2 und der PMOS-Transistor MP3 werden gemäß einem Hochpegelsignal DLS2 einge schaltet und ausgeschaltet.

Weiterhin bewahren der PMOS-Transistor MP2 und der NMOS-Transi stor MN1 jeweils einen eingeschalteten Zustand und einen ausge schalteten Zustand eines vorangehenden Schaltzustandes, und der PMOS-Transistor MP4 und der NMOS-Transistor MN3 behalten einen eingeschalteten Zustand und einen ausgeschalteten Zustand eines vorangehenden Schaltzustandes. Daher wird das Niederpegel-Adreßübergangs-Detektorsignal ATDS als ein Hochpegelsignal ausgegeben.

Wenn ein Adreßsignal AD von einem hohen Pegel auf einen niedri gen Pegel übergeht und ein Chipwählsignal CSb einen niedrigen Pegel hat, unterwirft das NOR-Gatter 1 ein Hochpegelsignal ei ner NOR-Verknüpfung. Das NAND-Gatter 23 unterwirft ein von dem NOR-Gatter 1 ausgegebenes Hochpegelsignal einer NAND-Verknüp fung, und ein Niederpegelsignal LAS1 liefert ein Hochpegelsi gnal LAS2. Das NAND-Gatter 22 unterwirft ein von einem Hochpe gelsignal durch den Inverter 21 invertiertes Niederpegelsignal einer NAND-Verknüpfung, und ein Niederpegelsignal LAS2 ergibt ein Hochpegelsinal LAS1.

Damit werden der PMOS-Transistor MP2 und der NMOS-Transistor MN1 jeweils gemäß einem Hochpegelsignal LAS1 ausgeschaltet und eingeschaltet. Der PMOS-Transistor MP4 und der NMOS-Transistor MN3 werden jeweils gemäß einem Niederpegelsignal LAS2 einge schaltet und ausgeschaltet. Der PMOS-Transistor MP1 und der NMOS-Transistor MN4 bewahren jeweils einen eingeschalteten Zu stand und einen ausgeschalteten Zustand eines vorangehenden Schaltzustandes, bevor die Signale LAS1 und LAS2, die von den NAND-Gattern 22 und 23 ausgegeben sind, geliefert werden. Der PMOS-Transistor MP4 und der NMOS-Transistor MN3 behalten je weils einen eingeschalteten Zustand und einen ausgeschalteten Zustand. Daher wird ein Adreßübergangs-Detektorsignal ATDS als ein Niederpegel-Adreßübergangs-Detektorsignal ATDS ausgegeben.

Danach wird ein von dem NAND-Gatter 22 ausgegebenes Hochpegel signal LAS1 durch die Inverter 31 und 32 für eine vorbestimmte Zeit verzögert und in ein Hochpegelsignal invertiert. Ein Nie derpegelsignal LAS2 wird durch die Inverter 41 und 42 für eine vorbestimmte Zeitdauer verzögert und als ein Niederpegelsignal DLS2 ausgegeben. Der PMOS-Transistor MP1 und der NMOS-Transistor MN4 werden jeweils gemäß einem Hochpegelsignal DLS1 eingeschaltet bzw. ausgeschaltet, und der NMOS-Transistor MN2 und PMOS-Transistor MP3 werden jeweils gemäß einem Niederpegel signal DLS2 ausgeschaltet bzw. eingeschaltet.

Der PMOS-Transistor MP2 und der NMOS-Transistor MN1 behalten einen ausgeschalteten bzw. einen eingeschalteten Zustand eines vorhergehenden Schaltzustandes bei. Der PMOS-Transistor MP4 und der NMOS-Transistor MN3 behalten jeweils einen eingeschalteten Zustand bzw. einen ausgeschalteten Zustand bei. Damit geht ein Adreßübergangs-Detektorsignal ATDS, das von einem Adreßüber gangs-Detektorsignal ATDS geliefert ist, in einen hohen Pegel über.

Wenn das Adreßsignal AD von einem niedrigen Pegel auf einen ho hen Pegel übergeht, wird die Impulsbreite des Adreßübergangs-Detektorsignales ATDS gemäß einer Verzögerungszeit der Signal verzögerungseinheit 3 bestimmt. Wenn das Adreßsignal AD von ei nem hohen Pegel auf einen niedrigen Pegel übergeht, wird die Impulsbreite des Adreßübergangs-Detektorsignales ATDS gemäß einer Verzögerungszeit der Signalverzögerungseinheit 4 be stimmt.

Wenn inzwischen ein Adreßsignal AD mit einer gewissen Impuls breite, die kürzer als die Impulsbreite eines Hochpegel-Adreß übergangs-Detektorsignales ATDS ist, die in dem Speicher erfor derlich ist, in eine Adreßübergangs-Detektorschaltung einge geben wird, wird der gleiche Betrieb durchgeführt, wie dies oben erläutert ist. Ein Adreßübergangs-Detektorsignal ATDS ei nes niedrigen Pegels, das eine gewisse Impulsbreite hat, die kürzer als die Impulsbreite des Adreßübergangs-Detektor signales ist, das in dem Speicher erforderlich ist, wird durch die Leitung für das Adreßübergangs-Detektorsignal ATDS ausge geben.

Wenn jedoch ein Adreßsignal mit einer gewissen Impulsbreite, die kürzer als die Impulsbreite des Adreßübergangs-Detektor signales ist, das in dem Speicher erforderlich ist, eingespeist wird, d. h., wenn ein gewisses Adreßsignal eine Impulsbreite hat, die kürzer als diejenige ist, die gemäß einer Verzöge rungszeit der Signalverzögerungseinheit erforderlich ist, so wird der Betrieb des Speichers aufgrund eines abnormalen Adreß signaleinganges instabil.

Es ist Aufgabe der vorliegenden Erfindung, eine Adreßüber gangs-Detektorschaltung vorzusehen, die die Probleme überwin det, welche in einer herkömmlichen Adreßübergangs-Detektor schaltung für einen Speicher auftreten; außerdem soll eine sol che Adreßübergangs-Detektorschaltung Fehlfunktionen eines Speichers verhindern.

Zur Lösung dieser Aufgabe sieht die vorliegende Erfindung eine Adreßübergangs-Detektorschaltung mit den Merkmalen der unab hängigen Patentansprüche vor.

Ein Vorteil der erfindungsgemäßen Detektorschaltung liegt im Erzeugen eines Adreßübergangs-Detektorsignales mit einer ge wissen Impulsbreite unabhängig von der Breite eines Impulses eines Adreßsignales.

Eine Adreßübergangs-Detektorschaltung für einen Speicher hat also ein NOR-Gatter zum NOR-Verknüpfen eines Adreßsignales und eines Chipwählsignales, die dort von außen anliegen, eine Pe gelhalteeinheit zum Halten eines Pegels eines von dem NOR-Gatter ausgegebenen Signales für eine vorbestimmte Zeit gemäß ersten und zweiten Verriegelungssignalen und ersten und zweiten Verzögerungssignalen und zum Ausgeben von ersten und zweiten Pegelhaltesignalen von verschiedenen Pegeln, ein Verriegelungs glied zum Verriegeln der ersten und zweiten Pegelhaltesignale, die von der Pegelhalteeinheit ausgegeben sind, und zum Ausgeben der ersten und zweiten Verriegelungssignale, erste und zweite Signalverzögerungseinheiten zum Verzögern der ersten und zwei ten Verriegelungssignale, die von dem Verriegelungsglied ausge geben sind, für eine vorbestimmte Zeit und zum Ausgeben von er sten und zweiten Verzögerungssignalen und eine Signalausgabe einheit zum Ausgeben eines Adreßübergangs-Detektorsignales ge mäß den ersten und zweiten Verriegelungssignalen, die von dem Verriegelungsglied geliefert sind, und den ersten und zweiten Verzögerungssignalen, die von den ersten und zweiten Signalver zögerungseinheiten ausgegeben sind.

Die vorliegende Erfindung schafft auch eine Schaltung zum Er zeugen eines Signales einer vorbestimmten Breite abhängig von einem Übergang eines Eingangssignales, mit einer Pegelhalte schaltung mit einer Vielzahl von Transistoren, die derart ange schlossen sind, daß sie so auf das Eingangssignal ansprechen, daß ein erstes Signal durch die Vielzahl von Transistoren aus gegeben wird, einer Verriegelungsschaltung, die mit der Pegel halteschaltung derart gekoppelt ist, daß die Verriegelungs schaltung das erste Signal verriegelt und ein zweites Signal ausgibt, einer Verzögerungsschaltung, die das zweite Signal derart empfängt, daß das zweite Signal für eine vorbestimmte Zeitdauer verzögert ist, und einer Ausgangsschaltung, die ein verzögertes zweites Signal von der Verzögerungsschaltung emp fängt, wodurch die Ausgangsschaltung das Signal der vorbestimm ten Breite abhängig von dem Übergang des Eingangssignales lie fert, wobei das zweite Signal und das verzögerte zweite Signal an der Vielzahl von Transistoren der Pegelhalteschaltung und der Ausgangsschaltung liegen.

Die Erfindung schafft außerdem eine Schaltung zum Erzeugen ei nes Adreßübergangs-Detektorsignales einer vorbestimmten Im pulsbreite abhängig von einem Übergang eines Eingangssignales, mit einer Pegelhalteschaltung mit einem ersten Satz von in Rei he verbundenen Transistoren, die auf das Eingangssignal anspre chen, um ein erstes Pegelhaltesignal abzugeben, und einem zwei ten Satz von in Reihe verbundenen Transistoren, die auf das Eingangssignal ansprechen, um ein zweites Pegelhaltesignal ab zugeben, einer Verriegelungsschaltung, die derart mit der Pe gelhalteschaltung gekoppelt ist, daß die Verriegelungsschaltung das erste und das zweite Pegelhaltesignal verriegelt und erste und zweite Verriegelungssignale ausgibt, einer Verzögerungs schaltung, die die ersten und zweiten Verriegelungssignale der art empfängt, daß die ersten und zweiten Verriegelungssignale für eine vorbestimmte Zeitdauer verzögert sind, und einer Aus gangsschaltung, die die verzögerten ersten und zweiten Verrie gelungssignale von der Verzögerungsschaltung empfängt, wodurch die Ausgangsschaltung das Adreßübergangs-Detektorsignal der vorbestimmten Breite abhängig von dem Übergang des Eingangs signales liefert, wobei das erste Verriegelungssignal und das verzögerte zweite Verriegelungssignal an dem ersten Satz liegen und das zweite Verriegelungssignal und das verzögerte erste Verriegelungssignal dem zweiten Satz zugeführt sind.

Eine Adreßübergangs-Detektorschaltung verhindert also Fehl funktionen eines Speichers durch Erzeugen eines Adreßüber gangs-Detektorsignales mit einer gewissen Impulsbreite unabhän gig von der Breite eines Impulses eines in einen Speicher ein gespeisten Adreßsignales. Die Schaltung umfaßt ein NOR-Gatter zum NOR-Verknüpfen eines Adreßsignales und eines Chipwähl signales, welche extern dort eingespeist sind. Eine Pegelhalte einheit hält einen Pegel eines von dem NOR-Gatter abgegebenen Signales für eine vorbestimmte Zeit gemäß ersten und zweiten Verriegelungssignalen und ersten und zweiten Verzögerungssigna len, um erste und zweite Pegelhaltesignale von verschiedenen Pegeln abzugeben. Ein Verriegelungsglied verriegelt die ersten und zweiten Pegelhaltesignale, die von der Pegelhalteeinheit ausgegeben sind und liefert erste und zweite Verriegelungs signale. Erste und zweite Signalverzögerungseinheiten verzögern die ersten und zweiten Verriegelungssignale, die von dem Ver riegelungsglied ausgegeben sind, für eine vorbestimmte Zeitdau er und liefern erste und zweite Verzögerungssignale. Eine Signalausgabeeinheit gibt ein Adreßübergangs-Detektorsignal gemäß den ersten und zweiten Verriegelungssignalen und den er sten und zweiten Verzögerungssignalen ab.

Nachfolgend wird die Erfindung anhand der Zeichnungen näher er läutert. Es zeigen:

Fig. 1 ein Schaltbild einer herkömmlichen Adreßübergangs-Detektorschaltung für einen Speicher,

Fig. 2 ein Schaltbild einer Adreßübergangs-Detektorschal tung für einen Speicher gemäß der vorliegenden Erfin dung, und

Fig. 3A bis 3C Wellenformen für jedes Bauelement von Fig. 2 zur Erläuterung der vorliegenden Erfindung.

Fig. 2 zeigt eine Adreßübergangs-Detektorschaltung für einen Speicher gemäß der vorliegenden Erfindung. Ein NOR-Gatter un terwirft ein Adreßsignal ADS und ein Chipwählsignal/CS einer NOR-Verknüpfung, und eine Pegelhalteeinheit 20 hält den Pegel eines von dem NOR-Gatter 10 ausgegebenen Signales gemäß Rück kopplungsverriegelungssteuersignalen LS1 und LS2 sowie Verzöge rungssignalen DS1 und DS2 und gibt Pegelhaltesignale OT1 und OT2 mit verschiedenen Pegeln ab. Ein Verriegelungsglied 30 ver riegelt die Pegelhaltesignale OT1 und OT2, die von der Pegel halteeinheit 20 ausgegeben sind, und liefert Verriegelungs signale LS1 und LS2 mit verschiedenen Pegeln. Signalverzöge rungseinheiten 40 und 50 verzögern die Verriegelungssignale LS1 und LS2, die von dem Verriegelungsglied 30 ausgegeben sind, für eine vorbestimmte Zeit und geben Verzögerungssignale DS1 und DS2 ab. Eine Signalausgabeeinheit 60 liefert ein Adreßüber gangs-Detektorsignal AOUT gemäß den Verriegelungssignalen LS1 und LS2 sowie den Verzögerungssignalen DS1 und DS2.

Die Pegelhalteeinheit 20 umfaßt Inverter 21 und 22, die mit der Ausgangsleitung des NOR-Gatters 10 verbunden sind, und einen Inverter 23 mit einem Eingangsanschluß, der mit dem Ausgangs anschluß des Inverters 22 verbunden ist, sowie erste und zweite Sätze von in Reihe verbundenen Transistoren. Der erste Satz um faßt PMOS-Transistoren P1 und P2 und NMOS-Transistoren N1 und N2. In ähnlicher Weise umfaßt der zweite Satz PMOS-Transistoren P3 und P4 und NMOS-Transistoren N3 und N4.

Ein PMOS-Transistor P1 hat einen Sourceanschluß, der mit einer Spannung VCC beaufschlagt ist, und einen Gateanschluß, der mit der Leitung für das Verzögerungssignal DS2 verbunden ist, und ein PMOS-Transistor P2 umfaßt einen Sourceanschluß, der mit dem Drainanschluß des PMOS-Transistors P1 verbunden ist, einen Ga teanschluß, der mit einer Leitung für das Verriegelungssignal LS1 verbunden ist, und einen Drainanschluß, der mit dem Aus gangsanschluß des Inverters 21 verbunden ist. Der NMOS-Transistor N1 hat einen Drainanschluß, der mit dem Drainan schluß des PMOS-Transistors P2 und einer Leitung für das Pegel haltesignal OT1 verbunden ist, und einen Gateanschluß, der an den Gateanschluß des PMOS-Transistors P2 angeschlossen ist. Der NMOS-Transistor N2 umfaßt einen Drainanschluß, der mit dem Sourceanschluß des NMOS-Transistors N1 verbunden ist, einen Ga teanschluß, der an den Gateanschluß des PMOS-Transistors P1 an geschlossen ist, und einen Sourceanschluß, der mit Masse ver bunden ist.

Der PMOS-Transistor P3 umfaßt einen Sourceanschluß, der mit der Spannung VCC beaufschlagt ist, und einen Gateanschluß, der mit der Leitung für das Verzögerungssignal DS1 verbunden ist, und der PMOS-Transistor P4 hat einen Sourceanschluß, der mit dem Drainanschluß des PMOS-Transistors P3 verbunden ist, und einen Drainanschluß, der mit dem Ausgangsanschluß des Inverters 23 verbunden ist. Der NMOS-Transistor N3 umfaßt einen Drainan schluß, der mit dem Drainanschluß des PMOS-Transistors P3 ver bunden ist, und einen Drainanschluß, der mit dem Ausgangsan schluß des Inverters 23 verbunden ist. Der NMOS-Transistor N3 umfaßt einen Drainanschluß, der mit dem Drainanschluß des PMOS-Transistors P4 und einer Leitung für das Pegelhaltesignal OT2 verbunden ist, und einen Gateanschluß, der an den Gateanschluß des PMOS-Transistors P4 angeschlossen ist. Der NMOS-Transistor N4 hat einen Drainanschluß, der mit dem Sourceanschluß des NMOS-Transistors N3 verbunden ist, einen Gateanschluß, der an den Gateanschluß des PMOS-Transistors P3 angeschlossen ist, und einen Sourceanschluß, der mit Masse verbunden ist.

Das Verriegelungsglied 30 verriegelt das Signal OT1 und das Si gnal OT2 von der Pegelhalteeinheit 20. Ein NAND-Gatter 31 un terwirft ein von der Pegelhalteeinheit 20 ausgegebenes Pegel haltesignal OT1 und ein Verriegelungssignal LS2 eines Ausgangs signales hiervon einer NAND-Verknüpfung, um ein Verriegelungs signal LS1 auszugeben. Ein NAND-Gatter 32 unterwirft ein von dem NAND-Gatter 31 ausgegebenes Verriegelungssignal LS1 und ein von der Pegelhalteeinheit 20 ausgegebenes Pegelhaltesignal OT2 einer NAND-Verknüpfung. Die Verzögerungseinheiten 40 und 50 sind ähnlich zu den Verzögerungseinheiten 3 und 4, und eine Be schreibung hiervon wird zur Vereinfachung weggelassen.

Die Signalausgabeeinheit 60 umfaßt eine erste Gruppe von Tran sistoren P10, P11, P12 und P13 und eine zweite Gruppe von Tran sistoren N14, N15, N16 und N17. Der PMOS-Transistor P10 hat ei nen Sourceanschluß, der mit einer Spannung VCC beaufschlagt ist, und einen Gateanschluß, der an eine Leitung für das Ver riegelungssignal LS1 angeschlossen ist, und der PMOS-Transistor P11 hat einen Sourceanschluß, der mit dem Drainanschluß des PMOS-Transistors P10 verbunden ist, und einen Gateanschluß, der mit einer Leitung für das Verzögerungssignal DS1 verbunden ist. Der NMOS-Transistor N14 umfaßt einen Drainanschluß, der mit dem Drainanschluß des PMOS-Transistors P11 verbunden ist und an ei ner Leitung für ein Adreßübergangs-Detektorsignal AOUT liegt, und einen Gateanschluß, der mit dem Gateanschluß des PMOS-Tran sistors P10 verbunden ist. Der NMOS-Transistor N15 hat einen Drainanschluß, der mit dem Sourceanschluß des NMOS-Transistors N14 verbunden ist, einen Gateanschluß, der mit einem Verzöge rungssignal DS2 beaufschlagt ist, und einen Sourceanschluß, der mit Masse verbunden ist.

Der PMOS-Transistor P12 umfaßt einen Sourceanschluß, der mit dem Sourceanschluß des PMOS-Transistors P10 verbunden ist, und einen Gateanschluß, der mit einer Leitung für das Verriege lungssignal LS2 beaufschlagt ist. Der PMOS-Transistor P13 um faßt einen Sourceanschluß, der mit dem Drainanschluß des PMOS-Transistors P12 verbunden ist, und einen Gateanschluß, der mit dem Gateanschluß des NMOS-Transistors N15 verbunden ist. Der NMOS-Transistor N16 umfaßt einen Drainanschluß, der mit dem Drainanschluß des PMOS-Transistors P13 verbunden und mit einem Adreßübergangs-Detektorsignal AOUT beaufschlagt ist, und einen Gateanschluß, der mit dem Gateanschluß des PMOS-Transistors P12 verbunden ist. Der NMOS-Transistor N17 umfaßt einen Drainan schluß, der mit dem Sourceanschluß des NMOS-Transistors 16 ver bunden ist, einen Gateanschluß, der mit dem Gateanschluß des PMOS-Transistors P11 verbunden ist, und einen Sourceanschluß, an den Masse angeschlossen ist.

Der Betrieb der Adreßübergangs-Detektorschaltung für einen Speicher gemäß der vorliegenden Erfindung wird nunmehr anhand der Fig. 3A bis 3C erläutert. Wenn zunächst ein Chipwähl signal/CS eines niedrigen Pegels L und ein Adreßsignal ADS ei nes hohen- Pegels in das NOR-Gatter 10 jeweils eingegeben wer den, so unterwirft das NOR-Gatter 10 die Signale/CS und ADS ei ner NOR-Verknüpfung und liefert ein Niederpegelsignal. Das von dem NOR-Gatter 10 ausgegebene Niederpegelsignal wird über die Inverter 21 der Pegelhalteeinheit 20 als ein Hochpegelsignal OT1 ausgegeben und über die Inverter 22 und 23 als ein Nieder pegelsignal OT2 geliefert.

Das NAND-Gatter 32 des Verriegelungsgliedes 30 empfängt ein von dem Inverter 23 ausgegebenes Niederpegelsignal OT2 über einen Eingangsanschluß hiervon und liefert ein Hochpegelsignal unab hängig von dem Verriegelungssignal LS1, das an einem anderen Eingangsanschluß hiervon liegt. Das NAND-Gatter 31 unterwirft ein von dem Inverter 21 ausgegebenes und dort über einen Ein gangsanschluß hiervon anliegendes Hochpegelsignal OT1 und ein von dem NAND-Gatter 32 ausgegebenes und dort über einen anderen Eingangsanschluß hiervon anliegendes Hochpegelsignal LS2 einer NAND-Verknüpfung und gibt ein Niederpegelsignal LS1 ab. Danach verzögern die Signalverzögerungseinheiten 40 und 50 ein Nieder pegelsignal LS1 und ein Hochpegelsignal LS2, die jeweils von den NAND-Gattern 31 und 32 ausgegeben sind, und liefern ein Verzögerungssignal DS1 eines niedrigen Pegels und ein Verzöge rungssignal DS2 eines hohen Pegels.

Der PMOS-Transistor P10 und der NMOS-Transistor N14 der Signal ausgabeeinheit 60 werden jeweils gemäß einem von dem NAND-Gatter 31 ausgegebenen Niederpegelsignal eingeschaltet und aus geschaltet. Der PMOS-Transistor P11 und der NMOS-Transistor N17 werden jeweils gemäß einem von der Signalverzögerungseinheit 40 ausgegebenen und dort über die Gateanschlüsse hiervon anliegen den Niederpegelsignal DS1 eingeschaltet und ausgeschaltet.

Der NMOS-Transistor N15 und der PMOS-Transistor P13 werden je weils gemäß einem von der Signalverzögerungseinheit 50 ausge gebenen und dort über die Gateanschlüsse hiervon anliegenden Hochpegelsignal eingeschaltet und ausgeschaltet. Der PMOS-Tran sistor P12 und NMOS-Transistor N16 werden jeweils gemäß einem von dem NAND-Gatter 32 ausgegebenen und dort über die Gatean schlüsse anliegenden Hochpegelsignal LS2 ausgeschaltet und ein geschaltet. Wenn danach ein in Fig. 3B gezeigtes Adreßsignal ADS von einem hohen Pegel auf einen niedrigen Pegel übergeht und in einen Eingangsanschluß des NOR-Gatters 10 eingespeist wird, so unterwirft das NOR-Gatter 10 ein Adreßsignal ADS eines niedrigen Pegels und ein an einem anderen Eingangsanschluß hiervon anliegendes Niederpegelsignal/CS einer NOR-Verknüpfung und gibt ein Hochpegelsignal ab.

Das von dem NOR-Gatter 10 abgegebene Hochpegelsignal wird in ein Niederpegelsignal durch den Inverter 21 invertiert, und das Niederpegelsignal wird in ein Hochpegelsignal durch die Inver ter 22 und 23 invertiert. Zu dieser Zeit werden der PMOS-Transistor P1 und der NMOS-Transistor N2 jeweils gemäß einem von der Signalverzögerungseinheit 50 ausgegebenen Hochpegelsi gnal DS2 durch dessen Empfang über die Gateanschlüsse hiervon ausgeschaltet und eingeschaltet. Der PMOS-Transistor P2 und der NMOS-Transistor N1 werden jeweils gemäß einem von dem NAND-Gatter 31 ausgegebenen Niederpegelsignal durch dessen Empfang über die Gateanschlüsse hiervon eingeschaltet und ausgeschal tet. Daher wird das von dem Inverter 21 ausgegebene Niederpe gelsignal als ein Niederpegelsignal OT1 abgegeben.

Weiterhin werden der PMOS-Transistor P3 und der NMOS-Transistor N4 jeweils gemäß einem durch die Signalverzögerungseinheit 40 ausgegebenen Niederpegelsignal DS1 durch dessen Empfang über die Gateanschlüsse hiervon eingeschaltet und ausgeschaltet. Der PMOS-Transistor P4 und der NMOS-Transistor N3 werden gemäß ei nem von dem NAND-Gatter 32 ausgegebenen Hochpegelsignal LS2 durch dessen Empfang über die Gateanschlüsse hiervon ausge schaltet und eingeschaltet. Damit wird das von dem Inverter 23 ausgegebene Hochpegelsignal als ein Hochpegelsignal OT2 abgege ben.

Danach empfängt das NAND-Gatter 31 ein von der Pegelhalteein heit 20 ausgegebenes Niederpegelsignal OT1 über einen Eingangs anschluß hiervon und ein von dem NAND-Gatter 32 ausgegebenes Hochpegelsignal über einen anderen Eingangsanschluß hiervon und liefert ein Hochpegelsignal LS1. Das NAND-Gatter 32 unterwirft ein von der Pegelhalteeinheit 20 ausgegebenes Hochpegelsignal OT2 durch dessen Empfang über einen Eingangsanschluß hiervon und ein von dem NAND-Gatter ausgegebenes Hochpegelsignal LS1 einer NAND-Verknüpfung und gibt ein Niederpegelsignal LS2 durch dessen Empfang über einen anderen Eingangsanschluß hiervon ab.

Der PMOS-Transistor P10 und der NMOS-Transistor N14 der Signal ausgabeeinheit 60 werden jeweils gemäß einem von dem NAND-Gatter 31 ausgegebenen Hochpegelsignal LS1 durch dessen Empfang über die Gateanschlüsse hiervon ausgeschaltet und eingeschal tet. Der PMOS-Transistor P12 und der NMOS-Transistor N16 werden jeweils gemäß einem von dem NAND-Gatter 32 ausgegebenen Nieder pegelsignal LS2 durch dessen Empfang über die Gateanschlüsse hiervon eingeschaltet und ausgeschaltet.

Der PMOS-Transistor P11 und der NMOS-Transistor N17 halten ei nen eingeschalteten Zustand und einen ausgeschalteten Zustand, die als ein vorangehender Schaltzustand bezeichnet sind, bis von den NAND-Gattern 31 und 32 ausgegebene Hochpegelsignale LS1 und LS2 von den Signalverzögerungseinheiten 40 und 50 geliefert sind. Der NMOS-Transistor N15 und der PMOS-Transistor P13 hal ten jeweils einen eingeschalteten Zustand bzw. einen ausge schalteten Zustand bei, welche als ein vorangehender Zustand bezeichnet sind. Daher liefert die Signalausgabeeinheit 60, die ein Hochpegelsignal abgegeben hat, ein Adreßübergangs-Detektorsignal AOUT eines niedrigen Pegels.

Zu dieser Zeit werden der PMOS-Transistor P2 und der NMOS-Tran sistor N1 gemäß einem von dem NAND-Gatter 31 ausgegebenen Hoch pegelsignal LS1 durch dessen Empfang über die Gateanschlüsse hiervon ausgeschaltet und eingeschaltet. Der PMOS-Transistor P4 und der NMOS-Transistor N3 werden gemäß einem von dem NAND-Gatter 32 ausgegebenen Niederpegelsignal LS2 durch dessen Emp fang über die Gateanschlüsse hiervon eingeschaltet und ausge schaltet.

Weiterhin behalten der PMOS-Transistor P1 und der NMOS-Transi stor N2 einen ausgeschalteten Zustand und einen eingeschalteten Zustand eines vorangehenden Schaltzustandes bei, bis ein Hochpegelsignal LS1 und ein Niederpegelsignal LS2, die von den NAND-Gattern 31 und 32 ausgegeben sind, jeweils von den Signal verzögerungseinheiten 40 und 50 geliefert werden. Der PMOS-Transistor P3 und der NMOS-Transistor N4 behalten jeweils einen eingeschalteten Zustand und einen ausgeschalteten Zustand bei. Die NAND-Gatter 31 und 32 liefern jeweils ein Hochpegelsignal LS1 bzw. ein Niederpegelsignal LS2.

Wenn die Signalverzögerungseinheiten 40 und 50 das Hochpegel signal LS1 und das Niederpegelsignal LS2 verzögern und ein Hochpegelsignal DS1 bzw. ein Niederpegelsignal DS2 abgeben, so werden der PMOS-Transistor P11 und der NMOS-Transistor N17 je weils gemäß einem von der Signalverzögerungseinheit 40 abgege benen Hochpegelsignal DS1 durch dessen Empfang über die Gate anschlüsse hiervon ausgeschaltet und eingeschaltet. Der NMOS-Transistor N15 und der PMOS-Transistor P13 werden jeweils gemäß einem von der Signalverzögerungseinheit 50 ausgegebenen Nieder pegelsignal DS2 durch dessen Empfang über die Gateanschlüsse hiervon ausgeschaltet und eingeschaltet.

Weiterhin behalten der PMOS-Transistor P10 und der NMOS-Transi stor N14 jeweils einen ausgeschalteten Zustand bzw. einen ein geschalteten Zustand eines vorangehenden Schaltzustandes. Der PMOS-Transistor P12 und der NMOS-Transistor N16 behalten einen eingeschalteten Zustand und einen ausgeschalteten Zustand eines vorangehenden Zustandes. Daher liefert die Signalausgabeeinheit 60, die ein Niederpegelsignal abgegeben hat, ein Adreßüber gangs-Detektorsignal AOUT eines hohen Pegels.

Zu dieser Zeit werden der PMOS-Transistor P1 und der NMOS-Tran sistor N2 jeweils gemäß einem von der Signalverzögerungseinheit 50 ausgegebenen Niederpegelsignal DS2 durch dessen Empfang von den Gateanschlüssen hiervon eingeschaltet und ausgeschaltet. Der PMOS-Transistor P3 und der NMOS-Transistor N4 werden je weils gemäß einem von der Signalverzögerungseinheit 40 ausgege benen Hochpegelsignal DS1 durch dessen Empfang von den Gatean schlüssen hiervon ausgeschaltet und eingeschaltet.

Der PMOS-Transistor P2 und der NMOS-Transistor N1 behalten je weils einen ausgeschalteten Zustand und einen eingeschalteten Zustand, und der PMOS-Transistor P4 sowie der NMOS-Transistor N3 behalten jeweils einen eingeschalteten Zustand und einen ausgeschalteten Zustand. Da daher die Pegelhalteeinheit 40 kon tinuierlich ein Niederpegelsignal OT1 und ein Hochpegelsignal OT2 abgibt, werden das Verriegelungsglied 30, die Signalverzö gerungseinheiten 40 und 50 und die Signalausgabeeinheit 60 ent sprechend den oben beschriebenen Methoden betrieben. Wenn ein normales Adreßsignal von einem hohen Pegel auf einen niedrigen Pegel übergeht, wird als ein Ergebnis ein Adreßübergangs-Detektorsignal AOUT eines niedrigen Pegels mit einer vorbe stimmten Impulsbreite, welches in dem Speicher benötigt wird, erzeugt, wie dies in Fig. 3C gezeigt ist.

Wenn, wie in Fig. 3C dargestellt ist, das Adreßsignal ADS von einem niedrigen Pegel auf einen hohen Pegel übergeht und in ei nen Eingangsanschluß des NOR-Gatters 10 eingespeist wird, un terwirft das NOR-Gatter 10 ein Adreßsignal ADS eines dort ein gespeisten Hochpegelsignales und ein dort über einen anderen Eingangsanschluß hiervon eingespeistes Niederpegelsignal/CS ei ner NOR-Verknüpfung und gibt ein Niederpegelsignal ab. Das von dem NOR-Gatter 10 ausgegebene Niederpegelsignal wird in ein Hochpegelsignal durch den Inverter 21 umgesetzt, und das Hoch pegelsignal hiervon wird in ein Niederpegelsignal durch die In verter 22 und 23 umgesetzt.

Da der PMOS-Transistor P3 und der NMOS-Transistor N4 jeweils einen ausgeschalteten Zustand bzw. einen eingeschalteten Zu stand eines vorangehenden Schaltzustandes beibehalten, und der PMOS-Transistor P4 und der NMOS-Transistor N3 jeweils einen eingeschalteten Zustand bzw. einen ausgeschalteten Zustand bei behalten, wird das von dem Inverter 23 ausgegebene Niederpegel signal als ein Niederpegelsignal geliefert. Danach unterwirft das NAND-Gatter 32 ein von der Pegelhalteeinheit 20 ausgegebe nes Niederpegelsignal OT2 und ein von dem NAND-Gatter 31 ausge gebenes Hochpegelsignal LS1 einer NAND-Verknüpfung, um ein Hochpegelsignal LS2 abzugeben.

Weiterhin unterwirft das NAND-Gatter 31 ein von der Pegelhalte einheit 20 ausgegebenes Hochpegelsignal OT1 durch dessen Emp fang über einen Eingangsanschluß hiervon und ein von dem NAND-Gatter 32 ausgegebenes Hochpegelsignal LS2 durch dessen Empfang über einen anderen Eingangsanschluß hiervon einer NAND-Verknüpfung. Danach werden der PMOS-Transistor P10 und der NMOS-Transistor N14 jeweils gemäß einem Niederpegelsignal LS1 eingeschaltet und ausgeschaltet. Der PMOS-Transistor P12 und der NMOS-Transistor N16 werden jeweils gemäß einem Hochpegelsi gnal LS2 ausgeschaltet bzw. eingeschaltet.

Der PMOS-Transistor P11 und der NMOS-Transistor N17 behalten jeweils einen ausgeschalteten Zustand bzw. einen eingeschalte ten Zustand eines vorangehenden Schaltzustandes bei, und der NMOS-Transistor N15 und der PMOS-Transistor P13 behalten einen ausgeschalteten Zustand und einen eingeschalteten Zustand eines vorangehenden Schaltzustandes bei. Daher liefert die Signalaus gabeeinheit 60, die ein Hochpegelsignal abgegeben hat, ein Adreßübergangs-Detektorsignal AOUT eines niedrigen Pegels.

Zu dieser Zeit werden der PMOS-Transistor P2 und der NMOS-Tran sistor N1 jeweils gemäß einem Niederpegelsignal LS1 eingeschal tet und ausgeschaltet. Der PMOS-Transistor P4 und der NMOS-Transistor N3 werden jeweils gemäß einem Hochpegelsignal LS2 ausgeschaltet und eingeschaltet. Weiterhin behalten der PMOS-Transistor P1 und der NMOS-Transistor N2 jeweils einen einge schalteten Zustand bzw. einen ausgeschalteten Zustand eines vorangehenden Schaltzustandes bei. Der PMOS-Transistor P3 und der NMOS-Transistor N4 behalten ebenfalls jeweils einen ausge schalteten Zustand und einen eingeschalteten Zustand eines vor angehenden Schaltzustandes bei.

Wenn, wie in Fig. 3B gezeigt ist, ein Adreßsignal ADS von ei nem hohen Pegel auf einen niedrigen Pegel übergeht und in einen Eingangsanschluß des NOR-Gatters 10 eingespeist wird, so unter wirft das NOR-Gatter 10 ein Adreßsignal ADS eines niedrigen Pe gels und ein Niederpegelsignal/CS einer NOR-Verknüpfung, um ein Hochpegelsignal auszugeben. Das vom NOR-Gatter 10 ausgegebene Hochpegelsignal wird in ein Niederpegelsignal durch den Inver ter 21 umgesetzt, und das Niederpegelsignal hiervon wird in ein Hochpegelsignal durch die Inverter 22 und 23 umgesetzt.

Da die PMOS-Transistoren P1 und P2 einen eingeschalteten Zu stand beibehalten und die Pegelhalteeinheit 20 kontinuierlich ein Hochpegelsignal OT1 liefert und die NMOS-Transistoren N3 und N4 einen eingeschalteten Zustand halten, liegt das von dem Inverter 23 ausgegebene Hochpegelsinal an den NMOS-Transistoren N3 und N4, und die Pegelhalteeinheit 20 liefert ein Niederpe gelsignal OT2. Damit geben die NAND-Gatter 31 und 32 jeweils ein Niederpegelsignal LS1 bzw. ein Hochpegelsignal LS2 ab.

Wenn das Niederpegelsignal LS1 und das Hochpegelsignal LS2 durch die Signalverzögerungseinheiten 40 und 41 für eine vorbe stimmte Zeit verzögert werden und ein Niederpegelsignal DS1 und ein Hochpegelsignal DS2 von dort ausgegeben werden, so werden der PMOS-Transistor P11 und der NMOS-Transistor N17 jeweils ge mäß einem Niederpegelsignal DS1 eingeschaltet und ausgeschal tet. Zusätzlich werden die NMOS-Transistoren N15 und P13 je weils gemäß einem Hochpegelsignal DS2 eingeschaltet und ausge schaltet.

Zusätzlich behalten der PMOS-Transistor P10 und der NMOS-Tran sistor N14 jeweils einen eingeschalteten Zustand bzw. einen ausgeschalteten Zustand eines vorangehenden Schaltzustandes bei. In ähnlicher Weise behalten der PMOS-Transistor P12 und der NMOS-Transistor N16 jeweils einen ausgeschalteten Zustand und einen eingeschalteten Zustand bei, die als ein vorangehen der Schaltzustand bezeichnet werden. Daher liefert die Signal ausgabeeinheit 60, die ein Niederpegelsignal abgegeben hat, ein Adreßübergangs-Detektorsignal AOUT eines hohen Pegels.

Zu dieser Zeit werden der PMOS-Transistor P1 und der NMOS-Tran sistor N2 jeweils gemäß einem Hochpegelsignal DS2 ausgeschaltet und eingeschaltet, und der PMOS-Transistor P3 und der NMOS-Transistor N4 werden jeweils gemäß einem Niederpegelsignal DS1 eingeschaltet und ausgeschaltet. Der PMOS-Transistor P2 und der NMOS-Transistor N1 behalten jeweils einen eingeschalteten Zu stand und einen ausgeschalteten Zustand eines vorangehenden Schaltzustandes bei. Der PMOS-Transistor P4 und der NMOS-Tran sistor N3 behalten einen ausgeschalteten Zustand bzw. einen eingeschalteten Zustand eines vorangehenden Schaltzustandes bei. Damit wird das von dem Inverter 21 ausgegebene Niederpe gelsignal als ein Niederpegelsignal OT1 ausgegeben, und das von dem Inverter 23 abgegebene Hochpegelsignal wird als ein Hochpe gelsignal OT2 geliefert.

Die NAND-Gatter 31 und 32 liefern jeweils ein Hochpegelsignal LS1 bzw. ein Niederpegelsignal LS2, wie dies oben beschrieben ist. Daher werden der PMOS-Transistor P10 und der NMOS-Transi stor N14 jeweils gemäß einem Hochpegelsignal LS1 ausgeschaltet und eingeschaltet. Der PMOS-Transistor P12 und der NMOS-Transi stor N16 werden gemäß einem von dem NAND-Gatter 32 ausgegebenen Niederpegelsignal eingeschaltet und ausgeschaltet.

Zusätzlich behalten der PMOS-Transistor P11 und der NMOS-Transistor N17 jeweils einen eingeschalteten Zustand und einen ausgeschalteten Zustand eines vorangehenden Schaltzustandes bei. In ähnlicher Weise behalten der NMOS-Transistor N15 und der PMOS-Transistor P13 jeweils einen eingeschalteten Zustand und einen ausgeschalteten Zustand eines vorangehenden Schaltzu standes bei. Zu dieser Zeit werden der PMOS-Transistor P2 und der NMOS-Transistor N1 jeweils gemäß einem Hochpegelsignal LS1 ausgeschaltet bzw. eingeschaltet. Der PMOS-Transistor P4 und der NMOS-Transistor N3 werden jeweils gemäß einem Niederpegel signal LS2 eingeschaltet bzw. ausgeschaltet.

Weiterhin behalten der PMOS-Transistor P1 und der NMOS-Transi stor N2 jeweils einen ausgeschalteten Zustand bzw. einen einge schalteten Zustand eines vorangehenden Schaltzustandes bei. Der PMOS-Transistor P3 und der NMOS-Transistor N4 behalten eben falls jeweils einen eingeschalteten Zustand und einen ausge schalteten Zustand eines vorangehenden Schaltzustandes bei. Da her liefert die Pegelhalteeinheit 20 kontinuierlich ein Nieder pegelsignal OT1 und ein Hochpegelsignal OT2, und die NAND-Gatter 31 und 32 geben kontinuierlich ein Hochpegelsignal LS1 und ein Niederpegelsignal LS2 ab.

Danach werden das Hochpegelsignal LS1 und das Niederpegelsignal LS2 durch die Signalverzögerungseinheiten 40 und 50 für eine vorbestimmte Zeit verzögert, und ein Hochpegelsignal DS1 und ein Niederpegelsignal DS2 werden von dort ausgegeben. Der PMOS-Transistor P11 und der NMOS-Transistor N17 werden jeweils gemäß einem von der Signalverzögerungseinheit 40 ausgegebenen Hoch pegelsignal DS1 ausgeschaltet und eingeschaltet.

Zusätzlich werden der NMOS-Transistor N15 und der PMOS-Transi stor P13 jeweils gemäß einem von der Signalverzögerungseinheit 50 ausgegebenen Niederpegelsignal DS2 ausgeschaltet und einge schaltet. Weiterhin behalten der PMOS-Transistor P10 und der NMOS-Transistor N14 einen ausgeschalteten Zustand und einen eingeschalteten Zustand eines vorangehenden Schaltzustandes bei. Der PMOS-Transistor P12 und der NMOS-Transistor N16 behal ten ebenfalls einen eingeschalteten Zustand und einen ausge schalteten Zustand eines vorangehenden Schaltzustandes bei.

Daher liefert die Signalausgabeeinheit 40 ein Adreßübergangs-Detektorsignal AOUT eines hohen Pegels. Zu dieser Zeit werden der PMOS-Transistor P1 und der NMOS-Transistor N2 jeweils gemäß einem Niederpegelsignal DS2 eingeschaltet bzw. ausgeschaltet, und der PMOS-Transistor P3 und der NMOS-Transistor N4 werden jeweils gemäß einem Hochpegelsignal DS1 ausgeschaltet bzw. ein geschaltet. Zusätzlich behalten der PMOS-Transistor P2 und der NMOS-Transistor N1 jeweils einen ausgeschalteten Zustand und einen eingeschalteten Zustand eines vorangehenden Schaltzustan des bei. Der PMOS-Transistor P4 und der NMOS-Transistor N3 be halten jeweils einen eingeschalteten Zustand und einen ausge schalteten Zustand eines vorangehenden Schaltzustandes bei.

Daher liefert die Pegelhalteeinheit 20 kontinuierlich ein Nie derpegelsignal OT1 und ein Hochpegelsignal OT2. Da das Verrie gelungsglied 30, die Signalverzögerungseinheiten 40 und 50 und die Signalausgabeeinheit 60 in der oben beschriebenen Weise be trieben sind, gibt die Signalausgabeeinheit 60 kontinuierlich ein Hochpegelsignal AOUT ab.

Wenn ein Adreßsignal ADS in eine Adreßübergangs-Detektorschal tung eingespeist wird, erzeugt die Adreßübergangs-Detektor schaltung, wie dies in Fig. 3C gezeigt ist, zwei Adreßüber gangs-Detektorsignale eines niedrigen Pegels mit einer gewissen Impulsbreite APW. Nachdem ein Adreßsignal ADS von einem niedri gen Pegel auf einen hohen Pegel übergegangen ist, läßt danach, wie in Fig. 3B gezeigt ist, die Adreßübergangs-Detektorschal tung nicht die Erfassung eines Adreßsignales ADS während eines Überganges von einem hohen Pegel auf einen niedrigen Pegel aus.

Wenn das Adreßsignal ADS von einem niedrigen Pegel auf einen hohen Pegel übergeht, unterwirft das NOR-Gatter 10 ein Adreß signal ADS eines hohen Pegels und ein Niederpegelsignal/CS ei ner NOR-Verknüpfung, um ein Niederpegelsignal abzugeben. Das von dem NOR-Gatter 10 abgegebene Niederpegelsignal wird in ein Hochpegelsignal durch den Inverter 21 invertiert und durch die Inverter 22 und 23 in ein Niederpegelsignal invertiert.

Der PMOS-Transistor P1 und der NMOS-Transistor N2 behalten je weils einen eingeschalteten Zustand bzw. einen ausgeschalteten Zustand eines vorangehenden Schaltzustandes bei. Der PMOS-Tran sistor P2 und der NMOS-Transistor N1 behalten jeweils einen ausgeschalteten Zustand und einen eingeschalteten Zustand eines vorangehenden Schaltzustandes bei, und das von dem Inverter 21 ausgegebene Hochpegelsignal wird ein Hochpegelsignal OT1. Der PMOS-Transistor P3 und der NMOS-Transistor N4 behalten jeweils einen eingeschalteten Zustand bzw. einen ausgeschalteten Zu stand eines vorangehenden Schaltzustandes bei, und der PMOS-Transistor P4 und der NMOS-Transistor N3 behalten jeweils einen eingeschalteten Zustand und einen ausgeschalteten Zustand bei, die als ein vorangehender Schaltzustand bezeichnet werden, und das von der Pegelhalteeinheit 20 ausgegebene Niederpegelsignal wird ein Niederpegelsignal OT2.

Danach unterwirft das NAND-Gatter 32 ein Niederpegelsignal OT2 und ein Hochpegelsignal LS1, ausgegeben von dem NAND-Gatter 31, einer NAND-Verknüpfung, um ein Hochpegelsignal LS2 zu liefern. Weiterhin unterwirft das NAND-Gatter 31 ein Hochpegelsignal OT1 und ein Hochpegelsignal LS2, ausgegeben von dem NAND-Gatter 32, einer NAND-Verknüpfung, um ein Niederpegelsignal LS1 abzugeben.

Der PMOS-Transistor P10 und der NMOS-Transistor N14 werden je weils gemäß einem Niederpegelsignal LS1 eingeschaltet bzw. aus geschaltet. Der PMOS-Transistor P12 und der NMOS-Transistor N16 werden jeweils gemäß einem Hochpegelsignal LS2 ausgeschaltet bzw. eingeschaltet. Weiterhin behalten der PMOS-Transistor P11 und der NMOS-Transistor N17 jeweils einen ausgeschalteten Zu stand bzw. einen eingeschalteten Zustand eines vorangehenden Schaltzustandes bei. Der NMOS-Transistor N15 und der PMOS-Transistor P13 behalten jeweils einen ausgeschalteten Zustand bzw. einen eingeschalteten Zustand eines vorangehenden Schalt zustandes bei. Daher liefert die Signalausgabeeinheit 60 konti nuierlich ein Adreßübergangs-Detektorsignal AOUT eines niedri gen Pegels.

Nachdem ein Niederpegelsignal LS1 und ein Hochpegelsignal LS2 durch die Signalverzögerungseinheiten 40 und 41 für eine vorbe stimmte Zeit verzögert sind, und wenn das Niederpegelsignal DS1 und das Hochpegelsignal DS2 ausgegeben werden, so werden der PMOS-Transistor P11 bzw. der NMOS-Transistor N17 jeweils gemäß einem Niederpegelsignal DS1 ausgeschaltet und eingeschaltet. Zusätzlich werden der NMOS-Transistor N15 bzw. der PMOS-Transi stor P13 jeweils gemäß einem Hochpegelsignal DS2 eingeschaltet und ausgeschaltet.

Der PMOS-Transistor P10 und der NMOS-Transistor N14 behalten jeweils einen eingeschalteten Zustand und einen ausgeschalteten Zustand eines vorangehenden Schaltzustandes bei. Der PMOS-Tran sistor P12 und der NMOS-Transistor N16 behalten jeweils einen ausgeschalteten Zustand und einen eingeschalteten Zustand eines vorangehenden Schaltzustandes bei. Daher liefert die Signalaus gabeeinheit 60, die ein Niederpegelsignal abgegeben hat, ein Adreßübergangs-Detektorsignal AOUT eines hohen Pegels.

Wenn, wie in Fig. 3C gezeigt ist, ein kurzes Adreßsignal ADS eines hohen Pegels und eines niedrigen Pegels zu dem Adreß übergangs-Detektorsignal gegeben werden, so liefert die Adreß übergangs-Detektorschaltung (vergl. Fig. 3C) ein Adreßüber gangs-Detektorsignal AOUT eines niedrigen Pegels. Wie oben er läutert wurde, ist die Adreßübergangs-Detektorschaltung für einen Speicher gemäß der vorliegenden Erfindung auf das Durch führen eines stabileren Betriebes einer internen Schaltung ei nes Speichers gerichtet, in dem ein Adreßübergangs-Detektor signal mit einer gewissen Impulsbreite erzeugt wird, die für eine stabile interne Schaltung von dieser erforderlich ist, wenn ein kurzes Adreßsignal in den Speicher eingespeist wird.

Claims

1. Adreßübergangs-Detektorschaltung für einen Speicher, mit:
einem NOR-Gatter (10) zum NOR-Verknüpfen eines Adreßsignales (ADS) und eines Chipwählsignales (/CS), die dort extern einge speist sind,
einer Pegelhalteeinrichtung (20) zum Halten eines Pegels eines von dem NOR-Gatter (10) ausgegebenen Signales für eine vorbe stimmte Zeit gemäß ersten und zweiten Verriegelungssignalen und ersten und zweiten Verzögerungssignalen und zum Ausgeben von ersten und zweiten Pegelhaltesignalen von verschiedenen Pegeln,
einem Verriegelungsglied (30) zum Verriegeln der von der Pegel halteeinrichtung (20) ausgegebenen ersten und zweiten Pegel haltesignale und zum Ausgeben der ersten und zweiten Verriege lungssignale,
einer ersten und zweiten Signalverzögerungseinrichtung (40, 50) zum Verzögern der von der Verriegelungseinrichtung (30) ausge gebenen ersten und zweiten Verriegelungssignale für eine vorbe stimmte Zeit und zum Ausgeben der ersten und zweiten Verzöge rungssignale, und
einer Signalausgabeeinrichtung (60) zum Ausgeben eines Adreß übergangs-Detektorsignales (AOUT) gemäß von dem Verriegelungs glied (30) ausgegebenen ersten und zweiten Verriegelungssigna len und von den ersten und zweiten Signalverzögerungseinrich tungen (40, 50) ausgegebenen ersten und zweiten Verzögerungs signalen.

2. Adreßübergangs-Detektorschaltung nach Anspruch 1, dadurch gekennzeichnet, daß die Pegelhalteeinrichtung (20) aufweist:
einen ersten und einen zweiten Inverter (21, 22) mit Eingangs anschlüssen, die mit einer Ausgangsleitung des NOR-Gatters (10) verbunden sind,
einen dritten Inverter (23) mit einem Eingangsanschluß, der mit einem Ausgangsanschluß des zweiten Inverters (22) verbunden ist,
einen ersten PMOS-Transistor (P1) mit einem Sourceanschluß, der mit einer Spannung (VCC) beaufschlagt ist, und einem Gate anschluß, der mit einer zweiten Verzögerungssignalleitung der zweiten Signalverzögerungseinrichtung (50) verbunden ist,
einen zweiten PMOS-Transistor (P2) mit einem Sourceanschluß, der mit einem Drainanschluß des ersten PMOS-Transistors (P1) verbunden ist, einem Gateanschluß, der mit einer ersten Verrie gelungssignalleitung des Verriegelungsgliedes (30) verbunden ist, und einem Drainanschluß, der mit einem Ausgangsanschluß des ersten Inverters (21) verbunden ist,
einen ersten NMOS-Transistor (N1) mit einem Drainanschluß, der mit einem Drainanschluß des zweiten PMOS-Transistors (P2) ver bunden und an eine erste Pegelhaltesignalleitung angeschlossen ist, und einem Gateanschluß, der mit dem Gateanschluß des zwei ten PMOS-Transistors (P2) verbunden ist,
einen zweiten NMOS-Transistor (N2) mit einem Drainanschluß, der mit einem Sourceanschluß des ersten NMOS-Transistors (N1) ver bunden ist, einem Gateanschluß, der mit dem Gateanschluß des ersten PMOS-Transistors (P1) verbunden ist, und einem mit Masse verbundenen Sourceanschluß,
einen dritten PMOS-Transistor (P3) mit einem Sourceanschluß, der mit einer Spannung (VCC) beaufschlagt ist, und einem mit einer ersten Verzögerungssignalleitung der ersten Signalverzö gerungseinrichtung (40) verbundenen Gateanschluß,
einen vierten PMOS-Transistor (P4) mit einem mit dem Drain anschluß des dritten PMOS-Transistors (P3) verbunden Source anschluß, einem mit einer zweiten Verriegelungssignalleitung verbundenen Gateanschluß und einem mit einem Ausgangsanschluß des dritten Inverters (23) verbundenen Drainanschluß,
einen dritten NMOS-Transistor (N3) mit einem mit dem Drain anschluß des vierten PMOS-Transistors (P4) verbundenen und an eine zweite Pegelhaltesignalleitung angeschlossenen Drain anschluß und einem mit einem Gateanschluß des vierten PMOS-Transistors (P4) verbundenen Gateanschluß, und
einen vierten NMOS-Transistor (N4) mit einem mit dem Source anschluß des dritten NMOS-Transistors (N3) verbundenen Drain anschluß, einem mit dem Gateanschluß des dritten PMOS-Transi stors (P3) verbundenen Gateanschluß und einem mit Masse verbun denen Sourceanschluß.

3. Adreßübergangs-Detektorschaltung nach Anspruch 1, dadurch gekennzeichnet, daß das Verriegelungsglied (30) aufweist:
ein erstes NAND-Gatter (31) zum NAND-Verknüpfen eines von der Pegelhalteeinrichtung (20) ausgegebenen ersten Pegelhalte signales (OT1) und eines zweiten Verriegelungssignales zum Lie fern eines ersten Verriegelungssignales, und
ein zweites NAND-Gatter (32) zum NAND-Verknüpfen des vom ersten NAND-Gatter (31) ausgegebenen ersten Verriegelungssignales und eines von der Pegelhalteeinrichtung (20) ausgegebenen zweiten Pegelhaltesignales und zum Ausgeben des zweiten Verriegelungs signales.

4. Adreßübergangs-Detektorschaltung nach einem der Ansprüche 1 bis 3, dadurch gekennzeichnet, daß die Signalausgabeeinrich tung (60) aufweist:
einen ersten PMOS-Transistor (P10) mit einem mit einer Spannung beaufschlagten Sourceanschluß und einem mit einer ersten Ver riegelungssignalleitung des Verriegelungsgliedes (30) verbunde nen Gateanschluß,
einen zweiten PMOS-Transistor (P11) mit einem mit dem Drain anschluß des ersten PMOS-Transistors (P10) verbundenen Source anschluß und einem mit einer ersten Verzögerungssignalleitung der ersten Signalverzögerungseinrichtung (40) verbundenen Gate anschluß,
einen ersten NMOS-Transistor (N14) mit einem mit dem Drain anschluß des zweiten PMOS-Transistors (P11) verbundenen Drain anschluß und einem mit dem Gateanschluß des ersten PMOS-Transi stors (P10) verbundenen Gateanschluß,
einen zweiten NMOS-Transistor (N15) mit einem mit dem Source anschluß des ersten NMOS-Transistors (N14) verbundenen Drain anschluß, einem mit einer zweiten Verzögerungssignalleitung der zweiten Signalverzögerungseinrichtung (50) verbundenen Gate anschluß und einem mit Masse verbundenen Sourceanschluß,
einen dritten PMOS-Transistor (P12) mit einem mit dem Source anschluß des ersten PMOS-Transistors (P10) verbundenen Source anschluß und einem mit einer zweiten Verriegelungssignalleitung des Verriegelungsgliedes (30) verbundenen Gateanschluß,
einen vierten PMOS-Transistor (P13) mit einem mit dem Drain anschluß des dritten PMOS-Transistors (P12) verbundenen Source anschluß und einem mit dem Gateanschluß des zweiten NMOS-Tran sistors (N15) verbundenen Gateanschluß,
einen dritten NMOS-Transistor (N16) mit einem mit dem Drain anschluß des vierten PMOS-Transistors (P13) verbundenen und an eine Adreßübergangs-Detektorsignalleitung angeschlossenen Drainanschluß und einem mit dem Gateanschluß des dritten PMOS-Transistors (P12) verbundenen Gateanschluß, und
einen vierten NMOS-Transistor (N17) mit einem mit dem Source anschluß des dritten NMOS-Transistors (N16) verbundenen Drain anschluß, einem mit dem Gateanschluß des zweiten PMOS-Transi stors (P11) verbundenen Gateanschluß und einem mit Masse ver bundenen Sourceanschluß.

5. Schaltung zum Erzeugen eines Signales einer vorbestimmten Breite abhängig von einem Übergang eines Eingangssignales, mit:
einer Pegelhalteschaltung (20) mit einer Vielzahl von Transi storen (P1 bis P4, N1 bis N4), die derart angeschlossen sind, daß sie auf das Eingangssignal so ansprechen, daß ein erstes Signal durch die Vielzahl von Transistoren (P1 bis P4, N1 bis N4) abgegeben wird,
einer mit der Pegelhalteschaltung (20) derart verbundenen Ver riegelungsschaltung (30), daß die Verriegelungsschaltung (30) das erste Signal verriegelt und ein zweites Signal abgibt,
einer Verzögerungsschaltung (40, 50), die das zweite Signal derart empfängt, daß dieses zweite Signal für eine vorbestimmte Zeitdauer verzögert wird, und
eine Ausgabeschaltung (60), die ein verzögertes zweites Signal von der Verzögerungsschaltung (40, 50) empfängt, wodurch die Ausgabeschaltung (60) das Signal der vorbestimmten Breite ab hängig von dem Übergang des Eingangssignales liefert, wobei:
das zweite Signal und das verzögerte zweite Signal der Vielzahl von Transistoren (P1 bis P4, N1 bis N4) der Pegelhalteschaltung (20) und der Ausgabeschaltung (60) zugeführt sind.

6. Schaltung nach Anspruch 5, gekennzeichnet durch ein Logik-Gatter (10), das wenigstens ein extern eingespeistes Signal empfängt, um das Eingangssignal zu liefern.

7. Schaltung nach Anspruch 5 oder 6, dadurch gekennzeichnet, daß das erste Signal erste und zweite Pegelhaltesignale von verschiedenen Pegeln umfaßt und die Pegelhalteschaltung (20) aufweist:
einen ersten und zweiten Inverter (21, 22) zum Empfangen des Eingangssignales, und
einen dritten Inverter (23), der mit dem zweiten Inverter (22) gekoppelt ist, wobei:
der erste und der dritte Inverter (21, 23) mit Elektrodenver bindungen der Vielzahl von Transistoren (P1 bis P4, N1 bis N4) gekoppelt sind, wodurch die ersten und zweiten Pegelhaltesigna le abhängig von dem Eingangssignal ausgegeben werden.

8. Schaltung nach Anspruch 7, dadurch gekennzeichnet, daß die Vielzahl von Transistoren (P1 bis P4, N1 bis N4) aufweist:
einen ersten Satz von in Reihe verbundenen Transistoren (P1, P2, N1, N2), die mit dem ersten Inverter (21) verbunden sind und das erste Pegelhaltesignal liefern, und
einen zweiten Satz von in Reihe verbundenen Transistoren (P3, P4, N3, N4), die mit dem dritten Inverter (23) verbunden sind und das zweite Pegelhaltesignal liefern.

9. Schaltung nach Anspruch 8, dadurch gekennzeichnet, daß das zweite Signal ein erstes und ein zweites Verriegelungssignal umfaßt und das verzögerte zweite Signal verzögerte erste und zweite Verriegelungssignale aufweist und daß der erste Satz ein erstes Paar von Transistoren (P2, N1) mit Steuerelektroden, die gemeinsam zum Empfang des ersten Verriegelungssignales verbun den sind, aufweist und der zweite Satz Steuerelektroden hat, die gemeinsam zum Empfang des verzögerten zweiten Verriege lungssignales verbunden sind.

10. Schaltung nach Anspruch 9, dadurch gekennzeichnet, daß der zweite Satz ein drittes Paar von Transistoren (P4, N3) mit Steuerelektroden, die gemeinsam zum Empfang des zweiten Verrie gelungssignales verbunden sind, und ein viertes Paar von Tran sistoren (P3, N4) mit Steuerelektroden, die gemeinsam zum Emp fang des verzögerten ersten Verriegelungssignales verbunden sind, umfaßt.

11. Schaltung nach Anspruch 5, dadurch gekennzeichnet, daß die Ausgabeschaltung (60) umfaßt:
eine erste Gruppe von Transistoren (P11, P13, N14, N16), die mit einem Ausgangsknoten gekoppelt sind und ein vorbestimmtes Leistungspotential empfangen, und
eine zweite Gruppe von Transistoren (P10, P12, N15, N17), die mit dem Ausgangsknoten gekoppelt sind und ein vorbestimmtes Massepotential empfangen, wobei:
entsprechende Transistoren der ersten und der zweiten Gruppe das zweite Signal und das verzögerte zweite Signal empfangen, wodurch das Signal einer vorbestimmten Breite an dem Ausgangs knoten abhängig von dem Übergang des Eingangssignales erzeugt wird.

12. Schaltung nach Anspruch 11, dadurch gekennzeichnet, daß die erste Gruppe aufweist:
ein Paar von ersten MOS-Transistoren (P11, N14), die in Reihe verbunden sind, und
ein Paar von zweiten MOS-Transistoren (P13, N16), die in Reihe verbunden sind, wobei:
die Paare der ersten und zweiten MOS-Transistoren parallel ge koppelt sind und ein Transistor von jedem der Paare der ersten und zweiten MOS-Transistoren das verzögerte zweite Signal und die anderen Transistoren das zweite Signal empfangen.

13. Schaltung nach Anspruch 11 oder 12, dadurch gekennzeich net, daß die zweite Gruppe aufweist:
ein Paar von dritten MOS-Transistoren (P10, P12), die in Reihe verbunden sind, und
ein Paar von vierten MOS-Transistoren (N15, N17), die in Reihe verbunden sind, wobei:
die Paare der dritten und vierten MOS-Transistoren parallel verbunden sind und ein Transistor von jedem der Paare der drit ten und vierten MOS-Transistoren das verzögerte zweite Signal und die übrigen Transistoren das zweite Signal empfangen.

14. Schaltung nach Anspruch 12, dadurch gekennzeichnet, daß
das zweite Signal ein erstes und ein zweites Verriegelungs signal aufweist und das verzögerte zweite Signal verzögerte er ste und zweite Verriegelungssignale umfaßt, wobei:
das erste Paar der ersten MOS-Transistoren einen ersten PMOS-Transitor (P10), der das vorbestimmte Leistungspotential und das erste Verriegelungssignal empfängt, und einen zweiten PMOS-Transistor (P11), der mit dem Ausgangsknoten gekoppelt ist und das verzögerte erste Verriegelungssignal empfängt, umfaßt, und
das Paar von zweiten MOS-Transistoren einen dritten PMOS-Tran sistor (P12), der das vorbestimmte Leistungspotential und das zweite Verriegelungssignal empfängt, und einen vierten PMOS-Transistor (P13), der mit dem Ausgangsknoten gekoppelt ist und das verzögerte zweite Verriegelungssignal empfängt, umfaßt.

15. Schaltung nach Anspruch 13, dadurch gekennzeichnet, daß das zweite Signal ein erstes und zweites Verriegelungssignal umfaßt und das verzögerte zweite Signal verzögerte erste und zweite Verriegelungssignale aufweist, wobei:
das Paar der dritten MOS-Transistoren einen fünften PMOS-Tran sistor (P12), der mit dem vorbestimmten Massepotential gekop pelt ist und das verzögerte zweite Verriegelungssignal emp fängt, und einen sechsten PMOS-Transistor (P13), der mit dem Ausgangsknoten gekoppelt ist und das erste Verriegelungssignal empfängt, umfaßt, und
das Paar der zweiten MOS-Transistoren einen siebenten PMOS-Transistor, der mit dem vorbestimmten Massepotential gekoppelt ist und das verzögerte erste Verriegelungssignal empfängt, und einen achten PMOS-Transistor, der mit dem Ausgangsknoten gekop pelt ist und das zweite Verriegelungssignal empfängt, umfaßt.

16. Schaltung zum Erzeugen eines Adreßübergangs-Detektor signales einer vorbestimmten Impulsbreite abhängig von einem Übergang eines Eingangssignales, mit:
einer Pegelhalteschaltung (20) mit einem ersten Satz von in Reihe verbundenen Transistoren, die auf das Eingangssignal an sprechen, um ein erstes Pegelhaltesignal abzugeben, und einem zweiten Satz von in Reihe verbundenen Transistoren, die auf das Eingangssignal ansprechen, um ein zweites Pegelhaltesignal ab zugeben,
einer Verriegelungsschaltung (30), die mit der Pegelhalteschal tung (20) derart gekoppelt ist, daß die Verriegelungsschaltung (30) die ersten und zweiten Pegelhaltesignale verriegelt und erste und zweite Verriegelungssignale ausgibt,
einer Verzögerungsschaltung (40, 50), die die ersten und zwei ten Verriegelungssignale derart empfängt, daß die ersten und zweiten Verriegelungssignale für eine vorbestimmte Zeitdauer verriegelt werden, und
einer Ausgabeschaltung (60), die die verzögerten ersten und zweiten Verriegelungssignale von der Verzögerungsschaltung (40, 50) empfängt, wodurch die Ausgabeschaltung (60) das Adreßüber gangs-Detektorsignal der vorbestimmten Breite abhängig von dem Übergang des Eingangssignales liefert, wobei:
das erste Verriegelungssignal und das verzögerte zweite Verrie gelungssignal dem ersten Satz und das zweite Verriegelungs signal und das verzögerte erste Verriegelungssignal dem ersten Satz zugeführt sind.

17. Schaltung nach Anspruch 16, gekennzeichnet, durch ein Lo gik-Gatter (10), das wenigstens ein extern eingespeistes Signal empfängt, um das Eingangssignal abzugeben.

18. Schaltung nach Anspruch 16, dadurch gekennzeichnet, daß die Pegelhalteschaltung (20) außerdem aufweist:
einen ersten und einen zweiten Inverter (21, 22), die das Ein gangssignal empfangen, und
einen dritten Inverter (23), der mit dem zweiten Inverter (22) gekoppelt ist, wobei:
der erste Inverter (21) mit einer ersten Elektrodenverbindung zwischen zwei Transistoren (P2, N1) des ersten Satzes gekoppelt ist und der dritte Inverter (23) mit einer zweiten Elektroden verbindung von zwei Transistoren (P4, N3) des zweiten Satzes gekoppelt ist, wodurch die ersten und zweiten Pegelhaltesignale abhängig von dem Eingangssignal ausgegeben werden.

19. Schaltung nach Anspruch 16, dadurch gekennzeichnet, daß der erste Satz ein erstes Paar von Transistoren (P10, N14) mit Steuerelektroden, die gemeinsam verbunden sind, um das erste Verriegelungssignal zu empfangen, aufweist und der zweite Satz Steuerelektroden hat, die gemeinsam verbunden sind, um das ver zögerte zweite Verriegelungssignal zu empfangen.

20. Schaltung nach Anspruch 19, dadurch gekennzeichnet, daß der zweite Satz ein drittes Paar von Transistoren mit Steuere lektroden, die gemeinsam verbunden sind, um das zweite Verrie gelungssignal zu empfangen, und ein viertes Paar von Transisto ren mit Steuerelektroden, die gemeinsam verbunden sind, um das verzögerte erste Verriegelungssignal zu empfangen, aufweist.

21. Schaltung nach Anspruch 16, dadurch gekennzeichnet, daß die Ausgabeschaltung (60) aufweist:
eine erste Gruppe von Transistoren, die mit einem Ausgangskno ten gekoppelt sind und ein vorbestimmtes Leistungspotential empfangen, und
eine zweite Gruppe von Transistoren, die mit dem Ausgangsknoten gekoppelt sind und ein vorbestimmtes Massepotential empfangen, wobei:
entsprechende Transistoren der ersten und der zweiten Gruppe die ersten und zweiten Verriegelungssignale und die verzögerten ersten und zweiten Verriegelungssignale empfangen, wodurch das Adreßübergangs-Detektorsignal einer vorbestimmten Breite an dem Ausgangsknoten abhängig von dem Übergang des Eingangssigna les erzeugt wird.

22. Schaltung nach Anspruch 16, dadurch gekennzeichnet, daß die Ausgangsschaltung aufweist:
eine erste Gruppe von Transistoren, die mit einem Ausgangskno ten gekoppelt sind und ein vorbestimmtes Leistungspotential, die ersten und zweiten Verriegelungssignale und die verzögerten ersten und zweiten Verriegelungssignale empfangen, und
eine zweite Gruppe von Transistoren, die mit dem Ausgangsknoten gekoppelt sind und ein vorbestimmtes Massepotential, die ersten und zweiten Verriegelungssignale und die verzögerten ersten und zweiten Verriegelungssignale empfangen.

23. Schaltung nach Anspruch 22, dadurch gekennzeichnet, daß die erste Gruppe aufweist:
einen ersten PMOS-Transistor (P10), der das vorbestimmte Lei stungspotential und das erste Verriegelungssignal empfängt,
einen zweiten PMOS-Transistor (P11), der mit dem Ausgangsknoten gekoppelt ist und das verzögerte erste Verriegelungssignal emp fängt,
einen dritten PMOS-Transistor (P12), der das vorbestimmte Lei stungspotential empfängt und mit dem zweiten Verriegelungs signal beaufschlagt ist, und
einen vierten PMOS-Transistor (P13), der mit dem Ausgangsknoten gekoppelt ist und das verzögerte zweite Verriegelungssignal empfängt.

24. Schaltung nach Anspruch 22, dadurch gekennzeichnet, daß die zweite Gruppe aufweist:
einen fünften PMOS-Transistor, der mit dem vorbestimmten Masse potential gekoppelt ist und das verzögerte zweite Verriege lungssignal empfängt,
einen sechsten PMOS-Transistor, der mit dem Ausgangsknoten ge koppelt ist und das erste Verriegelungssignal empfängt,
einen siebenten PMOS-Transistor, der mit dem vorbestimmten Mas sepotential gekoppelt ist und das verzögerte erste Verriege lungssignal empfängt, und
einen achten PMOS-Transistor, der mit dem Ausgangsknoten gekop pelt ist und das zweite Verriegelungssignal empfängt.