DE3347306A1

DE3347306A1 - Speichereinrichtung

Info

Publication number: DE3347306A1
Application number: DE19833347306
Authority: DE
Inventors: Mitsuo Yokohama Isobe; Naohiro Matsukawa; Takayasu Tokyo Sakurai
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1982-12-28
Filing date: 1983-12-28
Publication date: 1984-07-05
Also published as: JPS59121688A; US4592026A; DE3347306C2

Description

Speichereinrichtung

BESCHREIBUNG

Die Erfindung betrifft eine Speichereinrichtung mit einer Mehrzahl von Speicherzellen, in denen vor dem Auslesen der in einer bestimmten Speicherzelle aus der Vielzahl von Speicherzellen gespeicherten Daten eine mit der bestimmten Speicherzelle gekoppelte Bit-leitung so geladen wird, daß sie ein vorgegebenes Stromquellen-Potential erreicht.

Im Zusammenhang mit der Steigerung der Hochintegrationsdichte der Halbleiter-Speichereinrichtung in letzter Zeit wurde der sogenannte "soft error" in einem dynamischen Direktzugriffsspeicher (dynamisches RAM) problematisch. Eine Spur radioaktiver Substanzen, z. B. Uran oder Thorium, strahlt oc-Strahlen in die den Halbleiter-Speicherchip enthaltende Packung. Durch die eingestrahltenoC-Strahlen werden Elektronen-Lochpaare erzeugt. Elektronen der Elektronen-Lochpaare fließen in Speicherknoten zur Datenspeicherung innerhalb der Speicherzellen. Deshalb werden die als positive Ladungen in dem Knoten gehaltenen Daten nachteilig beeinflußt, wodurch ein fehlerhaftes Auslesen resultiert. Dieses Phänomen ist als "soft error" bekannt.

In einem statischen Direktzugriffs-Speicher (statisches RAM) wird ein Flip-Flop als Speicherzelle benutzt. Da Flip-Flops immer mit einer Stromquelle verbunden sind, werden sie mit einem Konstantstrom versorgt. Bisher betrachtete man das statische RAM, anders als das dynamische RAM, als frei von dem "soft error"-Problem. Jedoch wurde in letzter Zeit auch beim statischen RAM beobachtet, daß der "soft error" wie im Falle des dynamischen RAM auftritt. Der Grund dafür ist, daß die gesteigerte Integrationsdichte in der Speichereinrjchtung den Wert der parasitären Kapazität am Datenspeicherknoten abnehmen läßt.

RAD OBfftlMAI

Fig. 1 zeigt als Blockdiagramm die Schaltungsanordnung eines konventionellen statischen RAM. Das statische RAM weist eine Adressenpufferstufe 2 mit einer Mehrzahl von Adresseneingangsanschlüssen la - Ii, die mit einem Adressensignäl versorgt werden, eine Taktimpulsschaltung 3, einen Reihendecoder 4, einen Spaltendecoder 5, einen Vorladungsschaltkreis 6, eine Mehrzahl von Bit-Leitungspaaren 7a, 7a - 7j, 7j, eine Mehrzahl von Speicherzellen 8, eine Mehrzahl von Wortleitungen 9a - 9k, eine Mehrzahl von Leseverstärkern 10a - 1Oj und eine Eingangs/Ausgangspufferstufe 11 auf. Das statische RAM weist weiter einen Eingangsanschluß für ein Chip-Freigabesignal und eine Steuerschaltung zum Aktivieren des RAM auf, obwohl diese Komponenten nicht gezeigt sind. In Fig. 2 ist ein Schaltungsdiagramm als Beispiel einer Speicherzelle, wie sie in dem statischen RAM der Fig. 1 benutzt wird, gezeigt. Diese Speicherzelle besteht aus einem Flip-FLop 20 mit einem Paar von CMOS-Invertern 21, 24, die über Kreuz miteinander wie gezeigt verbunden sind, an den Eingangs- und Ausgangsanschlüssen. Der CMOS-Inverter 21 weist einen N-Kanal-MOSFET 22 und einen P-Kanal-MOSFET 23 auf und arbeitet mit einer positiven Stromversorgungsspannung Vcc. Der CMOS-Inverter 24 weist einen N-Kanal-MOSFET 25 und einen P-Kanal-MOSFET 26 auf und arbeitet bei der gleichen Spannung Vcc. Die Speicherzelle weist ein Paar von Transfergattern 29 und 30 als N-Kanal-MOSFETs auf. Die Source-Elektroden der Transfergatter 29 und 30 sind jeweils mit einem Paar von Datenspeicher-Knotenpunkten 27 und 28 in dem Flip-Flop 20 verbunden. Die Drain-Elektroden der Transfergatter 29 und 30 sind jeweils mit den Bit-Leitungen 7 und 7 verbunden, und die Gatterelektroden sind mit einer einzelnen Wortleitung 9 verbunden. Der Dateneinschreib- und -auslesevorgang, jeweils von den Speicherzellen, wird durch ein Signal auf der Wortleitung 9 gesteuert.

Fig. 3 zeigt als Schaltungsdiagramm eine im statischen RAM nach Fig. 1 benutzte Speicherzelle, die sich durch eine geometrische Reduktion der Zellenfläche auszeichnet. In der

BAD ORIGINAL

Speicherzelle weist ein Flip-Flop 20 einen Inverter 31 mit einem N-Kanal-MOSFET-Treiber 32 und einem Lastwiderstand 33 und einen weiteren Inverter 34 mit einem N-Kanal-MOSFET-Treiber 35 und einem Lastwiderstand 36 auf. Diese Inverter 31, 34 sind über Kreuz miteinander wie gezeigt verbunden an den Eingangs- und Ausgangsanschlüssen.

Es soll hier bemerkt werden, daß in der Speicherzelle nach Fig. 3 P-Kanal-MOSFETs 23 und 26 (Fig. 2) durch Lastwiderstände 33 und 36 jeweils ersetzt sind. Bei integrierten Schaltungen mit einer Anzahl von darin integrierten Schaltungselementen ist die Fläche eines Widerstands viel kleiner als jene eines MOSFETs. Deshalb hat eine Speichereinrichtung mit der Speicherzelle nach Fig. 3 eine höhere Integrationsdichte als die Speichereinrichtung mit der Speicherzelle nach Fig. 2. Weiter wird der Widerstand der Lastwiderstände 33 und 36 größer gewählt als jener der MOSFETs 23 und 26 in einem ON-Zustand, um den Stromverbrauch im ganzen Schaltkreis niedrig zu halten. Zum Beispiel beträgt der Widerstand der Lastwiderstände 33 und 36 einige Giga-Ohm, wenn die On-Widerstände der MOSFETs 23 und 26 zu einigen Kilo-Ohm gewählt werden. Aus diesem Grund verringert sich die Zahl der von der Stromquelle an die parasitäre Kapazität des Paars von Datenspeicherknotenpunkten 27, 28 der Speicherzelle in Fig. 3 gelieferten Ladungen.

Fig. 4 zeigt als Schaltungsdiagramm ein Beispiel eines selbsthaltenden Daten-Leseverstärkers 10, der in dem statischen RAM . nach Fig. 1 benutzt wird. Dieser Leseverstärker hat ein Flip-Flop 40 mit N-Kanal-MOSFETs 41 und 42 und P-Kanal-MOSFETs und 44. Datenspeicherknotenpunkte 45 und 46 sind jeweils mit den Bit-Leitungen 7 und 7 verbunden. Ein Strompfad eines N-Kanal-MOSFET 47 ist zwischen dem Flip-Flop 40 und Masse angeordnet. Die Gate-Elektrode des MOSFETs 47 wird mit einem Datenlese-Steuerimpulssignal φ , das von dem Taktimpulsgenerator-Schaltkreis 3 erzeugt wird, beaufschlagt.

■ Nun wird der Betrieb des statischen RAM nach Fig. 1 beschrieben unter Bezug auf die Ablaufdiagramme der Fig. 5. In der folgenden Erklärung wird für den Schaltkreis eine positive Logik, bei der hoher Pegel Vcc ist und ein niedriger Pegel Massepotential ist, für die Schaltung benutzt. Das statische RAM ist vom asynchronen Typ. Ein typischer Auslesebetrieb kann zur Vereinfachung wie folgt beschrieben werden.

1. Ein Chip-Freigabesignal CE ändert seinen logischen Zustand von tief auf hoch. Dann wird das statische RAM aktiviert. Die Betriebsart des statischen RAM ändert sich dann vom Standby-Betrieb zum aktiven Betrieb.

2. Eine neue Adresse AD wird in das statische RAM eingegeben.

3. Der logische Zustand des Impulssignals φ ändert sich

J_*

von hoch auf niedrig. Der Datenlesebetrieb der Leseverstärker 10a - 1Oj wird gestoppt. 20

4. Das Impulssignal φ_ρ ändert seinen logischen Zustand von niedrig auf hoch. Das statische RAM befindet sich in einem Vorladungszustand. Dann beginnt die Vorladungsschaltung 6 den Vorladebetrieb der Bit-Leitungen 7 und

7. Beim Vorladebetrieb der Bit-Leitungen 7 und 7 wird die Bit-Leitung auf niedrigem Pegel vorgeladen, so daß beide Bit-Leitungen 7 und Ύ auf hohem Pegel sind.

5. Das Impulssignal φ_ρ ändert seinen logischen Pegel von hoch auf niedrig. Dann stoppt der Vorladebetrieb der Vorladungsschaltung 6.

6. Das Signal WL auf einer einzigen Wortleitung ändert seinen logsichen Pegel von niedrig auf hoch abhängig von der Adresse AD. Dann gibt das Impulssignal φ von hohem

J_l

Pegel das Paar von Transfergattern 29, 30 aus der Mehr-

zahl von Speicherzellen 8, die mit der spezifischen , Wortleitung verbunden sind, frei. Zum Beispiel ist ein ! Signal WL auf einer Wortleitung 9A auf hohem Pegel. Einer der Datenspeicherknotenpunkte 27 in der Speicherzelle 8, der mit einem Paar von Bit-Leitungen (7a und 7a) verbunden ist, ist auf hohem Pegel, während der andere Datenspeicherknotenpunkt auf niedrigem Pegel ist. In solch einem Fall wird das Potential BL auf einer Bit-Leitung 7a auf hohem Pegel gehalten, während das Potential des Signals BL auf der anderen Bit-Leitung 7a anfängt, auf niedrigen Pegel zu fallen.

7. Der logische Zustand des Impulssignals φ ändert sich von hohem Pegel auf niedrigen Pegel. Die Leseverstärker 10a 1Oj beginnen ihren Betrieb. Die betriebenen Verstärker 10a - 1Oj beschleunigen die Abfallrate des Potentials des Signals (BL in Fig. 5) auf der Bit-Leitung auf niedrigen Pegel (der Bit-Leitungen 7 und 7), und das Signal ändert rasch sein Potential auf einen niedrigen Pegel.

Darauffolgend werden die in der Speicherzelle befindlichen Daten, wie sie von der Adresse AD gegeben sind, durch den Spaltendecoder 5 und die Eingangs/Ausgangspufferstufe 11 ausgegeben. Zu diesem Zeitpunkt ist der Datenauslesebetrieb abgeschlossen.

8. Falls notwendig, wird darauffolgend ein Dateneinschreibebetrieb ausgeführt. Schließlich wird der logische Zustand des Chip-Freigabesignals CE von hohem Pegel auf niedrigen Pegel gestellt. Das Signal WL auf der Wortleitung 9 wird auf niedrigen Pegel gesetzt, und das statische RAM ist im Standby-Betrieb.

Im statischen RAM nach Fig. 1 sind Transfergatter 29 und 30 in der Speicherzelle jeweils auf den gleichen Potentialen der Bit-Leitungen 7 und 7, die mit den Drain-Elektroden verbunden sind. Durch diese Verbindung wird eine breite Abreicherungs-

BAD ORIGiNAI

schicht um die Drain-Elektrode des mit der Bit-Leitung, die auf hohen Pegel gesetzt wurde, verbundenen Transfergatters gebildet. Infolge dieser Abreicherungsschicht absorbiert die Drain-Zone des Transfergatters (nicht der Datenspeicherknotenpunkt) die von den emittierten st-Strahlen erzeugten Elektronen. Die Abreicherungsschicht um die Drain-Zone der Bit-Leitung auf niedr.igem Pegel ist eng.

Fig. 6 zeigt einen Querschnitt der Struktur des Transfergatters 30 in der Speicherzelle nach Fig. 3. In Fig. 6 bedeutet 50 ein Silizium-Substrat vom P-Typ, 51 eine Source-Zone vom N -Typ, 52 eine Drain-Zone vom N⁺-Typ, 53 einen Gatter-Oxid-Film, und 54 eine Gatterelektrode. Falls die Drain-Zone 52 des Transfergatters auf niedrigen Pegel gesetzt wird, ist die Breite der Abbrechungsschicht 55 um die Drain-Zone 52 herum schmal. Wenn die Source-Zone 51 des mit dem Datenspeicherknotenpunkt 28 verbundenen Transfergatters 30 auf niedrigen Pegel gesetzt ist, entsteht kein Problem. Wenn jedoch die Source-Zone 51 über den Lastwiderstand 36 auf hohen Pegel (Vcc-Potential) gesetzt wird, tritt ein Problem auf. Insbesondere wenn die Source-Zone 51 auf hohen Pegel gesetzt wird, wird um die Source-Zone 51 herum eine breite Abreicherungsschicht 56 gebildet. Wenn in der Umgebung der Source-Zone 51 durch oC-Strahlen Elektronen erzeugt werden, werden die Elektronen in der Abreicherungsschicht 56 beschleunigt und erreichen die Source-Zone 51. Deshalb werden die meisten der Elektronen von der Source-Zone 51 absorbiert. Die absorbierten Elektronen neutralisieren die zuvor in der parasitären Kapazität C gespeicherten positiven Elektronen, die auf dem mit der Source-Zone 51 verbundenen Datenspeicherknoten 28 parasitär sind. Daraus resultiert der zur Diskussion stehende "soft error". Insbesondere in dem statischen RAM mit Flip-Flops mit Lastwiderständen wie in Fig.. 3 für die Speicherzelle ist der Widerstand der zwischen dem Paar von Datenspeicherknotenpunkten 27, 28 und der Stromquelle angeordneten Lastwiderstände sehr hoch. Aus diesem Grund wird, wenn die Elek-

tronen in beide Knotenpunkte 27, 28 absorbiert werden, der Transfer der positiven Ladungen von der Stromquelle behindert und infolgedessen tritt der "soft error" auf. Wie oben beschrieben, tritt beim konventionellen statischen RAM der "soft error" bevorzugt im Standby-Betrieb auf.

Während oben das asynchrone statische RAM beschrieben wurde, treten die damit in Zusammenhang stehenden Probleme auch bei dem synchronen statischen RAM genauso auf.

Hauptaufgabe der vorliegenden Erfindung ist es deshalb, eine Speichereinrichtung zu schaffen, bei der der "soft error" nur geringen Einfluß ausübt.

Erfindungsgemäß ist eine Speichereinrichtung mit einer Standby-Periode und einer aktiven Periode mit einer Vorladungs-Periode vorgesehen, die gekennzeichnet ist durch: Bit-Leitun-. gen zum Transferieren von Daten, eine Mehrzahl von mit den Bit-Leitungen verbundenen Speicherzellen und eine Vorladungsschaltung zum Laden der Bit-Leitungen auf ein vorbestimmtes Potential, sowie weiter eine Ladungssteuereinrichtung zum Betreiben der Vorladungs-Schaltkreise während der Standby-Periode und der Vorladungs-Periode zum Aufladen der Bit-Leitungen auf ein vorbestimmtes Potential.

Im folgenden wird die Erfindung anhand von Ausführungsbeispielen unter Bezugnahme auf die Figuren beschrieben. Von den Figuren zeigen:

.Fig. 1 ein Blockdiagramm eines konventionellen statischen

RAM,

Fig. 2 als Schaltungsdiagramm ein Beispiel einer in dem RAM nach Fig. 1 benutzten Speicherzelle,

COPY

Fig. 3 als Schaltungsdiagramm ein weiteres Beispiel

einer in dem RAM nach Fig. 1 benutzten Speicherzelle ,

Fig. 4 als Schaltungsdiagramm ein Beispiel eines in dem

RAM nach Fig. 1 benutzten Leseverstärkers,

Fig. 5 zur Erklärung des Betriebs des RAMs nach Fig. 1

nützliche Ablaufdiagramme,
10

Fig. 6 strukturell und schematisch eines der in der

Speicherzelle nach Fig. 3 benutzten Transfergatter,

Fig. 7 als Blockdiagramm eine Ausführungsform einer erfindungsgernäßen Speichereinrichtung,

Fig. 8 - als schematisches Diagramm einen Teil der Speichereinrichtung nach Fig. 7,

Fig. 9 zum Erklären des Betriebs der Speichereinrichtung

nach Fig. 8 nützliche Ablaufdiagramme,

Fig. 10 als Blockdiagramm eine weitere erfindungsgemäße

Ausführungsform,
25

Fig. 11 zum Erklären des Betriebs der Speichereinrichtung

nach Fig. 10 nützliche Ablaufdiagramme,

Fig. 12 als Blockdiagramm Details eines Teils der Speichereinrichtung nach Fig. 10, und

Fig. 13 als Schaltungsdiagramm Details eines Teils des Schaltkreisdiagramms nach Fig. 12.

Im folgenden werden einige spezielle Ausführungsformen der Erfindung unter Bezugnahme auf die Figuren beschrieben.

Flg. 7 zeigt als Blockdiagramm die Schaltungsanordnung einer erfindungsgemäßen Ausführungsform der Speichereinrichtung. In der vorliegenden Ausführungsform wird die Erfindung auf ein statisches RAM wie im Fall der Fig. 1 angewandt. In Fig. 7 werden die gleichen Bezugszeichen für gleiche oder äquivalente Teile wie in Fig. 1 benutzt. In Fig. 7 empfängt eine Mehrzahl von Adresseneingangsanschlüssen la - Ii ein Adressensignal. Das Adressensignal wird dann an eine Adressenpufferstufe 2 gelegt. Das Ausgangssignal der Adressenpufferstufe 2 wird an eine Taktgenerator-Schaltung 3, einen Reihendecoder 4 und einen Spaltendecoder 5 gelegt. Die Taktgenerator-Schaltung 3 wird zum Erzeugen von Taktsignalen zur Steuerung des Betriebs einer Vorladungs-Schaltung 6 (wird später beschrieben) -und von Leseverstärkern 10a - 1Oj benutzt. Eines der erzeugten Taktsignale ist ein Vorladungssteuerungs-Taktsignal ^p, das auf hohen Pegel gesetzt wird für eine vorbestimmte Periode nachdem das Adressensignal sich ändert; ein weiteres Taktsignal ist ein Datenlesesteuerungs-Taktsignal i> , das für eine vorbestimmte Periode nachdem das Adressensignal sich ändert, auf niedrigen Pegel gesetzt wird. Das Signal so der Taktgenerator-Schaltung 3 wird an ein ODER-Gatter 12 gelegt. Das an einen Eingangsanschluß 13 eingegebene Chip-Freigabesignal CE wird an das ODER-Gatter 12 über einen Inverter 14 gelegt. Das Ausgangssignal φ aus dem ODER-Gatter 12 wird zur Vorladungs-Schaltung 6 geführt. Die Vorladungs-Schaltung 6 ist der wohlbekannte Schaltkreis mit einer Mehrzahl von MOSFETs, bei denen die Strompfade an den Enden mit einer positiven Stromquelle Vcc verbunden sind, und die Gatter mit dem Signal $_pp versorgt werden. Der Vorladungsbetrieb des Vorladungsschaltkreises 6 wird von dem von derr; ODER-Gatter 12 ausgegebenen Signal ό gesteuert. Die Vorladungs-Schaltung 6 ist mit einer Mehrzahl von Bit-Leitungspaaren 7a, 7a - 7j, 7j verbunden. Eine Mehrzahl von Speicherzellen 8 ist parallel zwischen einem Paar von Bit-Leitungen 7 und 1 angeordnet. Die Mehrzahl von in Matrix-Art angeordneten Speicherzellen 8 hat

jeweils den gleichen Aufbau wie die in Fig. 2 oder 3 gezeigte Speicherzelle. Jede der Wortleitungen 9a - 9k ist mit einer Mehrzahl von in Reihenrichtung angeordneten Speicherzellen verbunden. Die Mehrzahl von Wortleitungen 9a - 9k ist mit einem Reihendecoder 4 verbunden. Die Wortleitungen 9a 9k werden durch das Ausgangssignal vom Reihendecoder 4 so gesteuert, daß eine spezifische Wortleitung auf einen hohen Pegel gesetzt wird. Eine Mehrzahl von Leseverstärkern 10a 1Oj vom selbsthaltenden Typ, wie in Fig. 4 gezeigt, sind mit Bit-Leitungspaaren 7 und 7 jeweils verbunden. Das von dem Taktgenerator-Schaltkreis 3 ausgegebene Datenlesesteuerungs-Taktsignal jo_T und das mit dem Chip-Freigabesignal CE, das an den Eingangsanschluß 13 geliefert wird, gelieferte Ausgangssignal (ό_τ werden zu der Mehrzahl von Leseverstärkern 10a 1Oj geführt. Der Datenlesebetrieb der Leseverstärker 10a 1Oj wird von dem Signal φ_ττ von der logischen Schaltung 15

LL

gesteuert. Die Mehrzahl von Leseverstärkern 10a - 1Oj sind mit dem Spaltendecoder 5 verbunden. Gemäß dem Ausgangssignal von der Adressenpufferschaltung 2 wählt der Spaltendecoder 5 einen spezifischen der Leseverstärker 10a - 1Oj. Eine Eingangs/Ausgangs-(I/O)-Pufferschaltung 11 ist mit dem Spaltendecoder 5 verbunden. Daten werden durch die I/O-Pufferstufe 11 an und von dem Spaltendecoder 5 ein-und ausgegeben. Das statische RAM weist eine nicht gezeigte Steuerschaltung zum Aktivieren des RAMs, wenn das Chip-Freigabesignal CE an den Eingangsanschluß 13 angelegt wird, auf.

In Fig. 8 sind Details der logischen Schaltung 15 nach Fig. 7 gezeigt. Wie gezeigt, besteht die logische Schaltung 15 aus einem AND-Gatter 15A, das mit dem Datenlesesteuerungs-Taktsignäl Φ und dem Chip-Freigabesignal CE verbunden ist. Das Si-

gnal ύ _TT wird als Ausgangssignal von dem AND-Gatter 15A erhalten.

Der Betrieb des wie in Fig. 7 aufgebauten statischen RAM wird nun unter Bezugnahme auf die Ablaufdiagramme in Fig. 9 beschrieben.

• 1. Das Chip-Freigabesignal CE ändert seinen logischen Zustand von niedrig auf hoch. Dann wird das statische RAM aktiviert und geht vom Standby-Betrieb in den aktiven Betrieb. Wenn das Chip-Freigabesignal CE auf hohem Pegel ist, ist das Ausgangssignal des Inverters 14 auf niedrigem Pegel. Genauso ist das von dem ODER-Gatter 12 ausgegebene Signal Φ_νν> auf niedrigem Pegel, und die Vorladungsschaltung 6 stoppt den Vorladungsbetrieb.

2.In die Speicherzelle wird eine neue Adresse eingegeben.

3. Wenn eine Änderung der Adresse AD festgestellt wird, ändert der Taktgenerator-Schaltkreis 3 den logischen Zustand des Datenlesesteuerungs-Taktsignals φ von hoch auf niedrig. Gleichzeitig wird das Signal φ auf einen nie-

LiLt

drigen Pegel gesetzt. Die Leseverstärker 10a - 1Oj stoppen ihren Datenlesebetrieb.

4. Beim Erfassen einer Änderung der Adresse AD ändert der Taktgenerator-Schaltkreis 3 den logischen Zustand des Taktsignals sz5_p von niedrig auf hoch, dann setzt das ODER-Gatter 12 den logischen Zustand seines Ausgangssignals Φ-ρ-ρ auf hohen Pegel. Unter solchen Bedingungen beginnt das statische RAM mit dem Vorladebetrieb, wodurch der Vorladungs-Schaltkreis 6 veranlaßt wird, mit dem Vorladen der Bit-Leitungen 7, 7 zu beginnen.

5. Die Pulsbreitenperiode des Taktsignals φ_ρ wird beendet, . und das Signal φ ist auf niedrigem Pegel. Das Signal φ des ODER-Gatters 12 ist auch auf niedrigem Pegel. Unter ■ solchen Bedingungen hört die Vorladungsperiode auf, und der,Vorladungs-Schaltkreis 6 stoppt den Vorladungsbetrieb.

6. Abhängig von der Adresse AD, ändert das Signal WL auf einer spezifischen Wortleitung seinen logischen Pegel von niedrig auf hoch. Die Mehrzahl von Speicherzellen, die

mit der spezifischen Wortleitung 9 verbunden sind, werden ausgewählt und die Transfergatter (29 und 30, Fig. oder 3) werden freigegeben. Gemäß den in jeder Speicherzelle gespeicherten Daten wird das Potential des Signals BL auf der Bit-Leitung 7 beispielsweise, die eine der

Bit-Leitungen 7 und 7 ist, auf hohem Pegel gehalten, während das Potential des Signals BL auf der anderen Bit-Leitung ~Ί anfängt, in Richtung eines niedrigen Pegels zu · fallen.
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7. Die Pulsbreitenperiode des Datenlesesteuerungs-Taktsignals

έ>, hört auf und ist auf hohem Pegel. Gleichzeitig wird L

das Chip-Freigabesignal CE auf hohen Pegel gesetzt. Infolgedessen, nachdem das Datenlesesteuerungs-Taktsignal φ einen hohen Pegel annimmt, wird das Signal φ>, aus der logischen Schaltung 15 auf hohen Pegel gesetzt, und die Leseverstärker 10a - 1Oj beginnen ihren Betrieb. Die Leseverstärker 10a - 1Oj beschleunigen die Potentialabfallrate des Signals auf der Bit-Leitung jenes Bit-Leitungspaars mit niedrigem Pegel. Infolgedessen wird das Signal auf einer Leitung des Bit-Leitungspaars (7 oder 7, oder BL in Fig. 9) schnell auf niedrigen Pegel gesetzt. Darauffolgend werden die in der Speicherzelle gespeicherten Daten, die durch die Adresse AD spezifiziert sind, über den Spaltendecoder 5 und die I/0-Pufferstufe 11 ausgegeben. Auf diese Weise wird der Lesebetrieb durchgeführt.

8. Eine Sequenz von Betriebszustanden einschließlich aufeinanderfolgender Auslese- und Einschreibe-Zuständen wird ausgeführt. Nach Abschluß dieser Operationen ändert sich das Chip-Freigabesignal CE von hohem Pegel auf niedrigen Pegel und das statische RAM geht von der aktiven Periode in die Standby-Periode. Gemäß dem niedrigen Pegel des Signals CE sind die Signale WL auf den Wortleitungen 9 alle auf niedrigem Pegel, so daß der Reihendecoder 4 die Speicherzellen-Auswahl-Operation stoppt. Wenn das Signal CE

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-■·· 17

auf niedrigen Pegel gesetzt wird, ist das Ausgangssignal Φ von dem ODER-Gatter 12 auf hohem Pegel, und der Vorladungs-Schaltkreis 6 beginnt den Vorladungsbetrieb jeder Bit-Leitung 7, 7. Infolgedessen werden alle Bit-Leitungen 7, 7 auf hohen Pegel gehoben. Ein Zustand niedrigen Pegels des Signals CE setzt das Signal φ, des logischen Schaltkreises 15 auf niedrigen Pegel, und die Leseverstärker 10a - 1Oj stoppen ihren Betrieb. Infolgedessen werden die logischen Pegel der Signale auf allen Bit-Leitungen 7, 7 durch die Vorladungs-Schaltung 6 hoch gehalten, bis das nächste Chip-Freigabesignal CE einen hohen Pegel annimmt.

Wie aus der vorangegangenen Beschreibung zu sehen ist, wird bei dem statischen RAM dieser Ausführungsform die Vorlade-Schaltung 6 so betrieben, daß alle Bit-Leitungen auf hohen Pegel gesetzt werden, nicht nur während der Vorladungs-Periode des statischen RAMs, bei der das Signal (z5_p auf hohem Pegel ist, sondern auch während der Standby-Periode, wo das Chip-Freigabesignal CE auf niedrigem Pegel ist. Auf diese Weise werden während der Standby-Periode alle der Bit-Leitungspaare 7a, 7a - 7j, Tj auf hohem Pegel gehalten. Deshalb sind um die Drain-Zonen eines Paars von Transfergattern (29 und 30, in Fig. 2 oder 3) der Speicherzelle 8 große Verarmungsschichten gebildet. Deshalb werden von ct-Strahlen im statischen RAM erzeugte Elektronen von den Drain-Zonen der Transfergatter in der Speicherzelle 8 leichter absorbiert als von den Datenspeicherknotenpunkten (27 und 28 in Fig. 2 oder 3). Demgemäß werden während der Standby-Periode die von den ok-Strahlen erzeugten Elektronen von dem Datenspeicherknoten in der Speicherzelle 8 mit einer bemerkenswert reduzierten Wahrscheinlichkeit absorbiert. Infolgedessen wirkt sich beim erfindungsgemäßen statischen RAM der "soft error" nur wenig aus.

In Fig. 10 ist in Blockform eine Schaltungsanordnung einer weiteren Ausführungsform eines statischen RAMs gemäß der vor-

liegenden Erfindung gezeigt. Auch bei dieser Ausführungsform wird die Erfindung auf ein statisches RAM wie bei der Ausführungsform nach Fig. 7 angewandt. Diese Ausführungsform weist einen weiteren Taktgenerator-Schaltkreis 16 auf. Wie gezeigt, wird der Taktgenerator-Schaltkreis 16 mit einem Adresseneingangssignal an die Adresseneingangsanschlüsse la Ii versorgt. Der Taktgenerator-Schaltkreis 16 liefert ein Impulssignal sz$_T, das seinen logischen Zustand von hohem Pegel auf niedrigen Pegel ändert, wenn die Zeit für einen Zyklus des Datenauslesens oder -einschreibens vorbei äst. Das von dem Taktgenerator-Schaltkreis 16 ausgegebene Impulssignal φ wird an ein ODER-Gatter 18 gelegt, über einen Inverter 17, und an einen Reihendecoder 4' und ein AND-Gatter 19. Das ODER-Gatter 18 wird auch mit dem Vorladungssteuer-Impulssignal &_p , das von dem Taktgenerator-Schaltkreis 3 ausgegeben wird, versorgt. Das Ausgangssignal <t>' _pp von dem ODER-Gatter 18 wird an den Vorladungs-Schaltkreis 6 geliefert. Dieses Signal steuert den Vorladungsbetrieb des Vorladungs-Schaltkreises 6.

An das AND-Gatter 19 wird weiter das Datenlesesteuerungs-Impulssignal so , das von dem Taktgenerator-Schaltkreis 3 ausgegeben wird, geliefert. Das Ausgangssignal ύ\_τ von dem AND-

JLlJ-I

Gatter 19 wird an die Mehrzahl von Leseverstärkern 10a - 1Oj gelegt. Der von den Wortleitungen 9a - 9k des Reihendecoders 4' ausgeführte Lesebetrieb wird von dem Impulssignal ?$„, das von dem Taktgenerator-Schaltkreis 16 ausgegeben wird, gesteuert.

Die Ausführungsform nach Fig. 10 arbeitet gemäß der in Fig. 11'gezeigten Abfolge. Wie aus den Ablaufdiagrammen zu sehen ist, spielt das von dem Taktgenerator-Schaltkreis 16 ausgegebene Impulssignal ^_T die gleiche Rolle wie das Chip-Freigabesignal CE in der vorhergehenden Ausführungsform. Mit diesem Impuls können alle der Bit-Leitungspaare 7a, Ta - 7j, TJ während des Intervalls zwischen den Auslese- oder Einschreibe-

B'etriebszuständen auf hohen Pegel gesetzt werden, sogar wenn das Chip-Freigabesignal CE auf hohem Pegel ist.

Fig. 12 zeigt als Blockdiagramm den in der Ausführungsform nach Fig. 10 benutzten Taktgenerator-Schaltkreis 16. Dieser Schaltkreis weist einen an sich bekannten Adressenübergangs-Detektor 100 und einen Taktgenerator-Schaltkreis 200, der zum Erzeugen eines Impulssignals ιό_ mit fester Pulsbreite auf der Basis des Impulssignals $_ΔΦη auf. Die Taktgenerator-Schaltung 200 hat die in Fig. 13 gezeigte Schaltungsanordnung. Wie gezeigt, wird das Signal ^_Äm_n des Adressenübergangs-Detektors 100 an eine erste Stufe einer Reihe von Signalverzögerungs-Schaltungen 210a - 21Qt, die in Kaskadenart miteinander verbunden sind, geliefert. Das Impulssignal (ζ5_Λφη wird an ein ODER-Gatter 203 gelegt, das mit einem Verzögerungssignal von der Endstufe der Signalverzögerungs-Schaltung 2102 beliefert wird.

Jede Stufe der Signalverzögerungs-Schaltungen 210a - 210Jt weist ein NOR-Gatter 211, das mit dem Ausgangssignal des Inverters 202 oder dem Ausgangssignal von der vorhergehenden Stufe der Signalverzögerungs-Schaltung und dem Impulssignal ^ Air η versorgt wird, einen Inverter 212 zum Invertieren des Ausgangssignals des NOR-Gatters 211, und Kapazitäten 213, 214, die zwischen dem Eingang des Inverters 212 und Masse und zwischen dem Ausgang desselben und Masse angeordnet sind, auf.

In diesem Taktgenerator-Schaltkreis 200 kann die Impulsbreite des Impulssignals φ durch Ändern der Anzahl von Signalverzögerungs-Schaltkreisen 210 eingestellt werden.

Nach dieser Ausführungsform können alle der Bit-Leitungspaare 7a, 7a - 7j, 7j auf hohen Pegel gesetzt werden, wenn Auslese- und Einschreibe-Betriebszustände nicht ausgeführt werden.

Deshalb kann die "soft error"-Rate deutlich reduziert werden.

GOPY

BAD ORIGINAL-

- Bei dieser Ausführungsform wird die Potentialsteuerung der Bit-Leitungspaare 7a, 7a - 7j, 7j nur durch die Adresse AD vorgenommen. Darüberhinaus wird bei dieser Ausführungsform die Änderung vom hohen auf niedrigen Pegel des Impulssignals φ unter Steuerung des Impulsgenerator-Schaltkreises 16 zeitlich gesteuert. Alternativ kann diese Pegelveränderung gesteuert werden durch Benutzen des beim Feststellen des Endes des Auslese- oder Einschreibebetriebs produzierten Signals. Für solch ein Feststellen kann man eine Veränderung im Potential auf den Bit-Leitungspaaren 7a, 7a - 7j, 7 j oder den Betriebszustand der Eingangs/Ausgangspufferstufe 11 feststellen.

Leseverstärker 10 werden für jede der Bit-Leitungspaare gemeinsam vorgesehen. Bei den oben beschriebenen Ausführungsformen ist das statische RAM, auf das die Erfindung angewandt wurde, eines, dessen positives Potential das Stromversorgungspotential ist. Es ist jedoch offensichtlich, daß die vorliegende Erfindung auch auf ein statisches RAM mit negativem Stromversorgungspotential angewandt werden kann. Weiterhin kann die vorliegende Erfindung auf synchrone und asynchrone statische RAMs genauso wie auf andere dynamische RAMs angewandt werden.

BAD OR(GiNAL

2λ.

- Leerseite

Claims

Tokyo Shibaura Denki Kabushiki Kaisha, Kawasaki-Shi/Japan

Speichereinrichtung

PATENTANSPRÜCHE

Speichereinrichtung mit einer Standby-Periode und einer aktiven Periode einschließlich einer Vorladungs-Periode, welche gekennzeichnet ist durch: Bit-Leitungen (7a, Ta 7j, 7 j) zum Transferieren von Daten, eine Mehrzahl von mit diesen Bit-Leitungen verbundenen Speicherzellen(8)und eine Vorlade-Schaltung(6)zum Laden der Bit-Leitungen auf ein vorbestimmtes Potential und weiter gekennzeichnet durch Ladungssteuereinrichtungen (la - Ii, 2, 3, 12 - 14, φ , (όρρ, f^'pp) ^zum Betreiben des Vorladungsschaltkreises (6) während der Standby-Periode und der Vorladungs-Periode zum Aufladen der Bit-Leitungen (7a, Ti - 7j, 7"J) auf ein vorbestimmtes Potential.
2. Speichereinrichtung nach Anspruch 1, gekennzeichnet durch Leseverstärker (10a - 1Oj) zum Erfassen von Daten über das Potential auf den Bit-Leitungen (7a, 7a - 7j, ⁷Tj") und Datenerfassungs-Steuereinrichtungen (Ia-Ii, 2, 3, 12 - 15, φ^, Φττ) zum Steuern des Datenerfassungsbetriebs der Leseverstärker.
3. Speichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Ladungs-Steuereinrichtung aufweist: eine Mehrzahl von Eingangsanschlüssen (la - Ii) zum Aufnehmen eines Adressensignals (AD), einen Taktgenerator-Schaltkreis (3) zum Erzeugen eines Impulssignals (?L) mit vorbestimmter Impulsbreite, nachdem das an die Eingangsanschlüsse (la - Ii) gelieferte Adressensignal (AD) sich ändert, einen Eingangsanschluß (13) für ein Chip-Freigabesignal (CE) mit einer Pulsbreite, die der aktiven Periode entspricht, und einen logischen Schaltkreis (12, 14), der abhängig von dem Impulssignal ((z5_p) und dem Chip-Freigabesignal (CE) ein Signal (^_pp) zum Betrieb des Vorladungs-Schaltkreises (6) während einer Periode liefert, die mit der Impulsbreite des Chip-Freigabesignals (CE) komplementär und mit der Pulsbreite des Impulssignals («5_p) zusammenhängt.
4. Speichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die Ladungs-Steuereinrichtung aufweist: eine Mehrzahl von Eingangsanschlüssen (la - Ii) zum Empfangen eines Adressensignals (AD), einen ersten Taktgenerator-Schaltkreis (3) zum Erzeugen eines ersten Impulssignals (üL) mit vorbestimmter Pulsbreite, nachdem das an die Eingangsanschlüsse (la - Ii) eingegebene Adressensignal (AD) sich ändert, einen zweiten Taktgenerator-Schaltkreis (16) zum Erzeugen eines zweiten Impulssignals {φ~) > nachdem das Adressensignal (AD) sich ändert, wobei die Impulsbreitendauer des zweiten Impulssignals mindestens vor der Impulsbreitendauer des ersten Impulssignals (?5_p) beginnt und nach der Impulsbreitendauer des ersten Impulssignals (szL) endet, und durch eine logische Schaltung (17, 18), die in Abhängigkeit von den ersten und zweiten Impulssignalen (φ , φ ) ein Signal ((^_pp) zum Betreiben des Vorladungs-Schaltkreises (6) während einer Periode, die komplementär mit der Impulsbreitendauer des zweiten Pulssignals (gL·) und mit der Impulsbreitendauer des ersten Impulssignals (Φ_ρ) zusammenhängt, erzeugt.

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BAD ORIGINAL
5.. Speichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Datenerfassungs-Steuerungseinrichtung aufweist: eine Mehrzahl von Eingangsanschlüssen (la - Ii) zum Aufnehmen eines Adressensignals (AD), einen Taktgenerator-Schaltkreis (3) zum Erzeugen eines Impulssignals (φ.) mit gegebener Impulsbreite, nachdem das an die Eingangsanschlüsse (la Ii) gelegte Adressensignal (AD) sich ändert, einen Eingangsanschluß (13) für ein Chip-Freigabesignal (CE) mit einer Pulsbreite, die der aktiven Periode entspricht, und eine logische Schaltung (15, 15A), welche, abhängig von dem Impulssignal (φ.) und dem Chip-Freigabesignal (CE) ein Signal (?5_TT) zum Betreiben der Leseverstärker (lOa - "1Oj) während einer Periode, die innerhalb der Pulsbreitendauer des Chip-Freigabesignals liegt und komplementär mit der Impulsbreitendauer des Impulssignals (φ, ) zusammenhängt, erzeugt.
6. Speichereinrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die Datenerfassungs-Steuerungseinrichtung aufweist: eine Mehrzahl von Eingangsanschlüssen (la - Ii) zum Aufnehmen eines Adressensignals (AD), einen ersten Taktgenerator-Schaltkreis (3) zum Erzeugen eines ersten Impulssignals {Φ, ) mit einer vorbestimmten Impulsbreite, nachdem das an die Eingangsanschlüsse (la - Ii) eingegebene Adressensignal (AD) sich ändert, einen zweiten Taktgenerator-Schaltkreis (16) zum Erzeugen eines zweiten Impulssignals (Φ_ψ), nachdem das Adressensignal (AD) sich ändert, wobei die Impulsbreitenperiode des zweiten Impulssignals mindestens vor der Impülsbreitenperiode des ersten Impulssignals (o5_T) beginnt und nach der Impulsbreitendauer des ersten Impulssignals (φ,) endet, und eine logische Schaltung (19), die abhängig von den ersten und zweiten Impulssignalen {φ , φ ) ein Signal (#'_T ) zum Betreiben der Leseverstärker (10a - 1Oj) während einer Periode, die komplementär mit der Pulsbreitendauer des ersten Impulssignals (Φ-,) zusammenhängt und innerhalb der Impulsbreitenperiode des zweiten Impulssignals (Φ_Ύ) liegt, erzeugt.

ÄTSPY
7. Speichereinrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß jede der Speicherzellen (8) ein Flip-Flop (20) aufweist, welches ein Paar von Invertern (31, 34) enthält, die über Kreuz mit den Eingängen und Ausgängen verbunden sind, wobei jeder der Inverter einen Lastwiderstand (33, 36) und einen Treiber-Transistor (32, 35) aufweist.