JPH1116357A

JPH1116357A - 半導体装置

Info

Publication number: JPH1116357A
Application number: JP9166246A
Authority: JP
Inventors: Takayuki Kawaguchi; 口隆之川
Original assignee: Toshiba Corp; Toshiba Microelectronics Corp
Current assignee: Toshiba Corp; Toshiba Electronic Device Solutions Corp
Priority date: 1997-06-23
Filing date: 1997-06-23
Publication date: 1999-01-22
Also published as: US6044037A

Abstract

(57)【要約】【課題】短時間で確実なＡＴＤ（アドレス遷移検知）
パルス幅の調整を可能とした高信頼性の半導体回路装置
を得る。【解決手段】ＡＴＤ回路１０は、プルアップ手段とし
て作用するＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３をそ
れぞれ備える。第１〜第３制御回路２１〜２３内の第１
〜第３遅延回路３１〜３２の遅延時間の関係は、第１遅
延回路３１の遅延時間が最も速く、第３遅延回路３３の
遅延時間が最も遅くなるように設定しておく。エキスト
ラ端子（ＩＮ１）にパルス状の波形を与え、このパルス
時間を変えることにより、第１制御回路２１〜第３制御
回路２３のそれぞれの出力である第１出力（ＯＵＴ１）
〜第３出力（ＯＵＴ３）の電圧、すなわちＡＴＤ回路１
０のプルアップ手段として作用するＰＭＯＳトランジス
タＰ１，Ｐ２，Ｐ３のゲート電圧を制御し、ＰＭＯＳト
ランジスタＰ１，Ｐ２，Ｐ３のＯＮ／ＯＦＦを制御する
ことで、ＡＴＤ回路１０の出力信号Ｆａのパルス幅を制
御させる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置に関
し、特に、ＭＯＳメモリ等の記憶装置におけるアドレス
遷移検知回路（Address Transition Detector 回路、以
下、ＡＴＤ回路と称する）を有する半導体装置に関す
る。

【０００２】

【従来の技術】一般に、ＭＯＳメモリにおけるＡＴＤ回
路は、アドレスが変化したことを検知して１ショットの
パルスを発生し、このパルスを制御回路に入力すること
によってメモリ内部回路を制御している。

【０００３】図５に、従来の半導体装置の部分的な回路
図を示す。従来の半導体装置は、アドレスバッファ回路
１とＡＴＤ回路２を備える。同図において示すように、
メモリアドレスを指定するアドレスラインＡはアドレス
バッファ回路１に接続され、その内部において複数の直
列遅延バッファ素子（インバータ回路）ＩＮ１〜ＩＮ７
に供給される。そして、アドレスバッファ回路１の各素
子からの信号は、アドレスラインＡの状態の変化を検知
するためのＡＴＤ回路２のスイッチング素子（ＮＭＯＳ
トランジスタ）Ｎ１〜Ｎ４に接続される。ＡＴＤ回路２
のＰＭＯＳトランジスタＰ１は、プルアップ手段として
作用するノーマルオンのＰＭＯＳトランジスタである。
そして、アドレスバッファ回路１においては、アドレス
ラインＡの信号がインバータ回路ＩＮ２、ＩＮ１に入力
される。このアドレスラインＡからの信号を信号ａ、イ
ンバータ回路ＩＮ１の出力信号を信号ｃとしている。こ
の信号ａをインバータ遅延回路（ＩＮ２、ＩＮ４、ＩＮ
６）に通して得たインバータ回路ＩＮ６の出力信号を信
号ｂとし、信号ｃをインバータ遅延回路（ＩＮ３、ＩＮ
５、ＩＮ７）に通して得たインバータ回路ＩＮ７の出力
信号を信号ｄとしている。

【０００４】一方、ＡＴＤ回路２においては、信号ａが
ゲート入力されるＮＭＯＳトランジスタＮ１と、信号ｂ
がゲート入力されるＮＭＯＳトランジスタＮ２とが直列
接続され、信号ａと信号ｂに対するナンド論理を構成し
ている。そして、信号ｃがゲート入力されるＮＭＯＳト
ランジスタＮ３と、信号ｄがゲート入力されるＮＭＯＳ
トランジスタＮ４とが直列接続され、信号ｃと信号に対
するナンド論理を形成している。そして、ＮＭＯＳトラ
ンジスタＮ１、Ｎ２の直列回路とＮＭＯＳトランジスタ
Ｎ３、Ｎ４の直列回路は並列に接続され、先の２つのナ
ンド論理に対するアンド論理を構成している。２つの直
列回路のＮＭＯＳトランジスタＮ２とＮ４の各一端はグ
ランドＧＮＤに接続され、ＮＭＯＳトランジスタＮ１と
Ｎ３の各一端はＰＭＯＳトランジスタＰ１に接続され
る。ＰＭＯＳトランジスタＰ１の他端は電源Ｖｃｃに接
続される。このＡＴＤ回路からはアドレス遷移の検出信
号として出力信号Ｆａが出力される。

【０００５】次に図６に、以上のような構成における動
作を説明するタイミングチャートを示す。図６（Ａ）は
アドレスラインＡからの信号（信号ａ）、図６（Ｂ）は
信号ａをインバータ遅延回路（ＩＮ２、ＩＮ４、ＩＮ
６）を通じて得たインバータ回路ＩＮ６の出力信号（信
号ｂ）、図６（Ｃ）はインバータ回路ＩＮ１の出力信号
（信号ｃ）、図６（Ｄ）は前記信号ｃをインバータ遅延
回路（ＩＮ３、ＩＮ５、ＩＮ７）を通じて得たインバー
タ回路ＩＮ７の出力信号（信号ｄ）をそれぞれ示す。ま
た、図６（Ｅ）はＮＭＯＳトランジスタＮ１及びＮ２に
基づくＮＡＮＤ論理状態、図６（Ｆ）はＮＭＯＳトラン
ジスタＮ３及びＮ４に基づくＮＡＮＤ論理状態、図６
（Ｇ）は図６（Ｅ）及び（Ｆ）に示した各状態のアンド
論理出力（ＡＴＤ回路の出力信号Ｆａ）をそれぞれ示
す。

【０００６】アドレスバッファ回路１の各インバータＩ
Ｎ１〜ＩＮ７は、それぞれ一定のゲート遅延時間ｔｄを
有する遅延素子として作用する。この為、信号ａ〜ｄは
それぞれ図６（Ａ）〜（Ｄ）に示すように極性とタイミ
ングが異なる。そして、ＡＴＤ回路２の各ＮＭＯＳトラ
ンジスタＮ１〜Ｎ４のゲートには、アドレスバッファ回
路１からのそれぞれ異なった２組の真値補値信号が入力
される。

【０００７】今、アドレスラインＡが図６（Ａ）の様に
時刻ｔ１、ｔ６、ｔ１１、で変化したとすると、これに
よりそれぞれゲート遅延時間ｔｄずつ遅れて、図６
（Ｃ）に示すように、信号ｃが時刻ｔ２、ｔ７、ｔ１２
で反転する。一方、信号ａをインバータ回路ＩＮ２、Ｉ
Ｎ４、ＩＮ６でゲート遅延時間ｔｄの３倍分遅延させて
得られた信号ｂは、図６（Ｂ）に示すように、時刻ｔ
４、ｔ９、ｔ１４で反転する。また、信号ｃをインバー
タ回路ＩＮ３、ＩＮ５、ＩＮ７でゲート遅延時間ｔｄの
３倍分遅延させて得られた信号ｄは、図６（Ｄ）に示す
ように、信号ｃが時刻ｔ５、ｔ１０、ｔ１５で反転す
る。

【０００８】従って、ＮＭＯＳトランジスタＮ１、Ｎ２
に基づくナンド論理は信号ａ、ｂが共にハイレベルの時
に成立し、図６（Ｅ）に示す様に、ロウレベルの条件が
成り立つ。また、ＮＭＯＳトランジスタＮ３、Ｎ４に基
づくナンド論理は信号ｃ、ｄが共にハイレベルの時に成
立し、図６（Ｆ）に示す様に、ロウレベルの条件が成り
立つ。その結果、ＡＴＤ回路２の出力である出力信号Ｆ
ａは、信号ａ，ｂのナンド条件出力と信号ｃ、ｄのナン
ド条件出力とのアンド条件に基づいて、図６（Ｇ）に示
す様に、時刻ｔ１からｔ４の間、時刻ｔ１１からｔ１４
の間、時刻ｔ７からｔ１０の間に、それぞれロウレベル
で示される信号として出力される。従って、アドレスラ
インＡの遷移に伴い得られる１ショットのパルス状信号
Ｆａを用いれば、メモリ回路の各部を制御することがで
きる。

【０００９】１ショットのパルス状信号Ｆａは、一般
に、データ線イコライズ、データ線プリチャージ、等の
データ線をイニシャライズを制御する回路に入力され
る。データ線イニシャライズとは、データアクセス時ア
ドレス遷移が行なわれた時、データ線に残っているアド
レス遷移前のデータをイニシャルレベルにリセットさせ
て、アドレス遷移後にメモリセルから出力されたデータ
を速やかにデータ線に出力させるための手段である。イ
ニシャルレベルとは、データ線負荷トランジスタにより
決定されるレベルであり、一般に、データ線負荷トラン
ジスタがＰＭＯＳトランジスタの場合は（Ｖｃｃ）レベ
ル、データ線負荷トランジスタがＮＭＯＳトランジスタ
の場合は（Ｖｃｃ−Ｖｔｈ）レベルである。以下に、ア
ドレス遷移が行なわれた時のデータ線イニシャライズの
動作を述べる。図７に、一般の半導体装置の概略構成図
を示す。このような半導体装置は、アドレスラインＡ
と、アドレスバッファ回路１と、ＡＴＤ回路２と、デー
タ線イニシャライズ制御回路３と、メモリ回路４とを備
える。メモリ回路４は、データ線負荷トランジスタＴ
１，Ｔ２と、データ線イコライズトランジスタＴｅと、
データ線プリチャージトランジスタＴｐ１，Ｔｐ２と、
相補関係にあるデータ線Ｄａとデータ線Ｄｂと、メモリ
ーセルＭＣと、ワード線ＷＬとを備える。同図に示した
データ線負荷トランジスタＴ１，Ｔ２と、データ線イコ
ライズトランジスタＴｅと、データ線プリチャージトラ
ンジスタＴｐ１，Ｔｐ２は、例えば、それぞれＮＭＯＳ
トランジスタとする。

【００１０】つぎに、図８に、図７における半導体装置
のデータ線動作波形図を示す。ここでは、特に、データ
線イニシャライズ制御回路出力信号Ｄｉと、相補関係に
あるデータ線Ｄａとデータ線Ｄｂの動作波形図等を示し
ている。

【００１１】アドレスラインＡが遷移されると、１ショ
ットのパルス状信号ＦａがＡＴＤ回路２により出力され
る。この１ショットのパルス状信号Ｆａは、デコード信
号等が入力されるデータ線イニシャライズ制御回路３に
入力され、デコード信号等と合成された後、１ショット
のパルス状信号Ｄｉとして同制御回路３より出力され
る。１ショットのパルス状信号Ｄｉは、データ線イコラ
イズトランジスタＴｅと、データ線プリチャージトラン
ジスタＴｐ１，Ｔｐ２に入力される。そして１ショット
のパルス状信号Ｄｉによりデータ線イコライズトランジ
スタＴｅと、データ線プリチャージトランジスタＴｐ
１，Ｔｐ２は、一時的にＯＮ状態となる。この結果、デ
ータ線Ｄａとデータ線Ｄｂは、データ線イコライズトラ
ンジスタＴｅによりイコライズされる。同時に、データ
線Ｄａとデータ線Ｄｂはデータ線プリチャージトランジ
スタＴｐ１，Ｔｐ２により、イニシャルレベルである
（Ｖｃｃ−Ｖｔｈ）レベルまでプリチャージされる。そ
して、このデータ線イニシャライズ期間中にアドレス遷
移後のワード線が活性化し、データ線イニシャライズ終
了と同時に、すなわち１ショットのパルス状信号Ｄｉが
ロウレベルになり、データ線イコライズトランジスタＴ
ｅと、データ線プリチャージトランジスタＴｐ１，Ｔｐ
２がＯＦＦ状態になったと同時に、アドレス遷移後のメ
モリーセルＭＣからのデータがデータ線に出力される。

【００１２】ちなみに、図９に、データ線イニシャライ
ズ手段がない場合のデータアクセス時のデータ線の動作
波形図を示す。同図に示す様に、データ線Ｄａとデータ
線Ｄｂの反転はメモリセルの微小な駆動力だけで成され
るので、データ反転に要する時間は非常に大きくなって
しまう。この結果アクセスタイムの遅延は非常に大きく
なってしまう。

【００１３】以上述べたようにアドレス遷移が行なわれ
ると、データ線イニシャライズ手段により、データ線は
常にデータ線負荷トランジスタにより決定されるレベル
と同じレベルの（Ｖｃｃ−Ｖｔｈ）レベルにリセットさ
れる。これによりデータ線のデータ反転が速やかに行な
われ、この結果、速やかなデータアクセスが成される。

【００１４】図８のデータ線動作波形図に示した様に、
データアクセスはデータ線イニシャライズ終了、つまり
１ショットのパルス状信号Ｄｉがロウレベルになってか
ら成される。すなわちアクセスタイムは、ＡＴＤ回路２
の出力信号Ｆａのパルス幅に依存する。ＡＴＤ回路２の
出力信号Ｆａのパルス幅が長いと、アクセスタイムは遅
くなる方向になる。しかしながら、ＡＴＤ回路２の出力
信号Ｆａのパルス幅を短かくしすぎるとデータ線イニシ
ャライズ不足を招き、データ線にアドレス遷移前のデー
タが残ってしまう事から、データ線のデータ反転時間が
遅延してしまいアクセスタイムは遅くなってしまう。

【００１５】このように、ＡＴＤ回路２の出力信号Ｆａ
のパルス幅は長すぎても短すぎてもアクセスタイムの遅
延を招いてしまい、パルス幅の設定が難しい状況にあ
る。一般に、ＡＴＤ回路の出力信号Ｆａのパルス幅の設
定はＩＣ動作シミュレーションにより設計し設定される
が、ＩＣ動作シミュレーション結果を実デバイス（製造
後のＩＣ）の動作特性とが必ずしも一致しない場合があ
る。ＩＣ動作シミュレーションで最適なパルス幅を設定
しても実デバイスでシミュレーションどおりのパルス幅
が得られない場合がある。

【００１６】そこでこのような不具合が生じた場合を想
定して、ＩＣ製造後のＩＣ特性評価段階時にＡＴＤパル
ス幅を調整できるようにさせておく事がある。図１０
に、ＡＴＤパルス幅を調整するための回路図を示す。

【００１７】図１０に示す様に、ＡＴＤ回路２の出力に
接続されているプルアップ手段として作用するＷ＝５μ
ｍのノーマルオンのＰＭＯＳトランジスタＰ１とＰ２の
他に、予め、例えば、Ｗ＝５μｍのノーマルオンのＰＭ
ＯＳトランジスタＰ３を用意しておく。

【００１８】ここで、「Ｗ」とはトランジスタの拡散層
のチャネル幅をいう。図１１に、チャネル幅の説明図を
示す。図１１（Ａ）は平面図、図１１（Ｂ）は断面図を
示す。このようにトランジスタの拡散層１１１及びゲー
ト電極１１２が形成されており、チャネル幅Ｗは、図の
とおりである。

【００１９】そしてＡＴＤパルス幅の調整を要する場
合、収束イオンビーム装置（以下ＦＩＢ装置）等を使用
して、ＡＴＤ回路２の出力線（Ｆａ）に対して配線〜
の接続や切断を施し、ＡＴＤ回路２の出力線（Ｆａ）
に接続されるプルアップ手段として作用するノーマルオ
ンのＰＭＯＳトランジスタのサイズを変更させる事で、
ＡＴＤパルス幅の調整を行なっている。

【００２０】より詳しくは、例えば、配線及びが既
に接続されているとすれば、Ｗ＝１５μｍのプルアップ
手段として作用させたい場合は、配線をＡＴＤ回路２
の出力線（Ｆａ）に接続させる。又、Ｗ＝５μｍのプル
アップ手段として作用させたい場合は、配線をＡＴＤ
回路２の出力線（Ｆａ）から切断させる事でＡＴＤパル
ス幅の調整を行なっている。

【００２１】

【発明が解決しようとする課題】前述した様に、ＡＴＤ
回路２の出力信号Ｆａのパルス幅を調整させたい場合
は、予め用意されているノーマルオンのＰＭＯＳトラン
ジスタＰ１，Ｐ２，Ｐ３の組み替えにより行なってい
る。そしてこの組み替えは、ＦＩＢ装置等を使用して実
デバイス上の配線の切断や接続により行なわれている。
しかし、ＦＩＢ装置等を使用しての実デバイス上の配線
の切断や接続によるパルス幅の調整は、以下のような問
題点がある。

【００２２】すなわち、第１には、１度加工したデバイ
スを再加工する事はＦＩＢ装置の性質上非常に困難であ
る事から、１つのＩＣサンプルでは１種類のパルス幅し
か検討できない。従って、複数のパルス幅を検討したい
場合には、それに見合う数のＩＣサンプルを用意する必
要がある。そして、このＩＣサンプルは、同じ動作特性
を示すものである事から、テスター装置を使用して同じ
動作特性を示すＩＣサンプルを選別するという手間を要
してしまう。

【００２３】第２には、ＦＩＢ装置等を使用してのデバ
イス加工は必ずしも成功しないという問題点がある。例
えばアルミニウム配線の切断は、アルミニウム配線にイ
オンビームを照射してアルミニウムを削り取る事で成さ
れているが、イオンビームの照射時間が短いとアルミニ
ウム配線が完全に削り取られずに、配線が切断されない
事になる。反対にイオンビームの照射時間が長すぎる
と、アルミニウム配線は完全に切断されるが、アルミニ
ウム配線の下の層間絶縁膜まで削り取られてしまい、イ
オンビームが基板まで達してしまうとデバイスが破壊さ
れてしう事になってしまう。又、配線の接続に関して
は、例えばアルミニウム配線の接続は、イオンビームに
よりアルミニウム配線の上の層間絶縁膜に開孔部を設
け、そこに例えばタングステン等の金属を蒸着させる事
で成されているが、イオンビームによりアルミニウム配
線の上の層間絶縁膜に開孔部を設ける事は、前述のアル
ミニウムは配線を切断する事と同様に、イオンビーム照
射時間の設定加減で失敗してしまう事がある。

【００２４】このように、ＦＩＢ装置等を使用してデバ
イス上の配線の切断や接続は、イオンビーム照射時間の
設定加減で必ずしも成功しないという問題点がある。

【００２５】以上述べたように、ＡＴＤ回路の出力信号
Ｆａのパルス幅を調整させたい場合は、予め用意されて
いるノーマルオンのＰＭＯＳトランジスタＰ１，Ｐ２，
Ｐ３の組み替えにより行なっている。そしてこの組み替
えは、ＦＩＢ装置等を使用して実デバイス上の配線の切
断や接続により行なわれている。しかし、この手段によ
る問題点としては、第１に、複数のパルス幅を検討した
い場合は、テスター装置を使用して同動作特性を示すＩ
Ｃサンプルを選別するという手間を要してしまうこと、
また、第２に、ＦＩＢ装置のイオンビーム照射時間の設
定加減で、デバイス加工は必ずしも成功しないこと、等
という問題点がある。

【００２６】本発明の目的は、上記従来技術の問題点を
解消しようとするもので、短時間で確実なＡＴＤパルス
幅の調整を可能とした高信頼性の半導体回路装置を得る
ことにある。

【００２７】さらに本発明は、エキストラ端子に与える
パルス状波形の所定レベル状態の時間を変える事で、Ａ
ＴＤ回路のプルアップ手段として作用するＭＯＳトラン
ジスタのサイズを変える事を可能とし、短時間で確実な
ＡＴＤパルス幅の調整を可能とした高信頼性の半導体回
路装置を提供することを目的とする。

【００２８】

【課題を解決するための手段】本発明によると、所定時
間幅を有するパルス信号を入力する端子と、前記端子か
ら入力された前記パルス信号の前記所定時間幅に基づい
て、所定のハイレベル又はローレベルの制御信号を各々
出力するように設定された第１乃至第ｎ制御手段と、出
力線に並列接続されたｎ個のトランジスタと、前記出力
線に接続された論理回路とを有し、前記第１乃至第ｎ制
御手段から出力された前記制御信号をそれぞれ前記ｎ個
のトランジスタの各ゲートに入力することによりオン・
オフ制御するアドレス遷移検知手段とを備えた半導体装
置を提供する。

【００２９】

【発明の実施の形態】以下に、図面を参照しながら本発
明の実施の形態を説明する。図１は、本発明に係る半導
体回路装置の回路構成図である。図において示すよう
に、本発明に係る半導体回路装置は、ＡＴＤ回路１０、
第１〜第３制御回路２１〜２３、各々の第１〜第３制御
回路２１〜２３の出力に設けられた第１〜第３ラッチ回
路４１〜４３を含む。また、入力回路５０を適宜備える
ことができる。ＡＴＤ回路１０は、プルアップ手段とし
て作用するＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３をそ
れぞれ備える。第１制御回路２１内には、第１遅延回路
３１、ＰＭＯＳトランジスタＰ４及びＰ５、ＮＭＯＳト
ランジスタＮ４及びＮ５等を備える。また、第２制御回
路２２内には第２遅延回路３２、ＰＭＯＳトランジスタ
Ｐ６及びＰ７、ＮＭＯＳトランジスタＮ６及びＮ７等を
備え、第３制御回路２３内には第３遅延回路３３、ＰＭ
ＯＳトランジスタＰ８及びＰ９、ＮＭＯＳトランジスタ
Ｎ８及びＮ９等をそれぞれ備える。第１〜第３遅延回路
３１〜３２の遅延時間の関係は、第１遅延回路３１＜第
２遅延回路３２＜第３遅延回路３３、すなわち、第１遅
延回路３１の遅延時間が最も速く、第３遅延回路３３の
遅延時間が最も遅くなるように設定しておく。

【００３０】そして、第１〜第３制御回路２１〜２３
は、共通した入力となるエキストラ端子（ＩＮ１）を設
け、必要に応じて所定の入力回路５０を介して信号が入
力される。このエキストラ端子（ＩＮ１）はアドレス入
力端子等と同様に、ＩＣ外部からの電圧制御が可能とな
るようにＩＣの端子として設けることができる。

【００３１】本発明においては、エキストラ端子（ＩＮ
１）にパルス状の波形を与え、このパルス時間を変える
事で、第１制御回路２１〜第３制御回路２３のそれぞれ
の出力である第１出力（ＯＵＴ１）〜第３出力（ＯＵＴ
３）の電圧、すなわちＡＴＤ回路１０のプルアップ手段
として作用するＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３
のゲート電圧を制御し、ＰＭＯＳトランジスタＰ１，Ｐ
２，Ｐ３のＯＮ／ＯＦＦを制御することで、ＡＴＤ回路
１０の出力信号Ｆａのパルス幅を制御させるものであ
る。

【００３２】つぎに具体的な動作を説明する。図２〜図
４に、図１に示した半導体装置の回路構成図の動作波形
図（１）〜（３）を、それぞれ示す。

【００３３】図２は、ＡＴＤ回路１０のプルアップ手段
として作用するＰＭＯＳトランジスタを、Ｗ＝１５μｍ
にセットさせる場合の動作波形図（１）である。同図に
示すように、エキストラ端子（ＩＮ１）に“Ｌ”→
“Ｈ”→“Ｌ”のパルス状波形を入力する。エキストラ
端子（ＩＮ１）が“Ｌ”レベルで定常状態にある時は、
エキストラ端子（ＩＮ１）と同相である信号（Ｓ２），
信号（Ｍ２），信号（Ｌ２）と信号（Ｓ３），信号（Ｍ
３），信号（Ｌ３）は“Ｌ”レベルとなっている。そし
て、エキストラ端子（ＩＮ１）と逆相である信号（Ｓ
１），信号（Ｍ１），信号（Ｌ１）は“Ｈ”レベルとな
っている。

【００３４】以上のような状態にある時、第１制御回路
２１のＰＭＯＳトランジスタＰ４，ＮＭＯＳトランジス
タＮ４，Ｎ５はＯＦＦ状態であり、ＰＭＯＳトランジス
タＰ３はＯＮ状態にある。同様に、第２制御回路２２の
ＰＭＯＳトランジスタＰ６，ＮＭＯＳトランジスタＮ
６，Ｎ７はＯＦＦ状態であり、ＰＭＯＳトランジスタＰ
７はＯＮ状態である。また、第３制御回路２３のＰＭＯ
ＳトランジスタＰ８，ＮＭＯＳトランジスタＮ８，Ｎ９
はＯＦＦ状態であり、ＰＭＯＳトランジスタＰ９はＯＮ
状態にある。従って、第１出力（ＯＵＴ１）には第１制
御回路２１からの出力はなく、第１ラッチ回路４１でき
まるランダムなデータが与えられている事になる。同様
に、第２出力（ＯＵＴ２）には第２制御回路２２からの
出力はなく、第２ラッチ回路４２できまるランダムなデ
ータが与えられ、第３出力（ＯＵＴ３）には第３制御回
路２３からの出力はなく、第３ラッチ回路４３できまる
ランダムなデータが与えられている事になる。よって、
図２では第１出力（ＯＵＴ１），第２出力（ＯＵＴ
２），第３出力（ＯＵＴ３）は、それぞれ“Ｌ”レベル
が与えられているものとしている。

【００３５】次に、エキストラ端子（ＩＮ１）が“Ｌ”
レベルから“Ｈ”レベルに遷移したのを受けて、信号
（Ｓ３），信号（Ｍ３），信号（Ｌ３）は“Ｈ”レベル
に遷移する。この結果、ＮＭＯＳトランジスタＮ４，Ｎ
６，Ｎ８はＯＮ状態になる。同時に信号（Ｓ１），信号
（Ｍ１），信号（Ｌ１）は“Ｌ”レベルに遷移する。こ
の結果、ＰＭＯＳトランジスタＰ４，Ｐ６，Ｐ８はＯＮ
状態になる。この時、信号（Ｓ２），信号（Ｍ２），信
号（Ｌ２）は“Ｌ”レベルにある事から、ＮＭＯＳトラ
ンジスタＮ５，Ｎ７，Ｎ９はＯＦＦ状態にあるが、ＰＭ
ＯＳトランジスタＰ５，Ｐ７，Ｐ９はＯＮ状態にある。
この結果、第１出力（ＯＵＴ１）にはＰＭＯＳトランジ
スタＰ４，Ｐ５により“Ｈ”レベルが出力され、第２出
力（ＯＵＴ２）にはＰＭＯＳトランジスタＰ６，Ｐ７に
より“Ｈ”レベルが出力され、また、第３出力（ＯＵＴ
３）にはＰＭＯＳトランジスタＰ８，Ｐ９により“Ｈ”
レベルが出力される。この結果、ＡＴＤ回路１０のプル
アップ手段として作用するＰＭＯＳトランジスタＰ１，
Ｐ２，Ｐ３のゲート電圧はそれぞれ“Ｈ”レベルとなる
事から、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３は全て
ＯＦＦ状態となる。つまり、エキストラ端子（ＩＮ１）
を“Ｌ”レベルから“Ｈ”レベルに遷移させる事で、Ａ
ＴＤ回路１０のプルアップ手段として作用するＰＭＯＳ
トランジスタＰ１，Ｐ２，Ｐ３は全てＯＦＦ状態にセッ
トされる。

【００３６】その後、信号（Ｓ１）が“Ｌ”レベルに遷
移したのを受けて、信号（Ｓ２）は第１遅延回路３１を
介して“Ｈ”レベルに遷移する。同様に、信号（Ｍ１）
が“Ｌ”レベルに遷移したのを受けて、信号（Ｍ２）は
第２遅延回路３２を介して“Ｈ”レベルに遷移し、ま
た、信号（Ｌ１）が“Ｌ”レベルに遷移したのを受けて
信号（Ｌ２）は第３遅延回路３３を介して“Ｈ”レベル
に遷移する。この結果、ＰＭＯＳトランジスタＰ５，Ｐ
７，Ｐ９はＯＦＦ状態になり、ＮＭＯＳトランジスタＮ
５，Ｎ７，Ｎ９はＯＮ状態となる。この時、ＮＭＯＳト
ランジスタＮ４，Ｎ６，Ｎ８もＯＮ状態にあるので、第
１出力（ＯＵＴ１）にはＮＭＯＳトランジスタＮ４，Ｎ
５により“Ｌ”レベルが出力され、第２出力（ＯＵＴ
２）にはＮＭＯＳトランジスタＮ６，Ｎ７により“Ｌ”
レベルが出力され、また、第３出力（ＯＵＴ３）にはＮ
ＭＯＳトランジスタＮ８，Ｎ９により“Ｌ”レベルが出
力される。この結果、ＡＴＤ回路１０のプルアップ手段
として作用するＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３
のゲート電圧はそれぞれ“Ｌ”レベルとなる事から、Ｐ
ＭＯＳトランジスタＰ１，Ｐ２，Ｐ３は全てＯＮ状態と
なる。この結果、ＡＴＤ回路１０のプルアップ手段とし
て作用するＰＭＯＳトランジスタはＷ＝１５μｍのトラ
ンジスタとして作用する事になる。その後、エキストラ
端子（ＩＮ１）を“Ｈ”レベルから“Ｌ”レベルに遷移
させる。エキストラ端子（ＩＮ１）が“Ｌ”レベルに遷
移した事により、信号（Ｓ１），信号（Ｍ１），信号
（Ｌ１）は“Ｈ”レベルに遷移する。この結果、ＰＭＯ
ＳトランジスタＰ４，Ｐ６，Ｐ８はＯＦＦ状態になる。
同時に信号（Ｓ３），信号（Ｍ３），信号（Ｌ３）は
“Ｌ”レベルに遷移する。この結果ＮＭＯＳトランジス
タＮ４，Ｎ６，Ｎ８はＯＦＦ状態になる。この時、信号
（Ｓ２），信号（Ｍ２），信号（Ｌ２）は“Ｈ”レベル
にありので、ＰＭＯＳトランジスタＰ５，Ｐ７，Ｐ９は
ＯＦＦ状態にあり、ＮＭＯＳトランジスタＮ５，Ｎ７，
Ｎ９はＯＮ状態にある。つまり、ＰＭＯＳトランジスタ
Ｐ５はＯＦＦ状態、ＮＭＯＳトランジスタＮ５はＯＮ状
態にあるが、ＰＭＯＳトランジスタＰ４，ＮＭＯＳトラ
ンジスタＮ４はそれぞれＯＦＦ状態にあるので、第１出
力（ＯＵＴ１）には第１制御回路２１からの“Ｈ”レベ
ルと“Ｌ”レベルのどちらの供給もなくなり、第１ラッ
チ回路４１により、エキストラ端子（ＩＮ１）が“Ｈ”
レベルから“Ｌ”レベルに遷移する直前のレベルが保持
される事となり、第１出力（ＯＵＴ１）には第１ラッチ
回路４１により“Ｌ”レベルが保持され続ける事にな
る。

【００３７】同様に、ＰＭＯＳトランジスタＰ６，Ｐ７
はＯＦＦ状態、ＮＭＯＳトランジスタＮ７はＯＮ状態に
あるが、ＮＭＯＳトランジスタＮ６はＯＦＦ状態にある
ので、第２出力（ＯＵＴ２）には第２制御回路２２から
の“Ｈ”レベルと“Ｌ”レベルのどちらの供給もなくな
り、第２出力（ＯＵＴ２）にはラッチ回路２により
“Ｌ”レベルが保持され続ける事になる。同様に、ＰＭ
ＯＳトランジスタＰ８，Ｐ９はＯＦＦ状態、ＮＭＯＳト
ランジスタＮ９はＯＮ状態にあるが、ＮＭＯＳトランジ
スタＮ８はＯＦＦ状態にあるので、第３出力（ＯＵＴ
３）には第３制御回路２３からの“Ｈ”レベルと“Ｌ”
レベルのどちらの供給もなくなり、第３出力（ＯＵＴ
３）には第３ラッチ回路４３により“Ｌ”レベルが保持
され続ける事になる。

【００３８】この結果、ＡＴＤ回路１０のプルアップ手
段として作用するＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ
３のゲート電圧はそれぞれ“Ｌ”レベルが与えられ続け
る事になり、ＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３は
ＯＮ状態を保ち、Ｗ＝１５μｍのプルアップトランジス
タとして作用し続ける事になる。

【００３９】次に、図３の動作波形図（２）について説
明する。図３は、ＡＴＤ回路１０のプルアップ手段とし
て作用するＰＭＯＳトランジスタを、Ｗ＝１０μｍにセ
ットさせる場合の動作波形図（２）である。

【００４０】同図に示すように、エキストラ端子（ＩＮ
１）に“Ｌ”→“Ｈ”→“Ｌ”のパルス状波形を入力す
る。エキストラ端子（ＩＮ１）を“Ｌ”レベルから
“Ｈ”レベルに遷移させた直後は、図２で説明したよう
に、第１出力（ＯＵＴ１），第２出力（ＯＵＴ２），第
３出力（ＯＵＴ３）にはそれぞれ第１制御回路２１、第
２制御回路２２、第３制御回路２３から“Ｈ”レベルを
出力される事から、ＡＴＤ回路１０のプルアップ手段と
して作用するＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３は
全てＯＦＦ状態にセットされる。

【００４１】その後、第１遅延回路３１を介して信号
（Ｓ２）が“Ｈ”レベル遷移される事で、第１出力（Ｏ
ＵＴ１）は“Ｌ”レベルに遷移し、ＡＴＤ回路１０のプ
ルアップ手段として作用するＰＭＯＳトランジスタＰ１
のゲート電圧は“Ｌ”レベルとなり、ＰＭＯＳトランジ
スタＰ１はＯＮ状態となる。同様に、第２遅延回路３２
を介して信号（Ｍ２）が“Ｈ”レベル遷移される事で、
第２出力（ＯＵＴ２）は“Ｌ”レベル遷移し、ＡＴＤ回
路１０のプルアップ手段として作用するＰＭＯＳトラン
ジスタＰ２のゲート電圧は“Ｌ”レベルとなり、ＰＭＯ
ＳトランジスタＰ２はＯＮ状態となる。

【００４２】そして、第３遅延回路３３を介して信号
（Ｌ２）が“Ｈ”レベルに遷移されるのであるが、ここ
で、信号（Ｌ２）が“Ｈ”レベル遷移される前にエキス
トラ端子（ＩＮ１）を“Ｈ”レベルから“Ｌ”レベルに
遷移させる。この場合、信号（Ｌ１）は“Ｈ”レベルに
遷移され、信号（Ｌ３）は“Ｌ”レベルに遷移される事
から、ＰＭＯＳトランジスタＰ８，ＮＭＯＳトランジス
タＮ８はそれぞれＯＦＦ状態となる。第３出力（ＯＵＴ
３）には第３制御回路２３からの“Ｈ”レベルと“Ｌ”
レベルのどちらの供給もなくなり、第３出力（ＯＵＴ
３）には第３ラッチ回路４３により“Ｈ”レベルが保持
され続ける事になる。

【００４３】この結果、ＡＴＤ回路１０のプルアップ手
段として作用するＰＭＯＳトランジスタＰ１，Ｐ２のゲ
ート電圧にはそれぞれ“Ｌ”レベルが与えられる事にな
るが、ＰＭＯＳトランジスタＰ３のゲート電圧には
“Ｈ”レベルが与えられる事になり、ＰＭＯＳトランジ
スタＰ１，Ｐ２はＯＮ状態、ＰＭＯＳトランジスタＰ３
はＯＦＦ状態にある事から、ＡＴＤ回路１０のプルアッ
プ手段としてとして作用するＰＭＯＳトランジスタはＷ
＝１０μｍとして作用する事になる。

【００４４】次に、図４の動作波形図（３）について説
明する。図４は、ＡＴＤ回路１０のプルアップ手段とし
て作用するＰＭＯＳトランジスタを、Ｗ＝５μｍにセッ
トさせる場合の動作波形図（３）である。

【００４５】同図に示すように、エキストラ端子（ＩＮ
１）に“Ｌ”→“Ｈ”→“Ｌ”のパルス状波形を入力す
る。エキストラ端子（ＩＮ１）を“Ｌ”レベルから
“Ｈ”レベルに遷移させた直後は、図２で説明したよう
に、第１出力（ＯＵＴ１），第２出力（ＯＵＴ２），第
３出力（ＯＵＴ３）にはそれぞれ第１制御回路２１、第
２制御回路２２、第３制御回路２３から“Ｈ”レベルを
出力される事から、ＡＴＤ回路１０のプルアップ手段と
して作用するＰＭＯＳトランジスタＰ１，Ｐ２，Ｐ３は
全てＯＦＦ状態にセットされる。

【００４６】その後、第１遅延回路３１を介して信号
（Ｓ２）が“Ｈ”レベル遷移される事で、第１出力（Ｏ
ＵＴ１）は“Ｌ”レベルに遷移し、ＡＴＤ回路１０のプ
ルアップ手段として作用するＰＭＯＳトランジスタＰ１
のゲート電圧は“Ｌ”レベルとなり、ＰＭＯＳトランジ
スタＰ１はＯＮ状態となる。そして、第２遅延回路３２
を介して信号（Ｍ２）が“Ｈ”レベルに遷移されるので
あるが、ここで、信号（Ｍ２）が“Ｈ”レベル遷移され
る前にエキストラ端子（ＩＮ１）を“Ｈ”レベルから
“Ｌ”レベルに遷移させる。この場合、信号（Ｍ１）は
“Ｈ”レベルに遷移され、信号（Ｍ３）は“Ｌ”レベル
に遷移される事から、ＰＭＯＳトランジスタＰ６，ＮＭ
ＯＳトランジスタＮ６はそれぞれＯＦＦ状態となり、第
２出力（ＯＵＴ２）には第２ラッチ回路４２により
“Ｈ”レベルが保持され続ける事になる。同様に、信号
（Ｌ１）は“Ｈ”レベルに遷移され、信号（Ｌ３）は
“Ｌ”レベルに遷移される事から、ＰＭＯＳトランジス
タＰ８，ＮＭＯＳトランジスタＮ８はそれぞれＯＦＦ状
態となり、第３出力（ＯＵＴ３）には制御回路からの
“Ｈ”レベルと“Ｌ”レベルのどちらの供給もなくな
り、第３出力（ＯＵＴ３）には第３ラッチ回路４３によ
り“Ｈ”レベルが保持され続ける事になる。

【００４７】この結果、ＡＴＤ回路１０のプルアップ手
段として作用するＰＭＯＳトランジスタＰ１のゲート電
圧には“Ｌ”レベルが与えられる事になるが、ＰＭＯＳ
トランジスタＰ２，Ｐ３のゲート電圧にはそれぞれ
“Ｈ”レベルが与えられる事になり、ＰＭＯＳトランジ
スタＰ１はＯＮ状態、ＰＭＯＳトランジスタＰ２，Ｐ３
はＯＦＦ状態にある事から、ＡＴＤ回路１０のプルアッ
プ手段として作用するＰＭＯＳトランジスタはＷ＝５μ
ｍとして作用する事になる。

【００４８】なお、エキストラ端子に与える”Ｌ”→
“Ｈ”→“Ｌ”のパルス状波形の代わりに、“Ｈ”→
“Ｌ”→“Ｈ”のパルス状波形の“Ｌ”レベル状態の時
間を変える事によりＭＯＳトランジスタのサイズを変え
るようにすることもできる。その際、エキストラ端子か
らの入力回路において、インバータ回路を付加または削
除すること等により適宜実現することができる。

【００４９】また、ＡＴＤ回路のＰＭＯＳトランジスタ
Ｐ１〜Ｐ３をＮＭＯＳトランジスタに置換した場合に
も、本発明の技術思想を適用することができる。

【００５０】また、上述の実施の形態では、ＡＴＤ回路
のトランジスタを３つ設けたが、これに限らずＮ個設
け、それぞれＮ個の制御回路、ラッチ回路等により制御
することもできる。

【００５１】

【発明の効果】以上のように、本発明によれば、例え
ば、エキストラ端子に与える“Ｌ”→“Ｈ”→“Ｌ”の
パルス状波形の“Ｈ”レベル状態の時間を変える事で、
ＡＴＤ回路１０のプルアップ手段として作用するＰＭＯ
Ｓトランジスタのサイズを変える事が可能となり、短時
間で確実なＡＴＤパルス幅の調整を可能とした高信頼性
の半導体回路装置を得ることが可能となる。

【図面の簡単な説明】

【図１】本発明に係る半導体回路装置の回路構成図。

【図２】半導体装置の回路構成図の動作波形図（１）。

【図３】半導体装置の回路構成図の動作波形図（２）。

【図４】半導体装置の回路構成図の動作波形図（３）。

【図５】従来の半導体装置の部分的な回路図。

【図６】動作を説明するタイミングチャート。

【図７】一般の半導体装置の概略構成図。

【図８】図７における半導体装置のデータ線動作波形
図。

【図９】データ線にイニシャライズ手段がない場合のデ
ータアクセス時のデータ線の動作波形図。

【図１０】ＡＴＤパルス幅を調整するための回路図。

【図１１】チャネル幅の説明図。

【符号の説明】

１０ＡＴＤ回路２１〜２３第１〜第３制御回路３１〜３３第１〜第３遅延回路４１〜４３第１〜第３ラッチ回路５０入力回路

Claims

【特許請求の範囲】

【請求項１】所定時間幅を有するパルス信号を入力する
端子と、前記端子から入力された前記パルス信号の前記所定時間
幅に基づいて、所定のハイレベル又はローレベルの制御
信号を各々出力するように設定された第１乃至第ｎ制御
手段と、出力線に並列接続されたｎ個のトランジスタと、前記出
力線に接続された論理回路とを有し、前記第１乃至第ｎ
制御手段から出力された前記制御信号をそれぞれ前記ｎ
個のトランジスタの各ゲートに入力することによりオン
・オフ制御するアドレス遷移検知手段とを備えた半導体
装置。
【請求項２】前記第１乃至第ｎ制御手段は、各々第１乃至第ｎ遅延回路を有し、前記第１遅延回路の遅延時間が最も遅く、順に第ｎ遅延
回路の遅延時間が最も速くなるように設定されたことを
特徴とする請求項１に記載の半導体装置。
【請求項３】各々の前記第１乃至第ｎ制御手段は、遅延回路と、一端が電源に又他端がグランドに接続された、第１及び
第２ＰＭＯＳトランジスタと第１及び第２ＮＭＯＳトラ
ンジスタとの直列回路とを含み、前記端子からのパルス信号が、前記第１ＰＭＯＳトラン
ジスタのゲート、前記遅延回路に入力され、前記遅延回路の出力が、前記第２ＰＭＯＳトランジスタ
及び前記第１ＮＭＯＳトランジスタのゲートに入力さ
れ、前記端子からのパルス信号の反転信号が前記第２ＮＭＯ
Ｓトランジスタのゲートに入力され、前記第２ＰＭＯＳトランジスタ及び前記第１ＮＭＯＳト
ランジスタの接続点から前記制御信号が出力されること
を特徴とする請求項１又は２に記載の半導体装置。
【請求項４】前記第１乃至第ｎ制御手段は、出力側にラ
ッチ回路をそれぞれ備えることを特徴とする請求項１乃
至３のいずれかに記載の半導体装置。
【請求項５】前記アドレス遷移検知手段において、各々の前記トランジスタは、所定のチャネル幅を有し、
ソース又はドレインの一端が電源に又他端が前記出力線
に接続され、前記論理回路は、出力が前記出力線に接続されたことを
特徴とする請求項１乃至４のいずれかに記載の半導体装
置。
【請求項６】前記アドレス遷移検知手段は、前記第１乃至第ｎ制御手段による各々の前記制御信号に
従って、所定の前記トランジスタがオン又はオフ制御す
ることにより、プルアップ手段として作用する前記ｎ個
のトランジスタのチャネル幅を設定することを特徴とす
る請求項１乃至５のいずれかに記載の半導体装置。