KR100399927B1 - 펄스 발생 회로 - Google Patents
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Abstract
본 발명은 펄스 발생 회로에 관한 것으로, 다수의 어드레스 천이 검출 신호를 입력하고 이를 조합하여 제 1 및 제 2 제어 신호를 출력하기 위한 논리 수단과, 제 1 노드에 전원 전압을 인가하기 위한 전압 공급 수단과, 상기 제 1 노드의 전위를 래치시키기 위한 래치 수단과, 상기 제 1 노드의 전위를 소정 시간 지연시키기 위한 지연 수단과, 상기 제 1 및 제 2 제어 신호에 따라 상기 제 1 노드의 전위를 조절하기 위한 제 1 및 제 2 스위칭 수단과, 상기 지연 수단의 출력 신호에 따라 상기 제 1 노드의 전위를 조절하기 위한 제 3 스위칭 수단과, 상기 지연 수단의 출력 신호에 따라 상기 제 1 노드에 전원 전압을 공급하기 위한 제 4 스위칭 수단을 포함하여 이루어져, 가장 먼저 도달한 어드레스 천이 검출 신호로부터 일정한 펄스 폭을 가지도록 함으로써 소자의 안정된 동작을 보장할 수 있는 펄스 발생 회로가 제시된다.
Description
본 발명은 펄스 발생 회로에 관한 것으로, 특히 가장 먼저 도달한 어드레스 천이 검출 신호로부터 일정한 펄스 폭을 가지도록 하여 일정한 워드라인 인에이블 신호 및 비트라인 이퀄라이즈 신호에 의해 소자의 안정된 동작을 보장할 수 있는 펄스 발생 회로에 관한 것이다.
종래의 비동기(asynchronous) 고속 SRAM에서 사용된 펄스 발생 회로를 도 1에 도시하였다.
다수의 어드레스가 천이하면 어드레스 천이 검출 회로에서 이를 검출하여 펄스를 발생시킨다. 다수의 어드레스가 천이하여 발생된 다수의 어드레스 천이 검출 신호(ATD1 내지 ATDn)를 다수의 NAND 게이트와 NOR 게이트를 이용하여 조합하고, 이들의 출력을 최종적으로 NOR 게이트를 이용하여 조합함으로써 펄스 신호(PWL)를 발생시킨다. 이 펄스 신호를 이용하여 워드라인 인에이블 신호 또는 비트라인 이퀄라이즈 신호등으로 활용한다.
그런데, 상기와 같은 종래의 펄스 발생 회로는 어드레스 천이 검출 신호를 발생시키기 위한 어드레스 버퍼 및 어드레스 천이 검출 회로의 배치상 필연적으로 빠른 어드레스와 느린 어드레스가 발생될 수 밖다. 이에 의해 어드레스 천이 검출 신호를 조합하는 과정에서 어드레스별로 펄스의 폭이 차이나게 된다. 즉, 빠른 어드레스의 천이에 따른 어드레스 천이 검출 신호와 느린 어드레스의 천이에 따른 어드레스 천이 검출 신호가 조합되면, 어드레스가 한개만 천이되어 발생하는 펄스 신호(PWL)보다는 펄스 폭이 커질 수 밖에 없다. 이는 비동기 고속 SRAM의 최대 동작 사이클을 제한하는 요소로 작용할 수 있기 때문에 이를 개선해야만 한다.
본 발명의 목적은 어드레스 천이 검출 신호의 시간차에 의한 펄스 폭의 변화를 방지할 수 있어 고속 소자를 안정적으로 동작시킬 수 있는 펄스 발생 회로를 제공하는데 있다.
본 발명의 다른 목적은 펄스 신호를 발생시킬 때 가장 먼저 도달한 어드레스 천이 검출 신호로부터 일정한 펄스 폭을 가지도록 하여 일정한 워드라인 인에이블 신호 및 비트라인 이퀄라이즈 신호에 의해 소자의 안정된 동작을 보장할 수 있는 펄스 발생 회로를 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 펄스 발생 회로는 다수의 어드레스 천이 검출 신호를 입력하고 이를 조합하여 제 1 및 제 2 제어 신호를 출력하기 위한 논리 수단과, 제 1 노드에 전원 전압을 인가하기 위한 전압 공급 수단과, 상기 제 1 노드의 전위를 래치시키기 위한 래치 수단과, 상기 제 1 노드의 전위를 소정 시간 지연시키기 위한 지연 수단과, 상기 제 1 및 제 2 제어 신호에 따라 상기 제 1 노드의 전위를 조절하기 위한 제 1 및 제 2 스위칭 수단과, 상기 지연 수단의 출력 신호에 따라 상기 제 1 노드의 전위를 조절하기 위한 제 3 스위칭 수단과, 상기 지연 수단의 출력 신호에 따라 상기 제 1 노드에 전원 전압을 공급하기 위한 제 4 스위칭 수단을 포함하여 이루어진 것을 특징으로 한다.
도 1은 종래의 펄스 발생 회로도.
도 2는 본 발명에 따른 펄스 발생 회로도.
도 3은 종래의 펄스 발생 회로의 어드레스 천이에 따른 펄스 폭을 나타낸 그래프.
도 4는 본 발명에 따른 펄스 발생 회로의 어드레스 천이에 따른 펄스 폭을 나타낸 그래프.
<도면의 주요 부분에 대한 부호의 설명>
11, 12, 15, 16 : NAND 게이트 13, 14 : NOR 게이트
17 : 래치 회로 18 : 지연 회로
P11 내지 P13 : 제 1 내지 제 3 PMOS 트랜지스터
N11 내지 N14 : 제 1 내지 제 4 NMOS 트랜지스터
I11 내지 I14 : 제 1 내지 제 4 인버터
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 펄스 발생 회로도로서, 다음과 같이 구성된다.
다수의 어드레스 천이 검출 신호(ATD1 내지 ATDn)를 NAND 게이트(11 및 12)를 이용하여 조합하고, NAND 게이트(11 및 12)의 출력 신호를 NOR 게이트(13 및 14)를 이용하여 조합한다. 이러한 NAND 게이트와 NOR 게이트의 조합을 반복하여 제 1 및 제 2 입력 신호(IN1 및 IN2)를 출력한다.
제 1 입력 신호(IN1)에 따라 구동되는 제 1 NMOS 트랜지스터(N11)는 제 1 노드(Q11)와 접지 단자(Vss) 사이에 제 3 NMOS 트랜지스터(N13)와 직렬 접속된다. 또한, 제 2 입력 신호(IN2)에 따라 구동되는 제 2 NMOS 트랜지스터(N12)는 제 2 노드(Q12)와 접지 단자(Vss) 사이에 제 3 NMOS 트랜지스터(N13)와 직렬 접속된다. 여기서, 제 3 NMOS 트랜지스터(N13)는 제 2 노드(Q12)의 전위에 따라 구동된다. 전원 단자(Vcc)와 제 1 노드(Q11) 사이에 접지 전압(Vss)에 따라 항상 턴온 상태를 유지하는 제 1 PMOS 트랜지스터(P11)와 제 2 노드(Q12)의 전위에 따라 구동되는 제 2 PMOS 트랜지스터(P12)가 병렬 접속된다. 제 1 노드(Q11)의 전위는 제 1 인버터(I11)를 통해 반전되고, 제 2 인버터(I12)에 의해 재반전되어 펄스신호(PWL)가 된다. 펄스 신호(PWL)의 전위는 다수의 인버터로 이루어진 지연 수단(18)에 의해 소정 시간 지연되어 제 2 노드(Q12)의 전위가 된다. 제 2 노드(Q12)의 전위는 제 3 인버터(I13)를 통해 반전되는데, 제 3 인버터(I13)의 출력 신호는 제 1 인버터(I11)의 출력 단자와 접지 단자(Vss) 사이에 접속된 제 4 NMOS 트랜지스터(N14)를 구동시킨다. 제 3 인버터(I14)의 출력 신호는 제 4 인버터(I14)를 통해 반전되며, 제 4 인버터(I14)의 출력 신호에 의해 전원 단자(Vcc)와 래치 회로(17) 사이에 접속된 제 3 PMOS 트랜지스터(P13)가 구동된다. 한편, 래치 회로(17)는 펄스 신호(PWL) 출력 단자와 제 3 PMOS 트랜지스터(P13) 사이에 접속되어 입력 신호로 짧은 펄스가 인가될 경우 이를 래치한다.
상기와 같이 구성되는 본 발명에 따른 펄스 발생 회로의 구동 방법을 설명하면 다음과 같다.
어드레스가 천이되면 어드레스 천이 검출 회로에서 이를 검출하여 로우 상태의 펄스를 발생시키고, 이를 칩 구조에 맞게 다수의 NAND 게이트와 NOR 게이트를 이용하여 조합함으로써 제 1 및 제 2 입력 신호(IN1 및 IN2)를 출력한다. 입력 신호의 개수는 어드레스의 개수에 맞추어 조절할 수 있다. 초기 상태에서 제 1 및 제 2 입력 신호(IN1 및 IN2)는 로우 상태를 유지하고, 제 1 노드(Q11)는 제 1 PMOS 트랜지스터(P11)를 통해 전원 전압(Vcc)이 인가되어 하이 상태를 유지한다. 따라서, 펄스 신호(PWL)는 하이 상태로 초기화되어 있다. 이때, 제 2 노드(Q12)는 하이 상태의 펄스 신호(PWL)가 지연 회로(18)를 통해 지연된 전위를 유지하므로 하이 상태를 유지한다.
어드레스가 천이되면 어드레스 천이 검출 회로가 이를 검출하여 어드레스 천이 검출 신호가 발생되고, NAND 게이트 및 NOR 게이트의 조합에 의해 제 1 및 제 2 입력 신호(IN1 및 IN2)는 하이 상태로 입력된다. 하이 상태로 입력되는 제 1 및 제 2 입력 신호(IN1 및 IN2)에 의해 제 1 및 제 2 NMOS 트랜지스터(N11 및 N12)가 턴온되고, 제 2 노드(Q12)에 의해 턴온 상태를 유지하는 제 3 NMOS 트랜지스터(N13)를 통해 접지 단자(Vss)로 전류 경로가 생성된다. 이에 의해 제 1 노드(Q11)의 전위는 로우 상태로 된다. 로우 상태를 유지하는 제 1 노드(Q11)의 전위는 제 1 및 제 2 인버터(I11 및 I12)를 통해 펄스 신호(PWL)로 출력된다. 래치 회로(17)은 두개의 인버터로 이루어져 입력 신호가 짧은 펄스로 인가될 경우 펄스 신호(PWL)를 소정 시간 유지시킨다. 로우 상태를 유지하는 펄스 신호(PWL)는 다수의 인버터로 이루어진 지연 회로(18)에 의해 소정 시간 지연되어 제 2 노드(Q12)의 전위가 되어 제 2 노드(Q12)는 로우 상태의 전위를 유지한다. 여기서, 지연 회로(18)에 의해 지연되는 시간에 의해 펄스 신호(PWL)의 펄스 폭이 결정된다. 로우 상태를 유지하는 제 2 노드(Q12)의 전위에 의해 제 2 PMOS 트랜지스터(P12)가 턴온되고, 제 3 NMOS 트랜지스터(N13)가 턴오프되어 제 1 및 제 2 입력 신호(IN1 및 IN2)의 입력에 관계없이 제 1 노드(Q11)의 전위가 하이 상태로 된다. 로우 상태를 유지하는 제 2 노드(Q12)의 전위는 제 3 인버터(I13)를 통해 하이 상태로 반전되고, 이에 의해 제 4 NMOS 트랜지스터(N14)가 턴온된다. 하이 상태의 제 3 인버터(I13)의 출력 신호는 제 4 인버터(I14)를 통해 로우 상태로 반전되고 이에 의해 제 3 PMOS트랜지스터(P13)를 턴온시켜 펄스 신호(PWL)가 하이 상태로 출력된다. 한편, 하이 상태를 유지하는 제 1 노드(Q11)의 전위는 제 1 인버터(I11)을 통해 로우 상태로 반전되고, 제 2 인버터(I12)를 통해 하이 상태로 된다.
상기와 같은 동작에 의해 소정의 펄스 폭을 갖는 펄스 신호(PWL)가 출력된다.
도 3은 종래의 펄스 발생 회로의 어드레스 천이에 따른 출력 파형을 도시한 것이고, 도 4는 본 발명의 펄스 발생 회로의 어드레스 천이에 따른 출력 파형을 도시한 것이다. 도 3에 도시된 바와 같이 종래의 펄스 발생 회로는 빠른 어드레스 (ADD1)가 천이할 경우 2.0㎱의 펄스 폭을 갖지만, 빠른 어드레스(ADD1)와 느린 어드레스(ADD2)가 동시에 천이할 경우 2.4㎱의 펄스 폭을 갖는다. 즉, 빠른 어드레스와 느린 어드레스의 천이에 따라 펄스의 폭이 변하게 된다. 그러나, 도 4에 도시된 바와 같이 본 발명에 따른 펄스 발생 회로는 빠른 어드레스(ADD1)만 천이한 경우나 빠른 어드레스(ADD1)와 느린 어드레스(ADD2)가 동시에 천이할 경우에도 2.0㎱이 동일한 펄스 폭을 갖는다. 즉, 빠른 어드레스와 느린 어드레스에 관계없이 동일한 폭을 갖는 펄스를 출력한다.
상술한 바와 같이 본 발명에 의하면 빠른 어드레스 및 느린 어드레스의 천이에 의해서도 동일한 폭을 갖는 펄스 신호를 출력함으로써 고속 소자를 안정적으로 동작시킬 수 있다.
Claims (7)
- 다수의 어드레스 천이 검출 신호를 입력하고 이를 조합하여 제 1 및 제 2 제어 신호를 출력하기 위한 논리 수단;제 1 인버터;상기 제 1 인버터의 입력 단자와 전원 단자에 접속되어 상기 제 1 인버터의 입력 단자에 전원 전압을 공급하기 위한 전압 공급 수단;상기 제 1 인버터의 출력 신호를 반전시켜 펄스 신호를 펄스 신호 출력 단자를 통해 출력하기 위한 제 2 인버터;상기 펄스 신호를 래치시키기 위한 래치 수단;상기 펄스 신호를 지연시키기 위한 지연 수단;상기 제 1 인버터의 입력 단자와 접지 단자 사이에 접속되어 상기 제 1 및 제 2 제어 신호, 그리고 상기 지연 수단의 출력 신호에 따라 상기 제 1 인버터의 입력 단자의 전위를 조절하기 위한 제 1 스위칭 수단;상기 전원 단자와 상기 제 1 인버터의 입력 단자 사이에 접속되어 상기 지연 수단의 출력 신호에 따라 상기 제 1 인버터의 입력 단자의 전위를 조절하기 위한 제 2 스위칭 수단;상기 지연 수단의 출력 신호를 반전시키는 제 3 인버터;상기 제 3 인버터의 출력 신호를 반전시키는 제 4 인버터;상기 전원 단자와 상기 펄스 신호 출력 단자 사이에 접속되어 상기 제 4 인버터의 출력 신호에 따라 상기 펄스 신호의 전위를 조절하기 위한 제 3 스위칭 수단; 및상기 제 2 인버터의 입력 단자와 접지 단자 사이에 접속되며 상기 제 3 인버터의 출력 신호에 따라 상기 제 2 인버터의 입력 단자의 전위를 조절하기 위한 제 4 스위칭 수단을 포함하여 이루어진 것을 특징으로 하는 펄스 발생 회로.
- 제 1 항에 있어서, 상기 논리 수단은 상기 다수의 어드레스 천이 신호중 선택된 수의 어드레스 천이 신호를 논리 조합하기 다수의 NAND 게이트와,상기 NAND 게이트의 출력 신호를 논리 조합하기 위한 다수의 NOR 게이트로 이루어져, 상기 NAND 게이트와 상기 NOR 게이트의 반복되는 논리 조합에 의해 제 1 및 제 2 제어 신호를 출력하는 것을 특징으로 하는 펄스 발생 회로.
- 제 1 항에 있어서, 상기 전압 공급 수단은 전원 단자와 상기 제 1 인버터의 입력 단자 사이에 접속되어 접지 단자에 의해 항상 턴온 상태를 유지하는 PMOS 트랜지스터인 것을 특징으로 하는 펄스 발생 회로.
- 제 1 항에 있어서, 상기 지연 수단은 다수의 인버팅 수단으로 이루어진 것을 특징으로 하는 펄스 발생 회로.
- 제 1 항에 있어서, 상기 제 1 스위칭 수단은 상기 제 1 제어 신호에 따라 구동되는 제 1 NMOS 트랜지스터;상기 제 2 제어 신호에 따라 구동되는 제 2 NMOS 트랜지스터; 및상기 지연 수단의 출력 신호에 따라 구동되는 제 3 NMOS 트랜지스터로 이루어지되, 상기 제 1 및 제 2 NMOS 트랜지스터는 각각 병렬 접속되고, 상기 제 1 및 제 2 NMOS 트랜지스터와 상기 제 3 NMOS 트랜지스터는 상기 제 1 인버터의 입력 단자와 상기 접지 단자 사이에 직렬 접속된 것을 특징으로 하는 펄스 발생 회로.
- 제 1 항에 있어서, 상기 제 2 스위칭 수단은 상기 전원 단자와 상기 제 1 인버터의 입력 단자 사이에 접속되어 상기 제 4 인버터의 출력 신호에 따라 구동되는 PMOS 트랜지스터인 것을 특징으로 하는 펄스 발생 회로.
- 제 1 항에 있어서, 상기 제 3 스위칭 수단은 상기 전원 단자와 상기 펄스 신호 출력 단자 사이에 접속되어 상기 지연 수단의 출력 신호에 따라 구동되는 PMOS 트랜지스터인 것을 특징으로 하는 펄스 발생 회로.
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