KR20040016389A

KR20040016389A - 반도체 기억 장치 및 그 제어 방법

Info

Publication number: KR20040016389A
Application number: KR1020030055617A
Authority: KR
Inventors: 타카하시히로유키; 마츠이유우지; 소노다마사토시; 카토요시유키
Original assignee: 엔이씨 일렉트로닉스 코포레이션
Priority date: 2002-08-15
Filing date: 2003-08-12
Publication date: 2004-02-21
Also published as: TW200402734A; US7162657B2; JP4383028B2; US20040032769A1; TWI239007B; JP2004079063A

Abstract

본 발명은 동작 사이클의 고속화를 도모하는 반도체 기억 장치 및 그 제어 방법을 제공하는 것으로서, 상기 목적을 달성하기 위한 구성에 있어서, 커맨드 신호를 받아서 클록 신호(CLK)의 천이에 의거하여 리드 제어용의 신호(RPB)를 생성하는 수단과, 커맨드 신호를 받아서 클록 신호의 천이에 의거하여, 라이트 제어용의 신호(WPB)를 생성하는 수단을 구비하고, 리드 제어용의 신호에 의거하여 어드레스의 디코드, 워드선의 선택, 센스 앰프의 활성화가 행해지고, 셀 데이터가 판독되는 리드 사이클과, 라이트 제어용의 신호에 의거하여 어드레스의 디코드, 워드선의 선택, 라이트 앰프의 활성화가 행해지고, 선택된 셀에의 데이터의 기록이 행해지고, 또한, 비트선의 프리차지가 행해지는 라이트 사이클이 교대로 행해지고, 리드 사이클의 센스 기간과 라이트 사이클의 디코드 기간이 오버랩 한다.

Description

반도체 기억 장치 및 그 제어 방법{SEMICONDUCTOR STORAGE DEVICE AND CONTROLLING METHOD THEREFOR}

발명이 속하는 기술 분야

본 발명은 반도체 기억 장치에 관한 것으로, 특히 동작 속도를 더욱 향상시키는 설계 방식의 반도체 기억 장치에 관한 것이다.

종래기술

근래, 스위치나 루터 등 통신 기기 등에 있어서, OC-192(10Gbps)나 OC-768 등(40Gbps)의 초고속 광통신 규격이 일반적이고, 이들의 규격에 대응하는 데이터 전송 속도를 실현하는 SRAM(Static Random Access Memory) 기술로서 QDR(Quad Data Rate)/DDR(Double Data Rate)가 공동 개발되고 있으며, QDRⅡ/DDRⅡ SRAM은 최고 동작 주파수가 333MHz까지 지원하는 사양으로 되어 있다(NEC. 프레스 릴리스 : 2002년 04월 15일-2 : "http://www.nec.co.jo/press/ja/0204/1502/htm1"). QDRⅡ 아키텍처(설계 방식)는 데이터·포트가 입력 포트와 출력 포토로 나뉘어져 있고(I/O 세퍼레이트), 각각이 더블 데이터 레이트로 동작한다. 또한, QDR은 IDT 사, 마이쿠론사의 등록상표이다.

QDR에서는 메모리 셀 어레이로부터의 데이터의 판독을 행하는 리드 사이클과, 메모리 셀 어레이에의 데이터의 기록을 행하는 데이터의 라이트 사이클은 교대로 행해진다.

도 2를 참조하여, 상기와 같은 종류의 메모리 디바이스를 개략적으로 설명한다. 도 2는 본 발명의 실시예의 설명으로서 참조된 도면이다. 도 2를 참조하면, 셀 어레이 블록(10)이 복수 마련되어 있다. 복수의 셀 어레이 블록(10)은 동일한 구성으로 되어 있고, 도 2에서는 하나의 셀 어레이 블록(10)의 구성이 도시되어 있다. 셀 어레이 블록(10)은 셀 어레이(100)와, X어드레스를 디코드하는 X디코더 및, X디코더에 의한 디코드의 결과 선택된 워드선을 구동하는 워드 드라이버를 포함하는 X선택 회로(101)와, Y어드레스를 디코드하는 Y디코더, 및 Y디코더에 의한 디코드의 결과 선택된 칼럼의 비트선을 센스 앰프 또는 라이트 앰프에 접속하는 Y스위치를 포함하는 Y선택 회로와, 센스 앰프(SA) 및 라이트 앰프(WA)를 포함하는 회로군(103)과, 컨트롤 회로(102)를 구비하고 있다.

입력 포트를 이루는 입력 레지스터(109)는 입력 단자(Din)로부터 라이트(기록) 데이터를 클록 신호(CLK)에 동기하여 래치하고, 라이트 버스(Write Bus ; 이하, 라이트 버스라고 한다)를 통하여 라이트 앰프(WA)에 공급한다. 또한, 센스 앰프(SA)로부터의 데이터가 출력되는 리드 버스(Read Bus ; 이하, 리드 버스라고 한다)에 입력 단자가 접속되는 출력 레지스터(108)는 클록 신호(CLK)에 동기하여 리드(판독) 데이터를 래치하고, 출력 단자(Dout)로부터 출력한다.

리드용 펄스 발생 회로(106)는 리드/라이트(R/W) 커맨드를 받고, 리드(판독)동작인 때, 리드 제어용 펄스(RPB)를 출력하여 컨트롤 회로(102)에 공급한다.

라이트용 펄스 발생 회로(107)는 리드/라이트 커맨드를 받고, 라이트(기록) 동작인 때, 라이트 제어용 펄스(WPB)를 출력하여 컨트롤 회로(102)에 공급한다.

어드레스용 클록 발생 회로(105)는 리드/라이트 커맨드를 받고, 클록 신호(CLK)의 천이 엣지에서 리드용 클록(RC), 라이트용 클록(WC)을 생성하여 출력한다.

어드레스 레지스터(104)는 도시되지 않은 메모리 컨트롤러, 칩 세트 등으로부터 공급되는 어드레스 신호(Add)를 입력하고, 해당 어드레스 신호를 예를 들면 클록 신호(CLK)의 상승 엣지에서 래치하고, 리드용 클록 신호(RC) 또는 라이트용 클록 신호(WC)가 각각 활성화 되어 있는 때, 래치된 어드레스(X어드레스와, Y어드레스, 블록 선택 어드레스)를 출력한다. X어드레스는 X디코더에 공급되고, Y어드레스는 Y디코더에 공급되고, 블록 선택 어드레스는 예를 들면 컨트롤 회로(102)에 공급된다. 컨트롤 회로(102)는 리드 제어용 펄스(RPB), 라이트 제어용 펄스(WPB)를 입력하고, 셀 어레이 블록(10) 내에서 이용되는 리드 활성화 신호 및 라이트 활성화 신호를 생성하고, 선택된 워드선의 활성화, 센스 앰프(SA)의 활성화, 라이트 앰프(WA)의 활성화를 제어한다.

상기한 바와 같이 메모리 디바이스에는 복수의 셀 어레이 블록부(10)가 마련되어 있고, 리드 버스, 라이트 버스 등의 버스 길이 리드 제어용 펄스(RPB), 라이트 제어용 펄스(WPB) 신호의 제어 신호의 신호 배선의 배선 길이가 길어저서, 동작 주파수의 고속화, 즉 클록 주기의 단시간화에 의해, 신호 배선의 원단, 근단 사이에서의 스큐가 현실화되고 있다. 또한 메모리 용량의 증대는 어드레스 신호의 비트 폭의 증대로 이어지고, X디코더 등의 디코더를 구성하는 회로의 단 수가 증대해, 어드레스 디코드의 결과, 셀 어레이에 공급되는 내부 어드레스 신호의 변화점의 스큐도 현실화 되고 있다.

QDR 등의 설계 사양에 있어서 리드 사이클과 라이트 사이클이 교대로 행해지지만, 이 경우, RPB, WPB 신호 등의 제어 신호, 및 내부 어드레스 신호 등의 스큐도 고려하여 사이클 시간이 결정된다.

상기한 구성에 있어서, 예를 들면, 리드 사이클에서는 선택된 메모리 셀의 기억 데이터에 대응하여 비트선에 나타나는 전압을 판독 회로를 구성하는 센스 앰프로 증폭하여 판독을 행한다. 라이트 사이클에서는 기록 회로를 구성하는 라이트 앰프에 의해 풀 스윙의 신호 전압으로 비트선을 구동함으로써, 선택된 메모리셀에의 기록을 행한다. 이 때문에, 셀 어레이 블록 내에 있어서는 리드 동작의 쪽이 라이트 동작보다도 시간이 많이 걸리게 된다. 이러한 구성에 있어서, 리드 사이클과 라이트 사이클을 교대로 행하는 메모리 시스템에서는 1사이클의 기간이 긴 쪽의 리드 사이클에 의해 최고 동작 주파수가 율속(rate controlling)된다.

따라서 본 발명이 목적은 동작 주파수를 더욱 향상시키는 반도체 기억 장치와 반도체 장치 및 그 제어 방법을 제공하는데 있다.

상기 목적을 달성하는 본 발명의 하나의 특징에 따른 반도체 장치는 입력되는 클록 신호의 제1의 천이에 의거하여 생성되는 제1의 제어 신호와, 상기 클록 신호의 상기 제1의 천이에 후속되는 사이클의 제2의 천이에 의거하여 생성되는 제2의 제어 신호 중 어느 하나가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화되는 제1의 회로와, 상기 클록 신호의 상기 제1의 천이에 의거하여 생성되는 제3의 제어 신호가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 제1의 회로의 출력 결과를 받아서 동작하는 제2의 회로와, 상기 클록 신호의 상기 제2의 천이에 의거하여 생성되는 제4의 제어 신호가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 제1의 회로의 출력 결과를 받아서 동작하는 제3의 회로를 구비하고, 상기 클록 신호의 상기 제1의 천이에서 생성되는 상기 제어 신호에 따라 순차적으로 활성화되는 상기 제1의 회로와 상기 제2의 회로에 의한 일련의 동작이 제1의 동작 사이클을 구성하고, 상기 클록 신호의 상기 제2의 천이에서 생성되는 상기 제어 신호에 따라 순차적으로 활성화되는 상기 제1의 회로와 상기 제3의 회로에 의한 일련의 동작이 제2의 동작 사이클을 구성하고, 상기 제1의 동작 사이클과 상기 제2의 동작 사이클을 교대로 행하도록 제어하는 회로와, 상기 제1의 동작 사이클에서의 상기 제2의 회로의 활성화와, 상기 제2의 동작 사이클에서의 상기 제1의 회로의 활성화에 관련되는 상기 제어 신호의 타이밍을 제어하고, 상기 제1의 동작 사이클에서의 상기 제2의 회로의 일부의 동작과 상기 제2의 동작 사이클에서의 상기 제1의 회로가 시간적으로 오버랩 하여 동작하도록, 제어하는 회로를 구비하고 있다.

본 발명의 다른 특징에 따른 반도체 장치는 반도체 기억 장치는 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 입력된 어드레스 신호를 입력된 클록 신호에 의해 래치함과 함께, 상기 클록 신호의 제1의 천이에 의거하여 생성되는 제1의 제어 신호와, 상기 클록 신호의 상기 제1의 천이에 후속되는 사이클의 제2의 천이에 의거하여 생성되는 제2의 제어 신호 중 어느 하나가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 래치한 어드레스 신호를 출력하는 어드레스 레지스터, 및 상기 어드레스 레지스터로부터 출력되는 어드레스 신호를 입력하여 디코드하는 디코더와, 상기 클록 신호의 제1의 천이에 의거하여, 리드 활성화용의 제3의 제어 신호를 생성하고, 상기 클록 신호의 상기 제1의 천이에 후속되는 사이클의 제2의 천이에 의거하여 라이트 활성화용의 제4의 제어 신호를 생성하는 회로와, 상기 클록 신호의 상기 제1의 천이에 의거하여 생성되는 상기 제3의 제어 신호와 상기 제4의 제어 신호의 어느 하나가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 디코더로 선택된 워드선을 활성화 시키고, 워드선의 선택을 행하는 회로와, 상기 클록 신호의 제1의 천이에 의거하여 생성되는 제5의 제어 신호가 활성화되는 경우, 미리 정해진 소정의 기간 활성화 되고, 선택된 셀의 비트선에 판독된 데이터의 증폭을 행해 판독 데이터로서 출력하는 센스 앰프와, 상기 클록 신호의 제2의 천이에 의거하여 생성되는 제6의 제어 신호가 활성화되는 경우, 미리 정해진 소정의 기간 활성화 되고, 선택된 셀에의 기록을 행하는 라이트 앰프를 구비하고, 입력되는 클록 신호의 상기 제1의 천이에서 생성되는 상기 제어 신호에 의해, 순차적으로 활성화되는 상기 디코더에 의한 어드레스의 디코드 동작과, 상기 디코더로 선택된 워드선을 활성화 하는 워드선 선택 동작과, 상기 센스 앰프에 의한 센스 동작이 리드 사이클을 구성하고, 상기 클록 신호의 상기 제2의 천이에서생성되는 상기 제어 신호로 순차적으로 활성화되는 상기 디코더에 의한 어드레스의 디코드 동작과, 상기 디코더로 상기 선택된 워드선을 활성화 하는 회로에 의한 워드선의 선택 동작, 및 상기 라이트 앰프에 의한 기록 동작이 라이트 사이클을 구성하고, 상기 리드 사이클과 상기 라이트 사이클을 교대로 행하도록 제어하는 회로와, 상기 리드 사이클에서의 상기 센스 앰프에 의한 센스 동작과, 상기 리드 사이클의 다음 사이클인 상기 라이트 사이클에서의 상기 디코더에 의한 어드레스의 디코드 동작을 병행해 동작시키도록 타이밍을 제어하는 회로를 구비하고 있다.

본 발명의 다른 특징에 관한 반도체 기억 장치는 입력되는 클록 신호의 제1의 천이에 의거하여 입력되는 리드 커맨드에 따라 리드용 클록(RC)을 생성하고, 상기 클록 신호의 상기 제1의 천이에 후속되는 사이클의 제2의 천이에 의거하여 입력되는 라이트 커맨드에 따라 라이트용 클록(WC)을 생성하는 어드레스용 클록 생성 회로와, 입력된 어드레스 신호를 상기 클록 신호에 의거하여 래치하고, 상기 어드레스용 클록 생성 회로로부터 출력되는 상기 리드용 클록(RC)과 상기 라이트용 클록(WC)을 입력하고, 상기 리드용 클록(RC)과 상기 라이트용 클록(WC) 중 어느 하나가 활성화되는 경우에, 래치한 어드레스 신호를 출력하는 어드레스 레지스터와, 상기 클록 신호의 상기 제1의 천이에 의거하여 리드용의 펄스 신호(RPB)를 생성하는 리드용 펄스 발생 회로와, 상기 클록 신호의 상기 제1의 천이에 후속되는 사이클의 제2의 천이에 의거하여 라이트용의 펄스 신호(WPB)를 생성하는 라이트용 펄스 회로와, 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 상기 어드레스 레지스터로부터 출력되는 어드레스 신호를 받아서 디코드하는 디코더와, 상기 리드용 펄스 발생 회로로부터의 리드용의 펄스 신호(RPB)를 입력하고, 상기 리드용의 펄스 신호(RPB)에 의거하여 리드용의 원숏의 펄스 신호(ROS)를 생성하는 회로와, 상기 라이트용 펄스 회로로부터의 라이트용의 펄스 신호(WPB)를 입력하고, 상기 라이트용의 펄스 신호(wPB)에 의거하여, 라이트용의 원숏의 펄스 신호(WOS)를 생성하는 회로와, 상기 리드용의 원숏의 펄스 신호(ROS)와 상기 라이트용의 원숏의 펄스 신호(WOS)를 입력하고, 상기 리드용의 원숏의 펄스 신호(ROS)와 상기 라이트용의 원숏의 펄스 신호(WOS)의 어느 하나가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 디코더의 출력 결과를 받고, 선택된 워드선을 활성화 하는 회로와, 상기 클록 신호의 상기 제1의 천이에 의거하여, 입력되는 리드 커맨드에 따라 센스 인에이블 신호(SE)를 활성화 하는 회로와, 상기 센스 인에이블 신호(SE)가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 선택된 셀에 접속되는 비트선에 판독된 데이터의 증폭을 행해 판독 데이터로서 출력하는 센스 앰프와, 상기 클록 신호의 상기 제2의 천이에 의거하여 입력되는 라이트 커맨드에 따라 라이트 앰프(WA) 활성화 신호를 출력하는 회로와, 상기 라이트 앰프(WA) 활성화 신호가 활성화를 지시하고 있는 경우에, 미리 정해진 소정의 기간 활성화 되고, 선택된 셀에의 기록을 행하는 라이트 앰프를 구비하고, 상기 클록 신호의 상기 제1의 천이에서 생성되는 상기 리드용 클록 및 펄스 신호에 의해 순차적으로 활성화되는 상기 디코더에 의한 어드레스의 디코드 동작과, 상기 선택된 워드선을 활성화 하는 회로에 의한 워드선의 선택 동작과, 상기 센스 앰프에 의한 센스 동작이 리드 사이클을 구성하고, 상기 클록 신호의 상기 제2의 천이에서 생성되는 상기 라이트용 클록 및 펄스 신호에의해 순차적으로 활성화되는 상기 디코더에 의한 어드레스의 디코드 동작과, 상기 선택된 워드선을 활성화 하는 회로에 의한 워드선의 선택 동작과, 상기 라이트 앰프에 의한 기록 동작이 라이트 사이클을 구성하고, 상기 리드 사이클과 상기 라이트 사이클을 교대로 행하도록 제어하는 회로와, 상기 리드 사이클에서의 상기 센스 앰프에 의한 센스 동작과, 상기 리드 사이클의 다음 사이클인 상기 라이트 사이클에서의 상기 디코더에 의한 어드레스의 디코드 동작을 병행해 동작시키도록 타이밍을 제어하는 회로를 구비하고 있다.

본 발명의 또다른 특징에 따른 반도체 장치는 입력되는 클록 신호의 제1의 천이에 의거하여 활성화 되고, 상기 제1의 천이로부터 제1의 지연으로서, 제1의 기간(A)의 제1의 동작을 행하는 제1의 회로와, 입력되는 상기 클록 신호의 상기 천이에 후속되는 제2의 천이에 의거하여 활성화 되고, 상기 제2의 천이로부터 제2의 지연으로서, 제2의 기간(B)의 제2의 동작을 행하는 제2의 회로를 구비하고, 상기 제1의 동작과 상기 제2의 동작의 사이클이 교대로 행해지는 반도체 장치에 있어서, A > B인 경우, 상기 클록 신호의 주기를 (A + B)/2로 하고, 상기 제2의 회로의 동작의 사이클의 시작을 상기 클록 신호의 상기 제2의 천이로부터, 상기 제2의 지연에 시간(A-B)/2 만큼 더욱 지연시키는 수단을 구비하고 있다.

또한 본 발명의 또다른 특징에 따른 반도체 장치에 있어서, B > A인 경우, 상기 클록 신호의 주기를 (A + B)/2로 하고, 상기 제1의 동작의 사이클의 시작을 상기 클록 신호의 상기 제1의 천이로부터, 상기 제1의 지연에 시간(B-A)/2 만큼 더욱 지연시키는 수단을 구비하고 있다.

본 발명의 하나의 특징에 관한 반도체 기억 장치의 제어 방법은,

(a) 입력되는 클록 신호의 제1의 천이에 의거하여 입력되는 리드 커맨드에 따라 리드용 클록(RC)을 생성하고, 상기 클록 신호의 상기 제1의 천이에 후속되는 사이클의 제2의 천이에 의거하여, 입력되는 라이트 커맨드에 따라 라이트용 클록(WC)을 어드레스용 클록 생성 회로에 의해 생성하는 단계와,

(b) 어드레스 레지스터에 있어서, 입력된 어드레스 신호를 상기 클록 신호에 의거하여 래치하고, 상기 리드용 클록(RC)과 상기 라이트용 클록(WC)을 입력하고, 상기 리드용 클록(RC)과 상기 라이트용 클록(WC)중 어느 하나가 활성화되는 경우에, 래치한 어드레스 신호를 출력하는 단계와,

(c) 상기 클록 신호의 상기 제1의 천이에 의거하여 리드용의 펄스 신호(RPB)를 리드용 펄스 발생 회로에 의해 생성하는 단계와,

(d) 상기 클록 신호의 상기 제1의 천이에 후속되는 사이클의 제2의 천이에 의거하여 라이트용의 펄스 신호(WPB)를 라이트용 펄스 회로에 의해 생성하는 단계와,

(e) 복수의 메모리 셀을 갖는 메모리 셀 어레이와, 상기 어드레스 레지스터로부터 출력되는 어드레스 신호를 받아서 디코드하는 디코더와, 컨트롤 회로와, 센스 앰프와, 라이트 앰프를 갖는 셀 어레이 블록의 상기 컨트롤 회로가, 상기 리드용 펄스 발생 회로로부터의 리드용의 펄스 신호(RPB)를 입력하고, 상기 리드용의 펄스 신호(RPB)에 의거하여 리드용의 원숏의 펄스 신호(ROS)를 생성하는 단계와,

(f) 상기 컨트롤 회로가, 상기 라이트용 펄스 회로로부터의 라이트용의 펄스신호(WPB)를 입력하고, 상기 라이트용의 펄스 신호(WPB)에 의거하여, 라이트용의 원숏의 펄스 신호(WOS)를 생성하는 단계와,

(g) 상기 리드용의 원숏의 펄스 신호(ROS)와 상기 라이트용의 원숏의 펄스 신호(WOS)를 입력하고, 상기 리드용의 원숏의 펄스 신호(ROS)와 상기 라이트용의 원숏의 펄스 신호(WOS)의 어느 하나가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 디코더의 출력 결과를 받고, 워드 드라이버가 선택된 워드선을 활성화 하는 단계와,

(h) 상기 클록 신호의 상기 제1의 천이에 의거하여 입력되는 리드 커맨드에 따라 센스 인에이블 신호(SE)를 상기 컨트롤 회로가 활성화 하는 단계와,

(i) 상기 센스 앰프에 있어서, 센스 인에이블 신호(SE)가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 선택된 셀의 비트선에 판독된 데이터의 증폭을 행해 판독 데이터로서 출력하는 단계와,

(j) 상기 클록 신호의 상기 제2의 천이에 의거하여 입력되는 라이트 커맨드에 따라 라이트 앰프(WA) 활성화 신호를 상기 컨트롤 회로가 출력하는 단계와,

(k) 상기 라이트 앰프에 있어서, 상기 라이트 앰프(WA) 활성화 신호에 의거하여, 미리 정해진 소정의 기간 활성화 되고, 선택된 셀에의 기록을 행하는 단계를 가지며,

상기 클록 신호의 상기 제1의 천이에서 생성되는 상기 리드용 클록 및 펄스 신호로 순차적으로 활성화되는 상기 디코더에 의한 어드레스의 디코드 동작과, 상기 선택된 워드선을 활성화 하는 회로에 의한 워드선의 선택 동작과, 상기 센스 앰프에 의한 센스 동작이 리드 사이클을 구성하고,

상기 클록 신호의 상기 제2의 천이에서 생성되는 상기 라이트용 클록 및 펄스 신호로 순차적으로 활성화되는 상기 디코더에 의한 어드레스의 디코드 동작과, 상기 선택된 워드선을 활성화 하는 회로에 의한 워드선의 선택 동작과, 상기 라이트 앰프에 의한 기록 동작이 라이트 사이클을 구성하고 있고,

(l) 상기 리드 사이클과 상기 라이트 사이클을 교대로 행하도록 제어하는 단계와,

(m) 상기 리드 사이클에서의 상기 센스 앰프에 의한 센스 동작과, 상기 리드 사이클의 다음 사이클인 상기 라이트 사이클에서의 상기 디코더에 의한 어드레스의 디코드 동작을 병행해 동작시키도록 타이밍을 제어하는 단계를 갖는다.

이러한 본 발명에 의하면, 클록 신호의 동작 주파수를 향상시킬 수 있다.

도 1은 본 발명의 한 실시예의 동작 원리를 설명하기 위한 도면.

도 2는 본 발명의 한 실시예의 반도체 기억 장치의 구성의 한 예를 도시한 도면.

도 3의 A는 도 1에 도시한 펄스 발생 회로의 구성의 한 예를 도시한 도면이고, 도 3의 B는 리드 라이트 교대 동작에 있어서의 펄스 파형을 모식적으로 도시한 도면이고, 도 3의 C는 리드 사이클 연속시의 펄스 파형을 모식적으로 도시한 도면.

도 4는 리드 사이클 연속시의 펄스 파형을 무뎌짐에 대응하기 위한 구성을 도시한 도면.

도 5의 A 내지 C는 본 발명의 한 실시예에 있어서의 셀 어레이 블록 내부에서의 기본 펄스 발생을 설명하기 위한 도면으로, 도 5의 A 및 도 5의 B는 타이밍도이고, 도 5의 C는 워드선의 선택 회로를 설명하는 도면.

도 6은 본 발명의 한 실시예에 있어서의 타이밍 동작을 설명하기 위한 타이밍도.

도 7의 A는 본 발명의 한 실시예에 있어서 tp1, tp2를 지연시키는 회로를 도시한 도면이고, 도 7의 B는 타이밍 동작을 설명하기 위한 타이밍도.

도 8은 본 발명의 한 실시예에 있어서의 셀 어레이 블록 내부에서의 리드 동작을 설명하기 위한 타이밍 파형도.

도 9는 본 발명의 한 실시예에 있어서의 셀 어레이 블록 내부의 비트선계의 회로를 도시한 도면.

도 10은 본 발명의 한 실시예에 있어서의 셀 어레이 블록 내부에서의 라이트 동작을 설명하기 위한 타이밍도.

도 11은 본 발명의 한 실시예에 있어서 라이트 동작을 단축하기 위한 방법을 설명하기 위한 타이밍도.

도 12는 본 발명의 비교예로서 파이프라인 아키텍처의 동작을 설명하기 위한 타이밍도.

도 13은 본 발명의 리드, 라이트 활성화를 제어하는 신호를 생성하는 회로를 도시한 도면.

도 14는 비교예로서 파이프라인 방식의 리드, 라이트 활성화를 제어하는 신호를 생성하는 회로를 도시한 도면.

도 15는 본 발명의 다른 실시예의 동작을 설명하기 위한 타이밍도.

도 16의 A는 본 발명의 다른 실시예를 도시한 도면이고, 도 16의 B와 도 16의 C는 클록 파형을 도시한 도면.

도 17은 리드/라이트 교대 동작을 실현하는 내부 제어 펄스 신호를 발생하는 회로를 도시한 도면.

<도면의 주요 부호에 대한 간단한 설명>

10 : 셀 어레이 블록41 : 홀수 사이클용 펄스 발생 회로

42 : 짝수 사이클용 펄스 발생 회로43, 44 : 리시버

45 : OR 회로51 : OR 회로

52 : AND 회로53 : 워드선 구동 회로(드라이버)

100 : 메모리 셀 어레이101 : X선택 회로

102 : 컨트롤 회로

103 : Y선택 회로·센스 앰프·라이트 앰프

104 : 어드레스 레지스터105 : 어드레스용 클록 발생 회로

106 : 리드용 펄스 발생 회로107 : 라이트용 펄스 발생 회로

108 : 출력 레지스터109 : 입력 레지스터

110 : 셀111, 112, 117 : PMOS 트랜지스터

113, 116 : PMOS 트랜지스터(Y스위치)

114, 115 : NMOS 트랜지스터(Y스위치)

118 : 라이트 앰프119 : 센스 앰프

120 : 타이밍 펄스 폭 컨트롤 회로201, 202, 203 : 레지스터

204, 205 : 인버터206, 207 : 패스 트랜지스터

302, 303, 304 : 인버터301, 313 : 펄스 발생 회로

311, 312, 316 : 레지스터314 : AND 회로

315 : AND 회로410 : 인버터

411, 412 : 레지스터413, 414 : 펄스 발생 회로

416, 417 : AND 회로511, 512 : 레지스터

513, 514 : 인버터515 : AND 회로

516 : 인버터517 : AND 회로

NM1, NM2 : NMOS 트랜지스터PM1, PM2 : PMOS 트랜지스터

본 발명의 실시예에 관해 설명한다. 본 발명의 한 실시예에 있어서, 반도체 장치는 이하의 제1 내지 제6의 회로를 구비한다. 제1의 회로(예를 들면, 도 2의 어드레스 레지스터, X선택 회로, Y선택 회로 등의 어드레스 디코드계 회로)는 입력되는 클록 신호의 제1의 천이에 의거하여 생성되는 제1의 제어 신호와, 상기 클록 신호의 상기 제1의 천이에 후속되는 사이클의 제2의 천이에 의거하여 생성되는 제2의 제어 신호 중 어느 하나가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화된다. 제2의 회로(예를 들면, 도 2의 X선택 회로에 있어서의 워드선의 선택을 행하는 워드선 구동 회로와 그 제어회로 : 도 5의 C를 참조)는 상기 클록 신호의 상기 제1의 천이에 의거하여 생성되는 제3의 제어 신호와, 상기 클록 신호의 상기 제1의 천이에 후속되는 사이클의 제2의 천이에 의거하여 생성되는 제4의 제어 신호의 어느 하나가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 제1의 회로의 출력 결과를 받아서 동작한다. 제3의 회로(예를 들면, 도 2의 도 2의 센스 앰프(SA))는 상기 클록 신호의 상기 제1의 천이에 의거하여 생성되는 제5의 제어 신호가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 제2의 회로의 동작 결과에 의거하여 동작한다. 제4의 회로(예를 들면 도 2의 라이트 앰프(WA), 상기 제4의 회로는 제2의 회로와 동시에 활성화 되어도 좋다)는 상기 클록 신호의 상기 제2의 천이에 의거하여 생성되는 제6의 제어 신호가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화된다. 상기 클록 신호의 상기 제1의 천이에서 생성되는 상기 제어 신호에 따라 순차적으로 활성화되는 상기 제1의 회로와 상기 제2의 회로와 상기 제3의 회로에 의한 일련의 동작이 제1의 동작 사이클(예를 들면 리드 사이클)을 구성하고. 상기 클록 신호의 상기 제2의 천이에서 생성되는 상기 제어 신호에 따라 순차적으로 활성화되는 상기 제1의 회로와, 상기 제2의 회로, 및 상기 제4의 회로에 의한 일련의 동작이 제2의 동작 사이클(라이트 사이클)을 구성하고, 제5의 회로는 상기 제1의 동작 사이클과 상기 제2의 동작 사이클을 교대로 행하도록 제어한다(도 17 참조). 제6의 회로는(예를 들면, 도 2의 어드레스용 클록 발생 회로, 리드용 및 라이트용 펄스 발생 회로)는 상기 제1의 동작 사이클에서의 상기 제3의 회로와, 상기 제2의 동작 사이클에서의 상기 제1의 회로를 병행해 동작시키도록 상기 제3 및 상기 제2의 제어 신호의 타이밍을 제어한다. 마찬가지의 원리에 따라, 본 발명의 한 실시예에 있어서, 반도체 장치는 제1 내지 제5의 회로를 구비한다. 제1의 회로는(예를 들면, 도 2의 X선택 회로의 워드 드라이버에 의한 워드선의 선택)은 입력되는 클록 신호의 제1의 천이에 의거하여 생성되는 제1의 제어 신호와, 상기 클록 신호의 상기 제1의 천이에 후속되는 사이클의 제2의 천이에 의거하여 생성되는 제2의 제어 신호 중 어느 하나가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화된다. 제2의 회로(예를 들면, 도 2의 X선택 회로에 의한 워드선 구동 회로와 센스 앰프로 이루어짐)는 상기 클록 신호의 상기 제1의 천이에 의거하여 생성되는 제3의 제어 신호가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 제1의 회로의 출력 결과를 받아서 동작한다. 제3의 회로(도 2의 X선택 회로에 의한 워드선 구동 회로와 라이트 앰프)는 상기 클록 신호의 상기 제2의 천이에 의거하여 생성되는 제4의 제어 신호가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 제1의 회로의 출력 결과를 받아서 동작한다. 상기 클록 신호의 상기 제1의 천이에서 생성되는 상기 제어 신호에 따라 순차적으로 활성화되는 상기 제1의 회로와 상기 제2의 회로에 의한 일련의 동작이 제1의 동작 사이클을 구성하고, 상기 클록 신호의 상기 제2의 천이에서 생성되는 상기 제어 신호에 따라 순차적으로 활성화되는 상기 제1의 회로와 상기 제3의 회로에 의한 일련의 동작이 제2의 동작 사이클을 구성한다. 제4의 회로는 상기 제1의 동작 사이클과 상기 제2의 동작 사이클을 교대로 행하도록 제어한다. (도 17 참조). 제5의 회로(도 2의 어드레스용 클록 발생 회로(105), 리드용 펄스 발생 회로(106), 라이트용 펄스 발생 회로(107))는 상기 제1의 동작 사이클에서의 상기제2의 회로의 활성화와, 상기 제2의 동작 사이클에서의 상기 제1의 회로의 활성화에 관련되는 상기 제어 신호의 타이밍을 제어하고, 상기 제1의 동작 사이클에서의 상기 제2의 회로의 일부의 동작과 상기 제2의 동작 사이클에서의 상기 제1의 회로가 시간적으로 오버랩 하여 동작하도록, 제어한다.

본 발명의 양호한 실시예의 반도체 장치는, 도 2를 참조하면, 복수의 메모리 셀을 포함하는 메모리 셀 어레이(100), 어드레스 레지스터(104), 어드레스용 클록 발생 회로(105), 리드용 펄스 발생 회로(106), 라이트용 펄스 회로(107), 디코더(101, 103), 제어 회로(102)를 구비한다. 어드레스용 클록 발생 회로(105)는 입력되는 클록 신호의 제1의 천이에 의거하여 입력되는 리드 커맨드에 따라 리드용 클록(RC)을 생성하고, 상기 클록 신호의 상기 제1의 천이에 후속되는 사이클의 제2의 천이에 의거하여 입력되는 라이트 커맨드에 따라 라이트용 클록(WC)을 생성한다. 어드레스 레지스터(104)는 입력된 어드레스 신호를 상기 클록 신호에 의거하여 래치하고, 상기 어드레스용 클록 생성 회로로부터 출력되는 상기 리드용 클록(RC)과 상기 라이트용 클록(WC)을 입력하고, 상기 리드용 클록(RC)과 상기 라이트용 클록(WC)중 어느 하나가 활성화되는 경우에, 래치한 어드레스 신호를 출력한다. 리드용 펄스 발생 회로(106)는 상기 클록 신호의 상기 제1의 천이에 의거하여 리드용의 펄스 신호(RPB)를 생성한다. 라이트용 펄스 회로(107)는 상기 클록 신호의 상기 제1의 천이에 후속되는 사이클의 제2의 천이에 의거하여 라이트용의 펄스 신호(WPB)를 생성한다. 디코더(101, 103)는 상기 어드레스 레지스터로부터 출력되는 어드레스 신호를 받아서 디코드한다.

본 발명의 한 실시예의 반도체 기억 장치에 있어서, 제어회로(102)는 예를 들면 리드용 펄스 발생 회로로부터의 리드용의 펄스 신호(RPB)를 입력하고, 상기 리드용의 펄스 신호(RPB)에 의거하여 리드용의 원숏의 펄스 신호(ROS)를 생성하는 회로와, 상기 라이트용 펄스 회로로부터의 라이트용의 펄스 신호(WPB)를 입력하고, 상기 라이트용의 펄스 신호(WPB)에 의거하여, 라이트용의 원숏의 펄스 신호(WOS)를 생성하는 회로와, 상기 리드용의 원숏의 펄스 신호(ROS)와 상기 라이트용의 원숏의 펄스 신호(WOS)를 입력하고, 상기 리드용의 원숏의 펄스 신호(ROS)와 상기 라이트용의 원숏의 펄스 신호(WOS)의 어느 하나가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 디코더의 출력 결과를 받고, 선택된 워드선을 활성화 하는 회로(101, 및 도 5의 C 참조)를 구비하고 있다. 또한, 컨트롤 회로(102)는 상기 클록 신호의 상기 제1의 천이에 의거하여 입력되는 리드 커맨드에 따라 센스 인에이블 신호(SE)를 활성화 하는 회로와, 상기 클록 신호의 상기 제2의 천이에 의거하여 입력되는 라이트 커맨드에 따라 라이트 앰프(WA) 활성화 신호를 출력하는 회로를 구비하고 있다.

또한, 본 발명의 한 실시예의 반도체 기억 장치는 센스 인에이블 신호(SE)가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 선택된 셀에 접속되는 비트선에 판독된 데이터의 증폭을 행해 판독 데이터로서 출력하는 센스 앰프(SA)와, 상기 라이트 앰프(WA) 활성화 신호가 활성화를 지시하고 있는 경우에, 미리 정해진 소정의 기간 활성화 되고, 선택된 셀에의 기록을 행하는 라이트 앰프를 구비하고 있다.

본 발명의 한 실시예의 반도체 기억 장치에 있어서, 상기 클록 신호의 상기 제1의 천이에서 생성되는 상기 리드용 클록 및 펄스 신호에 의해 순차적으로 활성화되는 상기 디코더에 의한 어드레스의 디코드 동작과, 상기 선택된 워드선을 활성화 하는 회로에 의한 워드선의 선택 동작과, 상기 센스 앰프에 의한 센스 동작이 리드 사이클을 구성하고, 상기 클록 신호의 상기 제2의 천이에서 생성되는 상기 라이트용 클록 및 펄스 신호에 의해 순차적으로 활성화되는 상기 디코더에 의한 어드레스의 디코드 동작과, 상기 선택된 워드선을 활성화 하는 회로에 의한 워드선의 선택 동작과, 상기 라이트 앰프에 의한 기록 동작이 라이트 사이클을 구성하고 있다. 본 발명의 한 실시예의 반도체 기억 장치에 있어서, 라이트 데이터의 입력용 포트와 리드 데이터의 출력 포트가 각각 마련되어 있다.

본 발명의 한 실시예의 반도체 기억 장치에 있어서, 상기 리드 사이클과 상기 라이트 사이클을 교대로 행하도록 제어하는 회로(도 17 참조)와, 상기 리드 사이클에서의 상기 센스 앰프에 의한 센스 동작과, 상기 리드 사이클의 다음 사이클인 상기 라이트 사이클에서의 상기 디코더에 의한 어드레스의 디코드 동작을 병행해 동작시키도록 타이밍을 제어하는 회로(105, 106, 107)를 구비하고 있다. 이러한 구성에 의해, 구동 클록 신호의 주파수의 고속화를 도모하고 있다.

본 발명의 한 실시예의 반도체 기억 장치에 있어서는 상기 클록 신호의 상기 제1의 천이에서 생성되는 상기 리드용 클록 및 펄스 신호에 의해 순차적으로 활성화되는 상기 디코더(101의 X선택 회로, 103의 Y선택 회로 등)에 의한 디코드 동작과, 상기 선택된 워드선을 활성화 하는 회로에 의한 워드선의 선택 동작과, 상기센스 앰프에 의한 센스 동작이 리드 사이클을 구성하고, 상기 클록 신호의 상기 제2의 천이에서 생성되는 상기 라이트용 클록 및 펄스 신호에 의해 순차적으로 활성화되는 상기 디코더에 의한 어드레스의 디코드 동작과, 상기 선택된 워드선을 활성화 하는 회로에 의한 워드선의 선택 동작 및 상기 라이트 앰프에 의한 기록 동작과, 상기 프리차지 회로에 의한 프리차지 동작이 라이트 사이클을 구성하고, 상기 워드선의 선택 동작과 상기 기록 동작은 오버랩 하여 행해지고, 상기 리드 사이클과 상기 라이트 사이클을 교대로 행하는 제어가 행해지고, 상기 리드 사이클에서의 상기 센스 앰프에 의한 센스 동작과, 상기 리드 사이클의 다음 사이클인 상기 라이트 사이클에서의 상기 디코더에 의한 어드레스의 디코드 동작을 병행해 동작시키고, 상기 라이트 사이클에서의 상기 프리차지 회로에 의한 비트선의 프리차지 동작과, 상기 라이트 사이클의 다음 사이클인 리드 사이클에서의 상기 디코더에 의한 어드레스의 디코드 동작을 병행해 동작시키도록 타이밍을 제어하는 구성으로 하여도 좋다.

본 발명의 한 실시예의 반도체 기억 장치에 있어서, 상기 리드 사이클에서의 워드선의 선택 기간과, 상기 어드레스 레지스터로부터 상기 어드레스 디코더에 출력되는 어드레스 신호가 변화하는 타이밍의 스큐의 시간의 합인 제1의 시간이 상기 라이트 사이클에서의 워드선의 선택 기간과 상기 프리차지 기간의 합인 제2의 시간보다도 클 때, 상기 라이트용 클록(WC)과 상기 라이트용의 원숏의 펄스 신호(WOS)를 생성하기 위한 라이트용 펄스 신호(WPB)를 (제1의 시간 - 제2의 시간)/2 만큼 더욱 지연시키도록 제어하는 구성으로 된다.

본 발명의 한 실시예의 반도체 기억 장치에 있어서, 상기 리드 사이클에서의 워드선의 선택 기간과, 상기 어드레스 레지스터로부터 상기 어드레스 디코더에 출력되는 어드레스 신호가 변화하는 타이밍의 스큐의 시간의 합인 제1의 시간이 상기 라이트 사이클에서의 워드선의 선택 기간과 상기 프리차지 기간의 합인 제2의 시간보다도 작은 때, 상기 리드용 클록(RC)과 상기 리드용의 원숏 펄스(ROS)를 생성하기 위한 라이트용 펄스(RPB)를 (제2의 시간 - 제1의 시간)/2 만큼 더욱 지연시키도록 제어하는 구성으로 된다.

상기한 실시예로부터, 입력되는 클록 신호의 제1의 천이에 의거하여 생성되는 제1의 제어 신호에 따라 활성화 되고, 제1의 기간(A)의 제1의 동작을 행하는 제1의 회로와, 입력되는 상기 클록 신호의 상기 천이에 후속되는 제2의 천이에 의거하여 생성되는 제2의 제어 신호에 따라 활성화 되고, 제2의 기간(B)의 제2의 동작을 행하는 제2의 회로를 구비하고, 상기 제1의 동작과 상기 제2의 동작의 사이클이 교대로 행해지는 반도체 장치에 있어서, A > B인 경우, 상기 클록 신호의 주기를 (A B)/2로 하고, 상기 클록 신호의 상기 제2의 천이로부터 상기 제2의 회로의 동작의 시작까지의 지연에, 시간(A-B)/2 만큼의 지연을 부가하는 구성으로 하고, 클록 주기를 A로부터, (A + B)/2로 고속화 하는 구성이 도출된다. B > A인 경우에는 상기 클록 신호의 주기를 (A + B)/2로 하고, 상기 클록 신호의 상기 제1의 천이로부터 상기 제1의 회로의 동작의 시작까지의 지연에, 시간 (B-A)/2 만큼의 지연을 부가한다.

본 발명의 다른 실시예의 반도체 기억 장치에 있어서, 상기 클록 신호의 상기 제2의 천이를 상기 제1의 천이에 후속되는 사이클의 클록의 천이로 하는 대신에, 리드 커맨드와 라이트 커맨드로 이루어지는 커맨드 및 어드레스 신호를 상기 클록 신호의 하나의 펄스의 상승 엣지와 하강 엣지에서 샘플 하고, 상기 셀 어레이 블록에서의 디코드, 상기 센스 앰프의 활성화, 상기 라이트 앰프의 활성화는 상기 클록 신호의 상기 상승 엣지를 이용하여 생성하도록 하여도 좋다.

본 발명의 또다른 실시예의 반도체 기억 장치에 있어서, 상기 라이트 앰프의 입력 단자는 라이트 버스를 통하여 입력 레지스터의 출력 단자에 접속되고, 상기 입력 레지스터는 입력되는 상기 클록 신호에 동기하여 데이터 입력 단자에 공급되는 데이터를 래치하고, 상기 라이트 버스에 출력하고, 상기 라이트 앰프의 출력 단자는 라이트 데이터선에 접속되고, 상기 비트선은 기록용의 Y스위치를 통하여 상기 라이트 데이터선에 접속되고, 어드레스 신호가, 상기 메모리 셀 어레이의 행 선택을 행하는 X어드레스, 열 선택을 행하는 Y어드레스, 블록의 선택을 행하는 블록 선택 어드레스로 이루어지고, 상기 블록 선택 어드레스의 디코드 결과를 받고, 상기 라이트 앰프를 활성화 시키고, 상기 라이트 앰프는 상기 라이트 데이터선에 기록 데이터를 출력하고, 계속해서 상기 Y스위치의 선택이 행해지고, 온 된 상기 기록용의 Y스위치에 접속되는 비트선에는 기록 데이터가 전달되고, 계속해서 워드선을 선택하고, 선택된 셀에의 데이터의 기록이 행해지는 구성으로 하여도 좋다. 어드레스 신호는 블록 선택, Y어드레스, X어드레스의 순으로 비트 수가 많아지고, 디코드 시간, 및 스큐가 커진다. 이 때문에, 디코드된 순서로, 동작의 활성화를 행함으로써, 라이트 사이클의 고속화를 도모할 수 있다.

실시예

상기한 본 발명의 실시예에 관해 더욱 상세히 설명하기 위해, 본 발명의 실시예에 관해 도면을 참조하여 설명한다.

도 1은 본 발명의 실시예의 동작 원리를 모식적으로 설명하기 위한 타이밍도이다. 도 1에 있어서, 리드, 라이트의 화살선은 리드 사이클과 라이트 사이클을 각각 나타내고 있고, 1행째의 파형(실선)은 리드 사이클에서의 어드레스의 디코드와, 메모리 셀 어레이에 있어서의 워드선의 선택, 라이트 사이클에서의 어드레스의 디코드와, 워드선의 선택을 나타내고 있다. 센스 앰프, 라이트 앰프 활성화는 셀 어레이 블록의 센스 앰프(SA), 라이트 앰프(WA)의 활성화를 제어하는 신호를 나타내고, 비트선은 셀 어레이의 비트선 쌍의 전압 파형을 나타내고 있다. 워드선의 선택은 워드선의 HIGH 레벨 기간을 나타내고 있고, 디코드, 센스 앰프의 활성화 기간에는 워드선은 비선택(비활성화) 상태로 되고, 선택 셀에의 데이터의 기록을 행하는 라이트 앰프 활성화 기간에는 워드선은 선택 상태로 되어 있다.

리드 사이클은 리드 어드레스의 디코드와, 워드선의 선택 및 셀 선택, 센스 앰프의 활성화로 이루어지고, 라이트 사이클은 라이트 어드레스의 디코드와, 워드선의 선택, 라이트 앰프의 활성화, 비트선의 프리차지로 이루어진다.

라이트 사이클에서의 라이트 앰프 활성화 후의 비트선의 프리차지는 다음 리드 사이클에 대비하여 비트선을 미리 프리차지 하여 두기 위한 것이다.

도 1으로 부터 알 수 있는 바와 같이 본 실시예에서는 리드 사이클의 센스 앰프의 활성화와, 라이트 사이클에서의 어드레스의 디코드가 시간상 오버랩 하고있다. 그리고, 각 사이클의 기간은 리드 사이클과 라이트 사이클 중 긴 쪽의 사이클보다도 짧게 설정되고, 리드 사이클과 라이트 사이클 중 짧은 쪽의 사이클보다 길게 설정되어 있다.

도 2는 본 발명이 실시되는 메모리 디바이스의 기본 구성의 한 예를 도시한 도면이다. 본 발명의 기본 구성은 종래의 기술에서 참조한 구성과 동일하게 되어 있고, 리드 및 라이트 제어용의 제어 신호 등의 타이밍 제어의 방식이 서로 다르다. 즉, 종래의 기술에서 참조한 구성에서는 리드 사이클에서의 센스 앰프 활성화와, 라이트 사이클에서의 디코드의 오버랩 제어 등은 행해지지 않는다. 또한, 도 2에 도시한 메모리 디바이스의 각 구성 요소의 개략 설명은 본원 명세서의 종래의 기술에서 설명되어 있기 때문에 여기서는 중복을 피하기 위해 생략한다.

본 실시예에서는 셀 어레이 블록(10)에 있어서, 리드 사이클과 라이트 사이클이 교대로 행해지고, 리드 사이클에 있어서, X어드레스, Y어드레스, 블록 선택 어드레스를 X선택 회로(101), Y선택 회로, 컨트롤 회로(102)에 의해 디코드를 행하는 디코드 기간에 뒤이어서, 소정의 기간, 워드 드라이버(워드선을 구동하는 드라이버, 「X드라이버」라고도 한다)에 의해, 선택 워드선을 활성화 하고, 셀의 선택이 행해지고, 께속해서, 워드선을 비선택으로 하고, 센스 앰프(SA)의 활성화가 행해진다.

활성화 된 센스 앰프(SA)는 선택된 셀에 접속되는 비트선 쌍에 나타난 차전압(△V)(개략 100mV 이하)을 증폭하고, 판독 데이터에 대응하는 논리값의 신호를 리드 버스에 출력한다.

본 실시예에 있어서는 리드 사이클에서의 센스 앰프 활성화 기간과, 라이트사이클에서의 어드레스 디코드 기간이 시간축상에서 중첩되어 있고, 리드 사이클에서의 센스 앰프(SA)의 활성화 중에, 기록 어드레스 신호의 디코드가 행해진다. 즉, 리드 사이클과 라이트 사이클이 일부로 오버랩 하여, 사이클의 기간을 규정하는 클록 신호의 고속화를 가능하게 하고 있다.

본 실시예에 있어서, 리드 사이클과 라이트 사이클의 기간은 동등하게 설정된다.

셀 어레이 블록(10)에서는 라이트 사이클의 디코드 기간에 뒤이어서, 셀의 선택이 행해지고, 동시에 라이트 앰프(WA)가 활성화 되고, 선택된 셀에 접속되는 비트선 쌍은 기록 데이터에 대응한 전압으로 구동 된다.

본 실시예에 있어서, 비트선의 저 진폭화에 의해(도 1의 비트선에서는 리드시의 비트선 쌍의 차전압(△V)은 개략 100mV나 그 이하), 리드 후의 비트선의 프리차지 기간을 마련할 필요가 없다. 이것은 비트선 쌍에 나타난 차전압(△V)와 비교하여 다음 라이트 사이클에서 기록하여야 할 신호의 진폭이 크기 때문에, 프리차지를 행하지 않는다고 해도, 비트선에의 기록 동작이 가능하기 때문이다. 즉, 센스 앰프(SA)를 활성화 하고 데이터가 판독된 후의 비트선이 프리차지 되어야 할 기간에 비트선의 기록 데이터가 나타나도록 메모리 셀의 선택, 라이트 앰프의 활성화를 행하는 것이 가능해진다.

전술한 바와 같은 타이밍 제어를 실현함에 있어서, 리드/라이트의 워드선의 선택 기간(Word선 선택)을 가변으로(프로그램적으로 가능하게) 설정되는 구성으로하여도 좋다.

클록 신호(CLK)를 트리거로 하여 어드레스용 클록 발생 회로(105)로부터 출력되는 원숏 펄스의 리드용 클록(RC)에 의거하여, 어드레스 레지스터(104)는 래치한 어드레스 신호(리드 어드레스)를 출력한다. 어드레스 레지스터(104)로부터의 어드레스 신호를 입력으로 하는 X선택 회로(101), Y선택 회로(103), 컨트롤 회로(102) 내의 블록 선택 어드레스 디코더(도시 생략)에 있어서, 어드레스의 디코드 동작을 각각 행한다. 후술하는 바와 같이 컨트롤 회로(102)로부터의 제어 신호에 의해, X선택 회로(101) 내의 워드 드라이버(도시 생략)를 활성화함으로써, X선택 회로(101) 내의 X디코더(도시 생략)로 선택된 워드선이 활성화 된다.

센스 앰프(SA)의 활성화는 컨트롤 회로(102)로부터 출력되고, 센스 앰프(SA)에 공급되는 센스 인에이블 신호를 활성화 함으로써 행해진다.

클록 신호(CLK)를 트리거로 하여 어드레스용 클록 발생 회로(105)로부터 출력되는 라이트 클록 신호(WC)에 의거하여, 어드레스 레지스터(104)는 클록 신호로 래치한 어드레스 신호(라이트 어드레스)를 출력한다. 어드레스 레지스터(104)로부터의 어드레스 신호를 입력으로 하는 X선택 회로(101), Y선택 회로(103), 컨트롤 회로(102) 내의 블록 선택 어드레스 디코더(도시 생략)에 있어서, 어드레스의 디코드 동작을 각각 행한다. 라이트 앰프(WA)는 컨트롤 회로(102)로부터 출력되고, 라이트 앰프(WA)에 공급되는 라이트 앰프(WA) 활성화 신호(도시 생략)를 활성화 함으로써 행해진다.

도 3의 A는 리드용 펄스 발생 회로(106)와 라이트용 펄스 발생 회로(107)의출력 회로의 구성을 도시한 도면이다.

리드용 펄스 발생 회로(106)의 출력 회로는 고위측 전원(VDD)과 저위측 전원(VSS)(또는 GND) 사이에 접속되고 게이트가 공통 접속되고 출력 회로의 입력 단자에 접속되고, 드레인이 공통 접속되고 출력 회로의 출력 단자에 접속되어 있고, PMOS 트랜지스터(PM1)와 NMOS 트랜지스터(NM1)로 이루어지는 CMOS 인버터로 구성되어 있다. 라이트용 펄스 발생 회로(107)의 출력 회로 역시 PMOS 트랜지스터(PM2)와 NMOS 트랜지스터(NM2)로 이루어지는 CMOS 인버터로 구성되어 있다.

n개(n은 1 이상의 소정의 양의 정수)의 셀 어레이 블록(10)(Block1 내지 Blockn)에서는 리드 제어용 펄스(RPB)와 라이트 제어용 펄스(WPB)에 관해, 하강 엣지를 이용하고 있다. 이것은 트랜지스터의 사이즈(또는 W/L비)가 동일한 경우, NMOS 트랜지스터의 전류 구동 능력이 PMOS 트랜지스터보다도 높기 때문이다. 즉, NMOS 트랜지스터가 온 하여 CMOS 인버터의 출력 단자를 방전함으로써 출력 단자 전압이 고위측 전원 전압(VDD)으로부터 저위측 전원 전압(VSS)으로 내려가는 쪽이 PMOS 트랜지스터가 온 하여 CMOS 인버터의 출력 단자를 고위측 전원 전압(VDD)측으로 충전하고 출력 단자 전압이 저위측 전원 전압(VSS)으로부터 고위측 전원 전압(VDD)으로 상승하는 것보다 시간적으로 짧기 때문이다. 라이트 제어용 펄스(WPB)에 대해서도, 마찬가지 이유로 하강 엣지가 이용되고 있다.

그런데, 도 2 및 도 3의 A에 도시한 구성에 있어서, 리드 제어용 펄스(RPB)와 라이트 제어용 펄스(WPB)의 신호 배선이 각각 마련되어 있고, 펄스(RPB)의 신호배선이 배선 길이가 길기 때문에, 신호 배선의 원단부에서의 하향 파형이 무뎌진다. 클록 신호에 의거하여, 리드 사이클과 라이트 사이클을 교대로 반복하는 경우에는 각각의 펄스(RPB, WPB)의 주기는 2클록 주기(2tCK)로 된다. 이 때문에, 도 3의 B에 도시한 바와 같이 펄스(RPB, WPB)는 신호 배선의 원단부와 근단부의 각 셀 어레이 블록(10)에는 동일한 타이밍에 공급되게 된다. 즉, 리드 사이클에서 LOW 레벨로 하강한 펄스(RPB)는 다음 라이트 사이클 중에, 전원 전압 레벨로 상승하고 있고, 상기 라이트 사이클의 다음의 리드 사이클에 있어서 펄스(RPB)는 고위측 전원 전압(VDD)으로 설정되어 있다.

한편, 리드 사이클이 연속된 경우, 도 3의 C에 도시한 바와 같이 RPB의 신호 배선의 원단에서, 펄스(RPB)는 풀스윙 할 수 없기 때문에, 연속 동작의 사이클마다 클록이 상승 엣지로부터 펄스(RPB)의 하강까지의 지연 시간에 있어서 차이가 발생하여 오동작을 초래할 가능성이 있다. 이 경우, 도 4에 도시한 바와 같이 홀수 사이클에서 펄스를 발생하는 홀수 사이클용 펄스 발생 회로(41)와, 짝수 사이클에서 펄스를 발생하는 짝수 사이클용 펄스 발생 회로(42)를 구비하고, 홀수 사이클용 펄스 발생 회로(41)와 짝수 사이클용 펄스 발생 회로(42)는 홀수 사이클과 짝수 사이클의 펄스를 따로따로의 신호선에 송출하고, 셀 어레이 블록에서는 2개의 리시버(43 및 44)에서, 각각 홀수 사이클과 짝수 사이클의 펄스를 수신하고, 논리합 회로(OR 회로)(45)에서 리시버(43 및 44)의 출력의 논리합을 취하고, 셀 어레이 블록 내 기본 펄스 신호(BOS)를 출력하는 구성으로 하여도 좋다. 이러한 구성에 의해, 리드 사이클이 연속되는 경우에도, 서브 어레이 블록(10)에는 동일한 타이밍에원숏의 기본 펄스 신호(BOS)가 공급된다. 라이트 사이클이 연속되는 경우에 대해서도, 마찬가지 구성이 적용될 수 있음은 물론이다.

다음에, 본 발명의 한 실시예에 있어서의 셀 어레이 블록(10)(도 2 참조)에 있어서의 제어 펄스 신호의 발생에 관해 설명한다.

도 5의 A는 본 발명의 한 실시예에 있어서의 제어 신호(RPB, WPB, ROS, WOS)의 타이밍 파형을 도시한 도면이다. 제어 신호(RPB, WPB)는 도 2 및 도 3의 A를 참조하여 설명한 바와 같이 리드용 펄스 발생 회로(106), 라이트용 펄스 발생 회로(107)로부터 출력되고 컨트롤 회로(102)에 입력된다.

셀 어레이 블록(10) 내의 컨트롤 회로(102)에 있어서, 도 5의 A에 도시한 바와 같이 리드 제어용의 펄스(RPB)가 하강 엣지로부터, 워드선의 활성화 제어 신호로서 원숏의 ROS 펄스(펄스 폭(tPR))를 생성한다. 또한, 컨트롤 회로(102)에 있어서, 라이트 제어용의 펄스(WPB)가 하강 엣지로부터, 워드선의 활성화 제어 신호로서 원숏의 WOS 펄스(펄스 폭(tWR))를 생성한다. 생성된 펄스에 의거하여, 워드 펄스 폭(워드선이 HIGH 레벨로 되는 기간)이 결정된다.

리드 사이클에 있어서는 컨트롤 회로(102)로부터 X선택 회로(101)에 출력되는 ROS 펄스에 의거하여, X디코더에서 선택된 워드선을 구동하는 워드 드라이버의 활성화 기간(워드선의 선택 기간)이 설정되고, 라이트 사이클에 있어서는 WOS 펄스에 의거하여 워드 드라이버의 활성화 기간(워드선의 선택 기간)이 설정된다.

또한, 펄스 폭(tPR)은 리드시의 최소 필요 워드 펄스 폭이고,

펄스 폭(tPW)은 라이트시의 최소 필요 워드 펄스 폭이다.

일반적으로, tPR > tPW이다.

도 5의 C는 도 2의 컨트롤 회로(102)와 X선택 회로(101)(워드 드라이버)의 회로 구성을 설명하기 위한 도면이다. 도 5의 C를 참조하면, 펄스 신호(ROS와 WOS)를 입력하는 논리합 회로(51)와, 논리합 회로(51)의 출력과 블록 선택 어드레스를 입력으로 하는 AND 회로(52)를 구비하고, AND 회로(52)의 출력이 셀 어레이 블록 내 기본 펄스 신호(BOS)로 되고, 셀 어레이 블록 내 기본 펄스 신호(BOS)가 활성화 되어 있는 기간에, X어드레스의 디코드 결과에 의해 선택된 워드선이 워드 드라이버(53)로 구동된다.

도 5의 B에 도시한 바와 같이 셀 어레이 블록 내 기본 펄스 신호(BOS)의 펄스의 상승의 타이밍의 이전 및 하강의 타이밍의 이후에는 내부 어드레스의 변화의 스큐(내부 스큐)에 대해, 소정의 타이밍 마진(tH, tS)이 확보되어 있다. 셀 어레이 블록 내 기본 펄스 신호(BOS)가 활성화 되어 있는 동안(HIGH 레벨인 동안), 셀이 선택되어 있고, 내부 어드레스의 변화는 셀 어레이 블록 내 기본 펄스 신호(BOS)가 비활성화 기간에 행해진다. 예를 들면, X어드레스의 변화의 내부 스큐(어드레스 레지스터로부터 X디코더에 입력되는 X어드레스의 변화의 타이밍의 스큐)는 셀 어레이 블록 내 기본 펄스 신호(BOS)의 하강으로부터 tH 이후, 셀 어레이 블록 내 기본 펄스 신호(BOS)가 상승하기 보다 tS 이전의 범위로 된다.

본 실시예에서는 클록의 주기를 한계까지 단축 가능하게 하고 있고, 본 발명의 특징의 하나를 이루고 있다. 이하, 이 특징에 관해, 도 6의 타이밍도를 참조하여 설명한다. 도 6은 본 발명의 원리를 설명하기 위한 타이밍도인 도 1의 상세한한 예를 도시한 타이밍도이다.

클록 신호(CLK)의 상승 엣지에 의거하여 리드용 펄스 발생 회로(106)로부터 출력되는 펄스 신호(RPB)가 하강되고, 이 펄스 신호(RPB)에 의거하여, 원숏 펄스(ROS)가 생성되고, 워드 드라이버가 활성화 되고, 선택 워드선이 HIGH 레벨로 된다. 워드선의 선택 기간(펄스 폭(tPR))은 원숏 펄스(ROS)의 펄스 폭에 의해 규정된다.

도 6에 있어서, 클록 신호(CLK)의 상승 엣지로부터 내부 어드레스(X어드레스, Y어드레스, 블록 어드레스)의 변화점까지의 지연 시간을 tp1로 한다.

클록 신호(CLK)의 상승 엣지로부터, 셀 어레이 블록 내 기본 펄스 신호(BOS)의 상승, 따라서 워드선의 상승까지의 지연 시간을 tp3으로 한다.

X, Y, 블록 어드레스의 신호 파형의 해칭부는 내부 어드레스의 변화의 스큐(내부 스큐)를 나타내고 있다. 즉, 클록 신호(CLK)의 상승 엣지로부터, 내부 어드레스의 변화까지의 지연에는 어드레스 신호 파형의 해칭부의 좌단부터 해칭부 우단까지의 범위의 스큐(Skew)가 존재한다.

원숏 펄스(ROS)(펄스 폭(tPR))가 하강한 후, 즉 워드선이 하강한 후의 tSkew는 어드레스의 변화의 내부 스큐(어드레스의 해칭부)에 대응하고 있고, 어드레스 변화의 내부 스큐에 대해 소정의 타이밍 마진(tH, tS)을 확보한 셀 어레이 블록 내 기본 펄스 신호(BOS)의 LOW 레벨 기간(도 5의 B 참조)에 대응하고 있다.

다음의 라이트 사이클에 있어서, 클록 신호(CLK)의 상승 엣지에 의거하여 라이트용 펄스 발생 회로(107)로부터, 신호(RPB)가 생성되고, 원숏 펄스(WOS)가 생성되고, 선택 워드선이 HIGH 레벨로 된다. 워드선의 펄스 폭(tPW)은 원숏 펄스(WOS)의 펄스 폭으로 규정된다. 라이트 사이클에 있어서, 클록 신호(CLK)의 상승 엣지로부터, 내부 어드레스의 변화점까지의 지연 시간을 tp2, 클록 신호(CLK)의 상승으로부터, 셀 어레이 블록 내 리본 펄스 신호(BOS)의 상승, 따라서 워드선의 상승까지의 지연 시간을 tp4로 한다.

도 6에 있어서, 원숏 펄스(WOS)(펄스 폭(tPW))가 하강한 후, 즉 라이트 사이클에 있어서, 워드선이 하강한 후의 tR은 비트선의 프리차지 기간이다.

도 6에 있어서, 클록 신호(CLK)의 상승 엣지로부터, 지연(tp1)에서, 내부 어드레스(X어드레스, Y어드레스, 블록 어드레스)의 변화(디코드 처리 결과)가 얻어지고, 클록 신호(CLK)의 상승 엣지로부터, 지연(tp3) 후에, tPR 기간인 동안, 워드선이 선택되고, 워드선이 비선택으로 된 후(LOW 레벨로 하강된 후), 센스 앰프가 활성화되는 동작이 리드 사이클(Read Cycle)이다.

이 리드 사이클에 있어서, 셀 데이터의 판독을 위해 워드선이 HIGH 레벨로 되어 있는 기간(tPR)과 시간적으로 중첩되고, 다음 사이클의 클록 신호(CLK)가 상승되고 있고, 해당 클록 신호의 상승 천이로부터 지연(tp2)에서, 라이트 어드레스의 디코드 결과에 의한 내부 어드레스의 변화가 생기고 있다. 즉, 비트선에 판독된 선택 셀의 데이터를 센스 앰프로 증폭하고 판독한 센스 기간과, 라이트 어드레스의 디코드 기간은 중첩되어 있다. 이러한 구성은 본 발명의 특징의 하나를 이루고 있다.

라이트 사이클의 클록 신호의 상승 엣지로부터 지연(tp4)에서, 워드선이 선택되고, 워드련이 선택되고 있는 기간(tpW) 내에, 라이트 앰프로부터의 선택 셀에의 기록이 행해진다.

계속해서, 워드선이 비선택되고, 데이터 기록 후의 프리차지가 행해진다. 비트선과 전원 사이에 접속된 스위치를 포함하는 프리차지 회로(및, 비트선 쌍 사이에 접속되는 이퀄라이저 회로)가 활성화 되고, 비트선이 프리차지 된다.

도 6에 도시한 예에서는 라이트 사이클에서의 프리차지 기간(tR)과, 다음 사이클을 이루는 리드 사이클의 시작 시점은 시간적으로 중첩되어 있고, 라이트 사이클에서의 프리차지 동작과, 리드 어드레스의 디코드 동작은 시간적으로 중첩되어 행해지다. 이러한 구성은 본 발명의 특징의 하나를 이루고 있다.

즉, (T1) 어느 리드 사이클에서의 어드레스의 디코드와, 리드 사이클에 있어서 앞의 라이트 사이클의 비트선의 프리차지,

(T2) 리드 사이클에서의 워드선의 선택,

(T3) 리드 사이클에서의 센스 앰프의 활성화 기간과, 다음의 라이트 사이클의 어드레스의 디코드,

(T4) 라이트 사이클에서의 워드선의 선택과 라이트 앰프 활성화에 의한 셀에의 기록,

(T5) 라이트 사이클에서의 비트선의 프리차지와 다음의 리드 사이클의 어드레스의 디코드,

(T6) 다음의 리드 사이클에서의 워드선의 선택 등의 방식으로, 적어도, 리드 사이클의 종단 처리와 라이트 사이클의 최선 처리가 시간적으로 중첩되어 행해진다. 또한, T2, T3 … 등의 구간은 블록 신호(CLK)의 상승 엣지와 리드 커맨드에 의거하여 생성되는 원숏 펄스 신호 등에 의해, 그 기간(시간)이 규정되는 비동기 회로의 동작의 기간을 나타내고 있고, T2, T3, … 등은 클록을 트리거로 하여 규정되는 것은 아니다. 즉, 본 발명은 클록 동기형의 파이프라인 제어와는 다르다. 이에 관해서는 후술하기로 한다.

도 6으로부터, 다음 식 (1)이 성립되는 것을 알 수 있다.

리드 사이클 + 라이트 사이클 = tPR + tSKEW + tPWr + tR …(1)

(A) tPR + tSKEW = tPW + tR인 때, tp1 = tp2, tp3 = tp4로 되고, 가장 빠르고 리드와 라이트가 동일 타이밍으로 된다.

(B) tPR + tSKEW > tPW + tR인 때, 클록 신호의 상승으로부터, 라이트 어드레스의 변화점까지의 지연(tp2)과, 클록 신호의 상승으로부터 워드선의 활성화까지의 지연(tp4)의 패스에 있어서, {(tPR + tSKEW) - (tPW + tR)}/2 만큼 지연된다.

(C) tPR + tSKEW < tPW + tR인 때, 클록 신호의 상승으로부터, 리드 어드레스의 변화점까지의 지연(tp1)과, 클록 신호의 상승으로부터 워드선의 활성화까지의 지연(tp3)의 패스에 있어서, {(tPW + tR) - (tPR + tSKEW)}/2 만큼 지연된다.

클록(CLK)의 천이로부터 리드, 라이트용의 내부 어드레스의 변화점까지의 지연(tp1, tp2)을 더욱 지연시키기 위해서는 예를 들면, 도 2의 어드레스 레지스터(104)에 입력되는 리드용 클록(RC)과 라이트용 클록(WC)의 타이밍을 바꾸는 구성으로 하면 바람직하다.

클록(CLK)의 천이로부터 펄스(ROS, WOS)의 상승까지의 지연 시간(tp3, tp4)을 지연시키기 위해서는 예를 들면, 도 2의 리드용 펄스 발생 회로(106), 라이트용 펄스 발생 회로(107)에서, 리드 제어용 펄스(RPB), 라이트 제어용 펄스(WPB)의 타이밍을 지연시키는 구성으로 하면 좋다.

따라서, 라이트 사이클에서의 지연(tp2와 tp4)의 패스를 지연시키기 위해서는 어드레스 레지스터(104)에 입력되는 라이트용 클록(WC)의 타이밍을 지연시키고, 라이트용 펄스 발생 회로(107)에서 WPB의 타이밍을 지연시킴으로써 행해진다.

리드 사이클에서의 지연(tp1과 tp3)의 패스를 지연시키기 위해서는 어드레스 레지스터(104)에 입력되는 리드 클록(RC)의 타이밍을 지연시키고, 리드용 펄스 발생 회로(106)에서 RPB의 타이밍을 지연시킴으로써 행해진다.

도 7의 A는 어드레스 레지스터(104)의 구성을 도시한 도면으로서, 리드용 클록(RC)과, 라이트용 클록(WC)을 각각 이용하여, 도 6의 지연(tp1과 tp2)을 더욱 지연시키기 위한 구성을 도시한 도면이다. 도 7의 B은 도 7의 A에 있어서의, 클록 신호(CLK), 리드용 클록(RC), 라이트용 클록(WC)의 타이밍을 도시한 도면이다.

제1의 래치 회로(201)는 클록 신호(CLK)의 상승 엣지에서 어드레스 신호(Add)를 래치한다. 제1의 래치 회로(201)의 출력은 리드용 클록(RC)에서 온·오프 제어되는 패스 트랜지스터(206)와 인버터(204)를 통하여 출력된다. 또한 제1의 래치 회로(201)의 출력은 제2의 래치 회로(202)에 입력되고, 제2의 래치 회로(202)의 출력은 제3의 래치 회로(203)에 입력된다. 제2의 래치 회로(202)는 라이트용 클록(WC)의 하강 엣지에서 제1의 래치 회로(201)의 출력을 래치하고, 제3의 래치 회로(203)는 라이트용 클록(WC)의 상승 엣지에서 제2의 래치 회로(202)의 출력을 래치한다. 제3의 래치 회로(203)의 출력은 라이트용 클록(WC)에서 온·오프 제어되는 패스 트랜지스터(207)와 인버터(204)를 통하여 출력된다. 인버터(204)와 인버터(205)는 플립플롭을 구성하고, 패스 트랜지스터(206, 207)가 오프인 때, 직전의 출력의 논리값을 기억 보존한다. 또한, 제2, 제3의 래치 회로(202, 203)는 레이트 라이트(Late Write : 셀에의 데이터의 기록이 클록 신호(CLK)의 상승 엣지로부터 지연되어 행해진다) 제품이 아닌 경우에는 불필요하다.

도 7의 B에 도시한 바와 같이 어드레스 클록 발생 회로(105)에 있어서, 클록 신호(CLK)의 상승 엣지로부터의 리드 클록(RC)의 상승의 타이밍까지의 지연(tpd1)을 필요한 시간 지연시킴으로써, 도 7의 A의 어드레스 레지스터(104)에 있어서, 클록 신호(CLK)의 상승 엣지로부터, 인버터(204)로부터의 어드레스 신호의 출력까지의 지연 시간이 증대하고, 이 때문에, 리드 어드레스 신호가 어드레스 디코더에 공급되는 타이밍이 지연되고, 클록(CLK)의 상승 엣지로부터 내부 어드레스(X, Y, 블록 선택 어드레스)의 변화까지의 지연(도 6의 tp1)도 지연된다. 또한 어드레스 클록 발생 회로(105)에 있어서, 클록 신호(CLK)의 상승 엣지로부터의 라이트 클록(WC)의 상승의 타이밍까지의 지연(tpd2)을 필요한 시간 지연시킴으로써, 도 7의 A의 어드레스 레지스터(104)에 있어서, 클록(CLK)의 상승 엣지로부터, 인버터(204)로부터의 어드레스 신호의 출력까지의 지연 시간은 증대하고, 이 때문에, 리드 어드레스 신호가 어드레스 디코더에 공급되는 타이밍이 지연되고, 클록(CLK)의 상승 엣지로부터 내부 어드레스 신호(X, Y, 블록 선택 어드레스)의 변화까지의 지연(도 6의 tp2)도 지연되다. 또한, 어드레스용 클록 발생 회로(105)에있어서, 클록 신호(CLK)의 하강 엣지는 타이밍의 제어에는 사용되지 않는다.

다음에, 도 8 및 도 9를 참조하여, 본 발명의 한 실시예에 있어서의 어레이 블록의 리드 동작을 설명한다. 도 9에는 도 2에 도시한 셀 어레이 블록의 비트선계의 회로 구성이 도시되어 있다.

도 9를 참조하면, 셀(110)은 비트선 쌍(B, /B)과 워드선(WL)에 접속 되어 있다. 비트선 쌍(B, /B) 사이에는 게이트에 Y선택 신호가 접속된 PMOS 트랜지스터(117)의 소스와 드레인이 접속되고, PMOS 트랜지스터(117)의 소스 단자 및 드레인 단자와 전원(VDD) 사이에는 게이트에 Y선택 신호가 접속된 2개의 PMOS 트랜지스터(113, 116)가 접속되어 있고, 트랜지스터(111, 112, 117)는 Y선택 신호가 LOW 레벨인 때(비선택), 비트선 쌍(B, /B)을 프리차지 및 이퀄라이즈 한다. 또한 비트선 쌍(B)과 RD(리드 데이터)선과의 사이에 접속된 Y스위치(113)와, 비트선 쌍(B)과 WD(워드 데이터)선과의 사이에 접속된 Y스위치(114)와, 비트선 쌍(/B)과 상보의 RD선과의 사이에 접속된 Y스위치(116)와, 비트선 쌍(/Bb) 상보의 WD선과의 사이에 접속된 Y스위치(115)를 구비하고, 센스 앰프(SA)(119)의 출력은 리드 버스(Read Bus)에 접속되고, 라이트 앰프(118)의 입력은 라이트 버스(Write Bus)에 접속되고, 리드 버스는 출력 레지스터(도 2의 108)에 접속되고, 라이트 버스는 입력 레지스터(도 2의 109)의 입력 단자에 접속되어 있다. 타이밍 펄스 폭 컨트롤 회로(120)는 도 2의 컨트롤 회로(102)에 포함되고, 리드 및 라이트용의 워드선 활성화용의 원숏의 펄스 신호(ROS와 WOS)(RPB, WPB 신호로부터 각각 생성된 원숏 펄스)를 입력하고, 펄스 신호(ROS)에 의거하여, 예를 들면 펄스 신호(ROS)가 L0W 레벨로하강한 후에 소정의 펄스 폭의 센스 인에이블 신호(SE)를 출력하는 제어를 행하고, 또한 해당 펄스(WOS)에 의거하여, 라이트 앰프(WA) 활성화 신호의 타이밍 및 펄스 폭을 조정하여 출력한다. 센스 앰프(119)는 입력되는 센스 인에이블 신호(SE)에 의해 활성화 되고, 라이트 앰프(118)는 입력되는 라이트 앰프(WA) 활성화 신호에 의해 활성화 된다.

도 8을 참조하면, 워드선(WL), Y선택 신호(Y)가 HIGH 레벨로 되고, 셀의 선택이 행해지고, 선택된 메모리 셀의 보존 데이터에 응한 차전압(△V)이 비트선 쌍(B, /B) 사이에 나타난다.

계속해서, 워드선(WL), Y스위치가 LOW 레벨로 하강하고, 센스 인에이블 신호(SE)가 활성화 된다(HIGH 레벨로 상승한다).

이 때, 다음의 라이트 사이클의 어드레스(X, Y 블록 선택 어드레스)의 변화가 생긴다. 도 8에 있어서, X, Y 블록 선택 어드레스의, 화살표로 범위가 규정되는 스큐(Skew)는 어드레스의 변화점의 스큐(어드레스 레지스터(104)로부터 셀 어레이 블록의 X, Y 블록 선택 어드레스 디코더에 공급되는 내부 어드레스의 변화점의 스큐)이다.

도 8에 도시한 바와 같이 본 실시예에 있어서는 센스 인에이블 신호(SE)의 LOW 레벨로부터 HIGH 레벨로의 상승과, X, Y 블록 선택 어드레스의 변화는 동시에 행해진다.

도 8에 있어서, 센스 인에이블 신호(SE)가 HIGH 레벨인 센스 기간의 tRR은 비트선 쌍(B, /B)의 리커버리 기간이고, △V의 차전압의 비트선 쌍을 동일전압(VCC)으로 한다. 센스 기간에, 센스 앰프(119)(도 9 참조)로부터 리드 버스에 판독 데이터가 출력된다.

또한, 리드 동작시의 비트선 쌍의 진폭(차전압)(△V)은 센스 앰프(119)(참조)가, 정상적으로 동작할 수 있는 최소의 전압으로 설정된다. 예를 들면, 100mV 정도 또는 그 이하로 된다.

비트선 쌍이 차전압이 OV로 리커버하기 까지의 시간(tRR)보다도 빠르게, 다음의 라이트 사이클의 어드레스의 스큐가 끝나면, tRR보다도 앞에, 다음의 워드선의 선택을 시작시킨다. 이것은 리드 사이클의 다음의 사이클이 라이트 사이클이기 때문에 비트선 쌍의 리커버리가 불충분하더라도, 기록 동작이 가능하기 때문이다. 또한, 리드 사이클이 연속되는 경우, 비트선 쌍의 차전압(0V)으로 리커버리 하지 않고서, 다음의 리드 사이클로 이행하면, 비트선 쌍의 차전압이 오프셋으로서 존재한 채로 판독 동작이 행해져 버린다. 이 때문에, 리드 사이클이 연속되는 경우에는 리커버리 동작이 행해진다.

다음에, 본 실시예의 셀 어레이 블록(10)(도 2 참조)에 있어서의 라이트 동작에 관해 설명한다. 도 10은 본 실시예의 셀 어레이 블록에 있어서의 라이트 동작을 설명하기 위한 타이밍도이다. 도 10에 있어서, WL과 Y는 워드선과 Y선택 신호(도 9 참조)이고, WA는 라이트 앰프의 활성화 신호를 나타내고 있고, 어드레스, 라이트 버스(Write Bus)의 신호 파형의 tSKEW(해칭부)는 라이트 어드레스의 변화의 스큐이다. 또한, 셀 반전에 필요한 펄스 폭이 tpW이고, 비트선 쌍의 차전압이 0V까지 리커버 하는 시간이 tR(프리차지 기간)이다. 라이트 사이클의 다음의 사이클이리드 사이클이기 때문에, 프리차지가 필요하다. 보통, tR > tSKEW이다.

다음에, 도 11의 타이밍도을 참조하여, 본 발명의 한 실시예의 변형예로서, 라이트 사이클을 단축하는 방법에 관해 설명한다.

도 11에 있어서,

WL은 워드선의 파형이고,

Y는 Y선택 신호(도 9 참조)의 신호 파형이고,

WA는 라이트 앰프의 활성화의 상태를 나타내는 것으로, 라이트 앰프에 입력되는 라이트 인에이블 신호의 파형이고,

WD는 도 9의 라이트 데이터선 쌍WD의 전압 파형이고,

Write Bus는 도 2, 도 9의 라이트 버스의 신호이고,

SKEWX는 X어드레스의 변화의 스큐이고,

SKEWY는 Y어드레스의 변화의 스큐이고,

SKEW BLOCK 선택은 블록 선택 어드레스의 변화의 스큐이다.

어드레스 신호에 있어서의 비트 폭이 많을 수록, 디코더의 단 수는 깊어지고, 보통, X계의 어드레스가 가장 비트 폭이 크고, 다음으로 Y계의 어드레스, 계속해서 블록계의 어드레스의 순으로 된다.

본 실시예에서는 X계, Y계, 블록계의 어드레스 사이의 스큐의 차를 이용하여, 워드선(WL)보다도, Y어드레스, Y어드레스보다도 라이트 앰프(WA)의 활성화를 전도(前倒)함으로써, 라이트 사이클을 단축화 하고 있다. 우선, 라이트 버스(Write Bus ; 이하 라이트 버스라고 함)의 데이터를 입력으로 하는 라이트 앰프(WA)를 활성화 하고, 활성화 된 라이트 앰프(WA)로부터 상보의 WD에 데이터가 출력되고, 지연 시간(tB)를 거처서, Y선택 신호가 HIGH 레벨로 되고, 상보의 WD에 접속하는 Y스위치(114, 115)가 온 하고, 비트선 쌍(B, /B)은 라이트 앰프(WA)로부터의 기록 데이터로 구동된다. 또한, 셀의 반전은 빠르기 때문에, 비트선의 전압이 내려가는 시점에, 워드선(WL)을 상승시키는 구성으로 하여도 좋다. 도 11에 도시한 예에서는 Y스위치(114, 115)가 온하고 나서 지연 시간(tA)을 거친 시점(비트선의 전압이 어느 정도 내려간 시점), 워드선(WL)이 상승하고, 셀이 선택되고, 셀(110)에의 기록(셀 반전)이 행해진다.

라이트 데이터선(WD), 라이트 앰프(WA), 라이트 버스는 라이트 사이클만으로 동작하기 때문에, 앞의 리드 사이클의 종단부와는 무관계하게 되고, 선행해, 라이트 데이터선(WD)의 전압을 내린다. 이로써, 비트선 쌍(B, /B)의 하강이 빨라진다.

상기한 바와 같이 본 실시예에서는 리드 사이클의 센스 기간과 라이트 사이클의 어드레스 디코드 기간을 오버랩시키는 제어를 행하고 있지만, 그 동작 원리는 파이프라인 방식과는 완전히 서로 다르다.

이하에서는 본 실시예의 리드/라이트 오버랩 방식에 관해, 종래의 파이프라인 방식을 비교예로서 설명한다.

보통의 파이프라인 방식의 경우, 도 12에 도시한 바와 같이 A3 어드레스의 디코드 중에, 앞의 사이클의 A2의 리드 데이터를 센스 출력하는 부분을 병행 처리하기 위해서는 A3의 클록 엣지를 트리거로 하여 센스 앰프를 활성화 하는 제어가 행해진다.

이에 대해, 본 실시예에서는 리드 사이클의 A2의 엣지를 트리거로 하여, 센스 앰프(SA 인에이블)를 활성화 하고 있다.

도 13은 센스 앰프에 공급하는 센스 인에이블 신호(SE)를 생성하는 회로의 한 실시예의 구성을 도시한 도면이다. 리드용 펄스 발생 회로(301)(도 2의 106에 대응한다)는 클록 신호를 지연시키는 짝수단의 제1, 제2의 인버터(302, 303)로 이루어지는 인버터 열과, 해당 인버터 열의 출력을 반전시키는 제3의 인버터(304)와, 제2, 제3의 인버터(303, 304)의 출력을 입력으로 하는 AND 회로(305)를 구비하고, 클록 신호(CLK)의 상승 엣지로부터 원숏의 리드용 펄스(RPB)를 생성한다. 단, 도 13에 있어서, 리드용 펄스 발생 회로(301)로부터 출력되는 리드용 펄스(RPB)는 도 3의 B에 도시된 리드용 펄스(RPB)와 같이 클록 신호(CLK)의 하강 엣지에서 결정되는 것이 아니라, 클록 신호(CLK)의 상승으로부터, 제1, 제2의 인버터(302, 303)의 지연 시간 만큼 지연되고, 상승하고, 펄스 폭이 제3의 인버터(304)의 지연 시간으로 규정되는 펄스로 이루어진다. 또한, 도 13에 도시한 예에서는 커맨드(R/W 커맨드)를 각각의 셀 어레이 블록의 컨트롤 회로(102)(도 2 참조)가 입력하고 센스 인에이블 신호, 라이트 앰프 인에이블 신호를 생성하는 구성으로 되고, 컨트롤 회로(102) 내에서, 각각 리드용 펄스(RPB), 라이트용 펄스(WPB)를 생성하는 구성으로 하여도 좋다.

제1의 레지스터(311)는 리드 커맨드(RE)(리드 인에이블)를 클록 신호(CLK)의 상승 엣지에서 래치하고, 제1의 레지스터(311)의 출력과 RPB를 입력으로 하는 AND 회로(314)가, SA 인에이블 신호(센스 인에이블 신호(SE)와 등가)를 출력한다.

또한, 라이트용 펄스 발생 회로(313)(도 2의 107에 대응)는 리드용 펄스 발생 회로(301)과 마찬가지로 되고, 클록 신호(CLK)로부터 원숏의 라이트용 펄스 신호(WPB)를 생성한다. 제2의 레지스터(312)는 라이트 커맨드(WE)(라이트 인에이블)를 클록 신호(CLK)의 상승 엣지에서 래치하고, 제2의 레지스터(312)의 출력과 신호(WPB)를 입력으로 하는 AND 회로(315)가 WA 활성화 신호를 출력한다.

도 14는 비교예로서, 파이프라인 방식에 따라, 센스 인에이블 신호(SE)를 생성하는 회로의 구성을 도시한 도면이다. 도 14를 참조하면, 리드용 펄스 발생 회로(301)의 출력과, 2단 종속 접속된 레지스터(311, 316)을 구비하고, AND 회로(314)에 의한, 레지스터(316)의 출력과 리드용 펄스 발생 회로(301)의 출력의 논리곱(AND) 출력이 SA 인에이블 신호(센스 인에이블 신호(SE)와 등가)로 된다. 상기한 바와 같이 본 발명은 파이프라인 방식과는 다른 타이밍 제어를 행하고 있다.

다음에, 본 발명의 다른 실시예에 관해 설명한다.

본 발명은 파이프라인 방식으로 리드/라이트를 오버랩시키는 제어 방식을 채용하지 않는다. 이 때문에, 하나의 클록 엣지에서 어드레스나 커맨드를 받아들이고, 스테이트가 정해지면, 내부에서는 리드/라이트를 독립하여, 동작시키는 것이 가능하다. 그래서, 1클록 사이클에서, 리드와 라이트를 오버랩 시켜서 실행시키는 것도 가능하다. 도 15는 본 발명의 다른 실시예의 동작을 설명하기 위한 타이밍도이다.

도 15에 도시한 바와 같이 클록 신호(CLK)의 상승과 하강의 양쪽을 트리거로서 이용하고 있고, 어드레스 레지스터(104) 및 어드레스용 클록 회로(105)(도 2 참조)에서는 어드레스 신호, 리드/라이트(RE/WE) 커맨드를 받아들인다. 도 15에 있어서, 리드 커맨드(RE), 및 어드레스(A1과 A3)는 클록 신호(CLK)의 상승 엣지에서 받아들여지고, 라이트 커맨드(W), 및 어드레스(A2)는 클록 신호(CLK)가 하강 엣지에서 받아들여져 있다.

한편, 셀 어레이 블록(10) 내부에서의 디코드, 센스 앰프(SA)의 활성화, 라이트 앰프(WA)의 활성화는 클록 신호(CLK)의 상승 엣지만을 이용하여 생성하고 있다.

도 16의 A는 도 15에 도시한 타이밍 동작을 행하는 회로 구성의 한 예를 도시한 도면이다. 이 회로는 컨트롤 회로(102)(도 2 참조)에 있어서, 하나의 클록 엣지로부터 센스 앰프 인에이블 신호와 라이트 앰프 인에이블 신호를 생성하는 회로이고, 도 16(B)에 도시한 바와 같이 클록 신호(CLK)의 LOW로부터 HIGH로의 상승 엣지가, 리드용, 클록 신호(CLK)의 HIGH로부터 LOW로의 하강 엣지가 라이트용으로 결정되어 있는 것으로 한다.

도 16의 A를 참조하면, 클록 신호를 입력하는 제1의 펄스 발생 회로(414)와, 리드 커맨드(RE)를 클록 신호(CLK)의 상승에서 래치하는 제1의 레지스터(411)와, 라이트 커맨드(WE)를 클록 신호(CLK)의 상승에서 래치하는 제2의 레지스터(412)와, 클록 신호(CLK)를 지연시키는 지연 회로(415)와, 지연 회로(415)의 출력 신호를 입력하여 펄스 신호를 발생하는 제2의 펄스 발생 회로(413)와, 제1의 펄스 발생 회로(414)와 제1의 레지스터(411)의 출력을 입력으로 하는 제1의 AND 회로(416)와, 제2의 펄스 발생 회로(413)와 제2의 레지스터(412)의 출력을 입력으로 하는 제2의AND 회로(417)를 구비하고, 제1의 AND 회로(416)의 출력으로부터 센스 인에이블 신호가 출력되고, 제2의 AND 회로(417)로부터 라이트 앰프(WA) 활성화 신호가 출력된다.

도 16의 C에 도시한 바와 같이 클록 신호(CLK)의 주기(tcyc)는 일정하여도, 듀티 에러 등에 의해, HIGH 레벨 기간, LOW 레벨 기간은 어긋가기 쉽다. 이 실시예에서는 클록의 상승 엣지만을 이용하여 동작 타이밍을 정하고 있기 때문에, 타이밍의 정밀도, 안정성이 향상하고, 클록의 상승 엣지와 하강 엣지를 이용하여 타이밍을 정한 구성에 비하여 성능을 향상시킬 수 있다.

다음에, 리드/라이트 사이클의 교대 동작의 내부 제어 펄스 발생에 관해 설명한다. 도 17은 리드, 라이트용의 제어 신호를 교대로 발생하는 회로의 구성의 한 예를 도시한 도면으로서, 어드레스용 클록 발생 회로(105) 등에 이용된다. 도 17을 참조하면, 이 회로는 리드 커맨드(RE)를 입력하는 2입력 AND 회로(515)와, 2입력 AND 회로(515)의 출력을 입력하고 클록 신호(CLK)의 상승 엣지에서 래치하는 제1의 레지스터(511)와, 제1의 레지스터(511)의 출력을 반전하는 제1의 인버터(513)를 구비하고, 제1의 인버터(513)의 출력은 2입력 AND 회로(515)에 귀환 입력되고, 제1의 인버터(513)의 출력을 입력하는 제2의 인버터(516)를 구비하고 있다. 또한, 라이트 커맨드(WE)를 입력하는 3입력 AND 회로(517)와, 3입력 AND 회로(517)의 출력을 입력하고 클록 신호(CLK)의 상승 엣지에서 래치하는 제2의 레지스터(512)와, 제2의 레지스터(512)의 출력을 반전하는 제3의 인버터(514)를 구비하고, 제2, 3의 인버터(516, 514)의 출력은 3입력 AND 회로(517)에 입력되고, 제1 및 제2의 레지스터(511, 512)의 출력 단자로부터 리드(Read) 활성 신호, 및 라이트(Write) 활성 신호가 각각 출력된다. 또한, 제1 및 제2의 레지스터(511, 512)로부터 출력되는 리드 활성 신호 및 라이트 활성 신호는 예를 들면, 도 13의 레지스터(311 및 312)로부터의 출력 신호와 마찬가지로, 대응하는 2개의 AND 회로(도 13의 314, 315 참조)에 각각 입력되고, 리드 제어용 펄스, 라이트 제어용 펄스와의 논리곱 출력을 센스 앰프(SA) 인에이블 신호, 라이트 앰프(WA) 활성화 신호로서 출력하도록 하여도 좋다.

리드 활성화시에는 AND 회로(515)에 있어서, 앞 사이클의 값의 반전 데이터(a)(제1의 인버터(513)의 출력)와, 리드 커맨드(RE)와의 논리곱으로 판단되고, AND 회로(515)의 출력은 클록 신호(CLK)의 상승 엣지에서 제1의 레지스터(511)에 받아들여지고, 이로써 1클록 사이클마다 리드가 활성화 된다.

라이트 활성화시에는 AND 회로(517)에 있어서, 앞 사이클의 반전 데이터(b)(제3의 인버터(514)의 출력)와, 라이트 커맨드(WE)와의 논리곱과, 앞 사이클의 리드 활성화 상태(a')(인버터(516)의 출력)의 논리곱으로 판단되고, AND 회로(517)의 출력은 클록 신호(CLK)의 상승 엣지에서 제2의 레지스터(512)에 받아들여지고, 1사이클마다 라이트 액티브로 된다. 라이트의 판정에는 리드 활성화 상태(a')에 의거하고 있기 때문에, 리드/라이트는 1사이클 비키여서 교대로 활성화 되게 된다. 제1, 제2의 레지스터(511, 512)의 출력 신호를 이용하여, 리드 활성화, 라이트의 활성화가 행해진다.

본 발명은 리드 사이클과 라이트 사이클이 교대로 행해지는 QDR 방식의 SRAM 등에 적용하기 알맞게 되지만, 리드 사이클이 연속하여 행해지는 경우에 최적화 된타이밍 제어 또는 라이트 사이클이 연속하여 행해지는 경우에 최적화 된 타이밍 제어와, 리드 사이클과 라이트 사이클이 교대로 행해지는 경우에 최적화 된 타이밍 제어를 전환하는 수단을 구비함으로써, 리드 사이클(또는 라이트 사이클)이 연속하여 행해지는 DDR 방식의 SRAM에 적용하는 것이 가능하다. 또한 본 발명은 I/O 세퍼레이트형의 QDR/DDR 방식의 SRAM 등에 적용하는데 알맞게 되지만, 그러한 SRAM 등에 한정된 것이 아님은 물론이다. 또한, 본 발명에 관한 타이밍 제어 방법은 반도체 메모리 디바이스 이외에도, 메모리를 내장한 논리 집적회로나, 클록 엣지에 의해 생성되는 원숏의 펄스 신호에 의해, 동작 타이밍의 제어가 행해지는 임의의 회로에도 마찬가지로 적용할 수 있다.

이상 본 발명을 상기 실시예에 입각하여 설명하였지만, 본 발명은 상기 실시예의 구성에만 한정되는 것이 아니고, 본원 특허청구의 범위의 청구항의 발명의 범위 내에서 당업자라면 이룰 수 있는 각종 변형, 수정을 포함하는 것은 물론이다.

이상 설명한 바와 같이 본 발명에 의하면, 리드 사이클의 센스 동작을 라이트 동작의 디코드 기간과 서로 겹쳐지게 하는 타이밍 제어를 행하는 구성으로 함으로써, 동작 주파수를 더욱 향상시킬 수 있다.

또한, 본 발명에 의하면, 어드레스의 비트 폭에 의한 디코드 시간을 고려하고, 라이트 앰프, Y스위치, 워드선의 활성화를 제어하는 구성으로 함으로써, 라이트 사이클을 고속화 할 수 있다.

Claims

입력되는 클록 신호의 제1의 천이에 의거하여 생성되는 제1의 제어 신호와, 상기 클록 신호의 상기 제1의 천이에 후속되는 사이클의 제2의 천이에 의거하여 생성되는 제2의 제어 신호 중 어느 하나가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화되는 제1의 회로와,

상기 클록 신호의 상기 제1의 천이에 의거하여 생성되는 제3의 제어 신호가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 제1의 회로의 출력 결과를 받아서 동작하는 제2의 회로와,

상기 클록 신호의 상기 제2의 천이에 의거하여 생성되는 제4의 제어 신호가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 제1의 회로의 출력 결과를 받아서 동작하는 제3의 회로를 구비하고,

상기 클록 신호의 상기 제1의 천이에서 생성되는 상기 제어 신호에 따라 순차적으로 활성화되는 상기 제1의 회로와 상기 제2의 회로에 의한 일련의 동작이 제1의 동작 사이클을 구성하고,

상기 클록 신호의 상기 제2의 천이에서 생성되는 상기 제어 신호에 따라 순차적으로 활성화되는 상기 제1의 회로와 상기 제3의 회로에 의한 일련의 동작이 제2의 동작 사이클을 구성하고,

상기 제1의 동작 사이클과 상기 제2의 동작 사이클을 교대로 행하도록 제어하는 회로와,

상기 제1의 동작 사이클에서의 상기 제2의 회로의 활성화와, 상기 제2의 동작 사이클에서의 상기 제1의 회로의 활성화에 관련되는 상기 제어 신호의 타이밍을 제어하고, 상기 제1의 동작 사이클에서의 상기 제2의 회로의 일부의 동작과 상기 제2의 동작 사이클에서의 상기 제1의 회로의 동작이 시간적으로 오버랩 하도록 제어하는 회로를 구비하고 있는 것을 특징으로 하는 반도체 장치.
입력되는 클록 신호의 제1의 천이에 의거하여 생성되는 제1의 제어 신호와, 상기 클록 신호의 상기 제1의 천이에 후속되는 사이클의 제2의 천이에 의거하여 생성되는 제2의 제어 신호 중 어느 하나가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화되는 제1의 회로와,

상기 클록 신호의 상기 제1의 천이에 의거하여 생성되는 제3의 제어 신호와, 상기 클록 신호의 상기 제2의 천이에 의거하여 생성되는 제4의 제어 신호의 어느 하나가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 제1의 회로의 출력 결과를 받아서 동작하는 제2의 회로와,

상기 클록 신호의 상기 제1의 천이에 의거하여 생성되는 제5의 제어 신호가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 제2의 회로의 동작 결과에 의거하여 동작하는 제3의 회로와,

상기 클록 신호의 상기 제2의 천이에 의거하여 생성되는 제6의 제어 신호가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화되는 제4의 회로를 구비하고,

상기 클록 신호의 상기 제1의 천이에서 생성되는 상기 제어 신호에 따라 순차적으로 활성화되는 상기 제1의 회로, 상기 제2의 회로 및 상기 제3의 회로에 의한 일련의 동작이 제1의 동작 사이클을 구성하고,

상기 클록 신호의 상기 제2의 천이에서 생성되는 상기 제어 신호에 따라 순차적으로 활성화되는 상기 제1의 회로, 상기 제2의 회로 및 상기 제4의 회로에 의한 일련의 동작이 제2의 동작 사이클을 구성하고,

상기 제1의 동작 사이클과 상기 제2의 동작 사이클을 교대로 행하도록 제어하는 회로와,

상기 제1의 동작 사이클에서의 상기 제3의 회로와, 상기 제2의 동작 사이클에서의 상기 제1의 회로를 병행해 동작시키도록 상기 제3의 제어 신호 및 상기 제2의 제어 신호의 타이밍을 제어하는 회로를 구비하고 있는 것을 특징으로 하는 반도체 장치.
제1항 또는 제2항에 있어서,

상기 제4의 제어 신호와 상기 제6의 제어 신호가, 상기 클록 신호의 상기 제1의 천이에 의거하여 생성되는 것을 특징으로 하는 반도체 장치.
복수의 메모리 셀을 갖는 메모리 셀 어레이와,

입력된 어드레스 신호를 입력된 클록 신호에 의해 래치함과 함께, 상기 클록 신호의 제1의 천이에 의거하여 생성되는 제1의 제어 신호와, 상기 클록 신호의 상기 제1의 천이에 후속되는 사이클의 제2의 천이에 의거하여 생성되는 제2의 제어신호 중 어느 하나가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 래치한 어드레스 신호를 출력하는 어드레스 레지스터, 및 상기 어드레스 레지스터로부터 출력되는 어드레스 신호를 입력하여 디코드하는 디코더와,

상기 클록 신호의 상기 제1의 천이에 의거하여, 리드 활성화용의 제3의 제어 신호를 생성하고, 상기 클록 신호의 상기 제1의 천이에 후속되는 사이클의 제2의 천이에 의거하여 라이트 활성화용의 제4의 제어 신호를 생성하는 회로와,

상기 클록 신호의 상기 제1의 천이에 의거하여 생성되는 상기 제3의 제어 신호와 상기 제4의 제어 신호의 어느 하나가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 디코더로 선택된 워드선을 활성화 시키고, 워드선의 선택을 행하는 회로와,

상기 클록 신호의 상기 제1의 천이에 의거하여 생성되는 제5의 제어 신호가 활성화되는 경우, 미리 정해진 소정의 기간 활성화 되고, 선택된 셀의 비트선에 판독된 데이터의 증폭을 행해 판독 데이터로서 출력하는 센스 앰프와,

상기 클록 신호의 상기 제2의 천이에 의거하여 생성되는 제6의 제어 신호가 활성화되는 경우, 미리 정해진 소정의 기간 활성화 되고, 선택된 셀에의 기록을 행하는 라이트 앰프를 구비하고,

입력되는 클록 신호의 상기 제1의 천이에서 생성되는 상기 제어 신호에 의해, 순차적으로 활성화되는 상기 디코더에 의한 어드레스의 디코드 동작과, 상기 디코더로 선택된 워드선을 활성화 하는 워드선 선택 동작과, 상기 센스 앰프에 의한 센스 동작이 리드 사이클을 구성하고,

상기 클록 신호의 상기 제2의 천이에서 생성되는 상기 제어 신호로 순차적으로 활성화되는 상기 디코더에 의한 어드레스의 디코드 동작과, 상기 디코더로 상기 선택된 워드선을 활성화 하는 회로에 의한 워드선의 선택 동작, 및 상기 라이트 앰프에 의한 기록 동작이 라이트 사이클을 구성하고,

상기 리드 사이클과 상기 라이트 사이클을 교대로 행하도록 제어하는 회로와,

상기 리드 사이클에서의 상기 센스 앰프에 의한 센스 동작과, 상기 리드 사이클의 다음 사이클인 상기 라이트 사이클에서의 상기 디코더에 의한 어드레스의 디코드 동작을 병행해 동작시키도록 타이밍을 제어하는 회로를 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
입력되는 클록 신호의 제1의 천이에 의거하여 입력되는 리드 커맨드에 따라 리드용 클록(RC)을 생성하고, 상기 클록 신호의 상기 제1의 천이에 후속되는 사이클의 제2의 천이에 의거하여 입력되는 라이트 커맨드에 따라 라이트용 클록(WC)을 생성하는 어드레스용 클록 생성 회로와,

입력된 어드레스 신호를 상기 클록 신호에 의거하여 래치하고, 상기 어드레스용 클록 생성 회로로부터 출력되는 상기 리드용 클록(RC)과 상기 라이트용 클록(WC)을 입력하고, 상기 리드용 클록(RC)과 상기 라이트용 클록(WC)중 어느 하나가 활성화되는 경우에, 래치한 어드레스 신호를 출력하는 어드레스 레지스터와,

상기 클록 신호의 상기 제1의 천이에 의거하여 리드용의 펄스 신호(RPB)를생성하는 리드용 펄스 발생 회로와,

상기 클록 신호의 상기 제2의 천이에 의거하여 라이트용의 펄스 신호(WPB)를 생성하는 라이트용 펄스 회로와,

복수의 메모리 셀을 갖는 메모리 셀 어레이와,

상기 어드레스 레지스터로부터 출력되는 어드레스 신호를 받아서 디코드하는 디코더와,

상기 리드용 펄스 발생 회로로부터의 리드용의 펄스 신호(RPB)를 입력하고, 상기 리드용의 펄스 신호(RPB)에 의거하여 리드용의 원숏의 펄스 신호(ROS)를 생성하는 회로와,

상기 라이트용 펄스 회로로부터의 라이트용의 펄스 신호(WPB)를 입력하고, 상기 라이트용의 펄스 신호(WPB)에 의거하여, 라이트용의 원숏의 펄스 신호(WOS)를 생성하는 회로와,

상기 리드용의 원숏의 펄스 신호(ROS)와 상기 라이트용의 원숏의 펄스 신호(WOS)를 입력하고, 상기 리드용의 원숏의 펄스 신호(ROS)와 상기 라이트용의 원숏의 펄스 신호(WOS)의 어느 하나가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 디코더의 출력 결과를 받고, 선택된 워드선을 활성화 하는 회로와,

상기 클록 신호의 상기 제1의 천이에 의거하여 입력되는 리드 커맨드에 따라 센스 인에이블 신호(SE)를 활성화 하는 회로와,

상기 센스 인에이블 신호(SE)가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 선택된 셀에 접속되는 비트선에 판독된 데이터의 증폭을 행해 판독 데이터로서 출력하는 센스 앰프와,

상기 클록 신호의 상기 제2의 천이에 의거하여 입력되는 라이트 커맨드에 따라 라이트 앰프(WA) 활성화 신호를 출력하는 회로와,

상기 라이트 앰프(WA) 활성화 신호가 활성화를 지시하고 있는 경우에, 미리 정해진 소정의 기간 활성화 되고, 선택된 셀에의 기록을 행하는 라이트 앰프를 구비하고,

상기 클록 신호의 상기 제1의 천이에서 생성되는 상기 리드용 클록 및 펄스 신호에 의해 순차적으로 활성화되는 상기 디코더에 의한 어드레스의 디코드 동작과, 상기 선택된 워드선을 활성화 하는 회로에 의한 워드선의 선택 동작과, 상기 센스 앰프에 의한 센스 동작이 리드 사이클을 구성하고,

상기 클록 신호의 상기 제2의 천이에서 생성되는 상기 라이트용 클록 및 펄스 신호에 의해 순차적으로 활성화되는 상기 디코더에 의한 어드레스의 디코드 동작과, 상기 선택된 워드선을 활성화 하는 회로에 의한 워드선의 선택 동작, 및 상기 라이트 앰프에 의한 기록 동작이 라이트 사이클을 구성하고,

상기 리드 사이클과 상기 라이트 사이클을 교대로 행하도록 제어하는 회로와,

상기 리드 사이클에서의 상기 센스 앰프에 의한 센스 동작과, 상기 리드 사이클의 다음 사이클인 상기 라이트 사이클에서의 상기 디코더에 의한 어드레스의 디코드 동작을 병행해 동작시키도록 타이밍을 제어하는 회로를 구비하고 있는 것을특징으로 하는 반도체 기억 장치.
입력되는 클록 신호의 제1의 천이에 의거하여 입력되는 리드 커맨드에 따라 리드용 클록(RC)을 생성하고, 상기 클록 신호의 상기 제1의 천이에 후속되는 사이클의 제2의 천이에 의거하여 입력되는 라이트 커맨드에 따라 라이트용 클록(WC)을 생성하는 어드레스용 클록 생성 회로와,

입력된 어드레스 신호를 상기 클록 신호에 의거하여 래치하고, 상기 어드레스용 클록 생성 회로로부터 출력되는 상기 리드용 클록(RC)과 상기 라이트용 클록(WC)을 입력하고, 상기 리드용 클록(RC)과 상기 라이트용 클록(WC)중 어느 하나가 활성화되는 경우에, 래치한 어드레스 신호를 출력하는 어드레스 레지스터와,

상기 클록 신호의 상기 제1의 천이에 의거하여 리드용의 펄스 신호(RPB)를 생성하는 리드용 펄스 발생 회로와,

상기 클록 신호의 상기 제2의 천이에 의거하여 라이트용의 펄스 신호(WPB)를 생성하는 라이트용 펄스 회로와,

복수의 메모리 셀을 갖는 메모리 셀 어레이와,

상기 어드레스 레지스터로부터 출력되는 어드레스 신호를 받아서 디코드하는 디코더와,

상기 리드용 펄스 발생 회로로부터의 리드용의 펄스 신호(RPB)를 입력하고, 상기 리드용의 펄스 신호(RPB)에 의거하여 리드용의 원숏의 펄스 신호(ROS)를 생성하는 회로와,

상기 라이트용 펄스 회로로부터의 라이트용의 펄스 신호(WPB)를 입력하고, 상기 라이트용의 펄스 신호(WPB)에 의거하여, 라이트용의 원숏의 펄스 신호(WOS)를 생성하는 회로와,

상기 리드용의 원숏의 펄스 신호(ROS)와 상기 라이트용의 원숏의 펄스 신호(WOS)를 입력하고, 상기 리드용의 원숏의 펄스 신호(ROS)와 상기 라이트용의 원숏의 펄스 신호(WOS)의 어느 하나가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 디코더의 출력 결과를 받고, 선택된 워드선을 활성화 하는 회로와,

상기 클록 신호의 상기 제1의 천이에 의거하여 입력되는 리드 커맨드에 따라 센스 인에이블 신호(SE)를 활성화 하는 회로와,

상기 센스 인에이블 신호(SE)가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 선택된 셀의 비트선에 판독된 데이터의 증폭을 행해 판독 데이터로서 출력하는 센스 앰프와,

상기 클록 신호의 상기 제2의 천이에 의거하여 입력되는 라이트 커맨드에 따라 라이트 앰프(WA) 활성화 신호를 출력하는 회로와,

상기 라이트 앰프(WA) 활성화 신호가 활성화를 지시하고 있는 경우에, 미리 정해진 소정의 기간 활성화 되고, 선택된 셀에의 기록을 행하는 라이트 앰프와,

상기 메모리 셀 어레이에 있어서의 비트선의 프리차지를 행하는 프리차지 회로를 구비하고,

상기 클록 신호의 상기 제1의 천이에서 생성되는 상기 리드용 클록 및 펄스신호에 의해 순차적으로 활성화되는 상기 디코더에 의한 어드레스의 디코드 동작과, 상기 선택된 워드선을 활성화 하는 회로에 의한 워드선의 선택 동작과, 상기 센스 앰프에 의한 센스 동작이 리드 사이클을 구성하고,

상기 클록 신호의 상기 제2의 천이에서 생성되는 상기 라이트용 클록 및 펄스 신호에 의해 순차적으로 활성화되는 상기 디코더에 의한 어드레스의 디코드 동작, 및 상기 선택된 워드선을 활성화 하는 회로에 의한 워드선의 선택 동작 및 상기 라이트 앰프에 의한 기록 동작과, 상기 프리차지 회로에 의한 프리차지 동작이 라이트 사이클을 구성하고, 상기 워드선의 선택 동작과 상기 기록 동작은 오버랩 하여 행해지고,

상기 리드 사이클과 상기 라이트 사이클을 교대로 행하도록 제어하는 회로와,

상기 리드 사이클에서의 상기 센스 앰프에 의한 센스 동작과, 상기 리드 사이클의 다음 사이클인 상기 라이트 사이클에서의 상기 디코더에 의한 어드레스의 디코드 동작을 병행해 동작시키고,

상기 라이트 사이클에서의 상기 프리차지 회로에 의한 비트선의 프리차지 동작과, 상기 라이트 사이클의 다음 사이클인 리드 사이클에서의 상기 디코더에 의한 어드레스의 디코드 동작을 병행해 동작시키도록 타이밍을 제어하는 회로를 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서,

상기 리드 사이클에서의 워드선의 선택 기간과, 상기 어드레스 레지스터로부터 상기 어드레스 디코더에 출력되는 어드레스 신호가 변화하는 타이밍의 스큐의 시간의 합인 제1의 시간이 상기 라이트 사이클에서의 워드선의 선택 기간과 상기 프리차지 기간의 합인 제2의 시간보다도 큰 때에, 상기 라이트용 클록(WC)과 상기 라이트용의 원숏의 펄스 신호(WOS)를 생성하기 위한 라이트용 펄스 신호(WPB)를 더욱 (상기 제1의 시간 - 상기 제2의 시간)/2 만큼 지연시키는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서,

상기 리드 사이클에서의 워드선의 선택 기간과, 상기 어드레스 레지스터로부터 상기 어드레스 디코더에 출력되는 어드레스 신호가 변화하는 타이밍의 스큐의 시간의 합인 제1의 시간이 상기 라이트 사이클에서의 워드선의 선택 기간과 상기 프리차지 기간의 합인 제2의 시간보다도 작은 때, 상기 리드용 클록(RC)과 상기 리드용의 원숏 펄스(ROS)를 생성하기 위한 라이트용 펄스(RPB)를 더욱 (상기 제2의 시간 - 상기 제1의 시간)/2 만큼 지연시키는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서,

상기 클록 신호의 상기 제2의 천이를 상기 제1의 천이에 후속되는 사이클의 클록 신호의 천이로 하는 대신에,

리드 커맨드와 라이트 커맨드로 이루어지는 커맨드 및 어드레스 신호를 상기 클록 신호의 하나의 펄스의 상승 엣지와 하강 엣지에서 샘플링 하고,

상기 셀 어레이 블록에서의 디코드, 상기 센스 앰프의 활성화, 상기 라이트 앰프의 활성화는 상기 클록 신호의 상기 상승 엣지를 이용하여 생성하는 수단을 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
제5항에 있어서,

상기 라이트 앰프의 입력 단자는 라이트 버스를 통하여 입력 레지스터의 출력 단자에 접속되고,

상기 입력 레지스터는 입력되는 상기 클록 신호에 동기하여 데이터 입력 단자에 공급되는 데이터를 래치하고, 상기 라이트 버스에 출력하고,

상기 라이트 앰프의 출력 단자는 라이트 데이터선에 접속되고,

상기 비트선은 기록용의 Y스위치를 통하여 상기 라이트 데이터선에 접속되고,

어드레스 신호가, 상기 메모리 셀 어레이의 행 선택을 행하는 X어드레스, 열 선택을 행하는 Y어드레스, 블록의 선택을 행하는 블록 선택 어드레스로 이루어지고,

상기 블록 선택 어드레스의 디코드 결과를 받고, 상기 라이트 앰프를 활성화 시키고, 상기 라이트 앰프는 상기 라이트 데이터선에 기록 데이터를 출력하고,

계속해서 상기 Y스위치의 선택이 행해지고, 온 된 상기 기록용의 Y스위치에접속되는 비트선에는 기록 데이터가 전달되고,

계속해서 워드선을 선택하고, 선택된 셀에의 데이터의 기록이 행해지는 것을 특징으로 하는 반도체 기억 장치.
제4항에 있어서,

라이트 데이터의 입력용 포트와 리드 데이터의 출력 포트가 각각 마련되어 있는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서,

상기 리드 사이클이 상기 센스 앰프에 의한 센스 동작 후에 행하는 상기 프리차지 회로에 의한 프리차지 동작을 또한 포함하고,

상기 타이밍을 제어하는 회로는 상기 리드 사이클에서의 프리차지 동작과, 상기 리드 사이클의 다음 상기 라이트 사이클에서의 상기 라이트 앰프에 의한 기록 동작을 병행해 동작시키도록, 타이밍을 제어하는 것을 특징으로 하는 반도체 기억 장치.
입력되는 클록 신호의 제1의 천이에 의거하여 생성되는 제1의 제어 신호에 따라 활성화 되고, 제1의 기간(A)의 제1의 동작을 행하는 제1의 회로와,

입력되는 상기 클록 신호의 상기 천이에 후속되는 제2의 천이에 의거하여 생성되는 제2의 제어 신호에 따라 활성화 되고, 제2의 기간(B)의 제2의 동작을 행하는 제2의 회로를 구비하고,

상기 제1의 동작과 상기 제2의 동작의 사이클이 교대로 행해지는 반도체 장치에 있어서,

A > B인 경우, 상기 클록 신호의 주기를 (A + B)/2로 하고,

상기 클록 신호의 상기 제2의 천이로부터 상기 제2의 회로의 동작의 시작까지의 지연에, 시간 (A-B)/2 만큼의 지연을 더욱 부가하는 수단을 포함하는 것을 특징으로 하는 반도체 장치.
입력되는 클록 신호의 제1의 천이에 의거하여 생성되는 제1의 제어 신호에 따라 활성화 되고, 제1의 기간(A)의 제1의 동작을 행하는 제1의 회로와,

입력되는 상기 클록 신호의 상기 천이에 후속되는 제2의 천이에 의거하여 생성되는 제2의 제어 신호에 따라 활성화 되고, 제2의 기간(B)의 제2의 동작을 행하는 제2의 회로를 구비하고,

상기 제1의 동작과 상기 제2의 동작의 사이클이 교대로 행해지는 반도체 장치에 있어서,

B > A인 경우, 상기 클록 신호의 주기를 (A + B)/2로 하고,

상기 클록 신호의 상기 제1의 천이로부터 상기 제1의 회로의 동작의 시작까지의 지연에 시간 (B-A)/2 만큼의 지연을 부가하는 수단을 포함하는 것을 특징으로 하는 반도체 장치.
복수의 메모리 셀을 갖는 메모리 셀 어레이와,

입력된 어드레스 신호를 입력된 클록 신호에 의해 래치함과 함께, 상기 클록 신호의 제1의 천이에 의거하여 생성되는 제1의 제어 신호와, 상기 클록 신호의 상기 제1의 천이에 후속되는 사이클의 제2의 천이에 의거하여 생성되는 제2의 제어 신호 중 어느 하나가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 래치한 어드레스 신호를 출력하는 어드레스 레지스터, 및 상기 어드레스 레지스터로부터 출력되는 어드레스 신호를 입력하여 디코드하는 디코더와,

상기 클록 신호의 제1의 천이에 의거하여, 리드 활성화용의 제3의 제어 신호를 생성하고, 상기 클록 신호의 상기 제2의 천이에 의거하여 라이트 활성화용의 제4의 제어 신호를 생성하는 회로와,

상기 클록 신호의 상기 제1의 천이에 의거하여 생성되는 상기 제3의 제어 신호와 상기 제4의 제어 신호의 어느 하나가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 디코더로 선택된 워드선을 활성화 시키고, 워드선의 선택을 행하는 회로와,

상기 클록 신호의 제1의 천이에 의거하여 생성되는 제5의 제어 신호가 활성화되는 경우, 미리 정해진 소정의 기간 활성화 되고, 선택된 셀의 비트선에 판독된 데이터의 증폭을 행해 판독 데이터로서 출력하는 센스 앰프와,

상기 클록 신호의 제2의 천이에 의거하여 생성되는 제6의 제어 신호가 활성화되는 경우, 미리 정해진 소정의 기간 활성화 되고, 선택된 셀에의 기록을 행하는 라이트 앰프를 갖는 반도체 기억 장치의 제어 방법으로서,

입력되는 클록 신호의 상기 제1의 천이에서 생성되는 상기 제어 신호에 의해, 순차적으로 활성화되는 상기 디코더에 의한 어드레스의 디코드 동작과, 상기 디코더로 선택된 워드선을 활성화 하는 워드선 선택 동작과, 상기 센스 앰프에 의한 센스 동작이 리드 사이클을 구성하고,

상기 클록 신호의 상기 제2의 천이에서 생성되는 상기 제어 신호로 순차적으로 활성화되는 상기 디코더에 의한 어드레스의 디코드 동작과, 상기 디코더로 상기 선택된 워드선을 활성화 하는 회로에 의한 워드선의 선택 동작, 및 상기 라이트 앰프에 의한 기록 동작이 라이트 사이클을 구성하고,

상기 리드 사이클과 상기 라이트 사이클을 교대로 행하도록 제어하는 단계와,

상기 리드 사이클에서의 상기 센스 앰프에 의한 센스 동작과, 상기 리드 사이클의 다음 사이클인 상기 라이트 사이클에서의 상기 디코더에 의한 어드레스의 디코드 동작을 병행해 동작시키도록 상기 제어 신호의 타이밍을 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
입력되는 클록 신호의 제1의 천이에 의거하여 입력되는 리드 커맨드에 따라 리드용 클록(RC)을 생성하고, 상기 클록 신호의 상기 제1의 천이에 후속되는 사이클의 제2의 천이에 의거하여 입력되는 라이트 커맨드에 따라 라이트용 클록(WC)을 어드레스용 클록 생성 회로에 의해 생성하는 단계와,

어드레스 레지스터에 있어서, 입력된 어드레스 신호를 상기 클록 신호에 의거하여 래치하고, 상기 리드용 클록(RC)과 상기 라이트용 클록(WC)을 입력하고, 상기 리드용 클록(RC)과 상기 라이트용 클록(WC)중 어느 하나가 활성화되는 경우에, 래치한 어드레스 신호를 출력하는 단계와,

상기 클록 신호의 상기 제1의 천이에 의거하여 리드용의 펄스 신호(RPB)를 리드용 펄스 발생 회로에 의해 생성하는 단계와,

상기 클록 신호의 상기 제2의 천이에 의거하여 라이트용의 펄스 신호(WPB)를 라이트용 펄스 회로에 의해 생성하는 단계를 가지며,

복수의 메모리 셀을 갖는 메모리 셀 어레이와, 상기 어드레스 레지스터로부터 출력되는 어드레스 신호를 받아서 디코드하는 디코더와, 컨트롤 회로와, 센스 앰프와, 라이트 앰프를 갖는 셀 어레이 블록에 있어서,

상기 컨트롤 회로가, 상기 리드용 펄스 발생 회로로부터의 리드용의 펄스 신호(RPB)를 입력하고, 상기 리드용의 펄스 신호(RPB)에 의거하여 리드용의 원숏의 펄스 신호(ROS)를 생성하는 단계와,

상기 컨트롤 회로가, 상기 라이트용 펄스 회로로부터의 라이트용의 펄스 신호(WPB)를 입력하고, 상기 라이트용의 펄스 신호(WPB)에 의거하여, 라이트용의 원숏의 펄스 신호(WOS)를 생성하는 단계와,

상기 리드용의 원숏의 펄스 신호(ROS)와 상기 라이트용의 원숏의 펄스 신호(WOS)를 입력하고, 상기 리드용의 원숏의 펄스 신호(ROS)와 상기 라이트용의 원숏의 펄스 신호(WOS)의 어느 하나가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 디코더의 출력 결과를 받고, 워드 드라이버가, 선택된 워드선을 활성화 하는 단계와,

상기 클록 신호의 상기 제1의 천이에 의거하여 입력되는 리드 커맨드에 따라 센스 인에이블 신호(SE)를 상기 컨트롤 회로가, 활성화 하는 단계와,

상기 센스 앰프에 있어서, 센스 인에이블 신호(SE)가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 선택된 셀의 비트선에 판독된 데이터의 증폭을 행해 판독 데이터로서 출력하는 단계와,

상기 클록 신호의 상기 제2의 천이에 의거하여 입력되는 라이트 커맨드에 따라 라이트 앰프(WA) 활성화 신호를 상기 컨트롤 회로가 출력하는 단계와,

상기 라이트 앰프에 있어서, 상기 라이트 앰프(WA) 활성화 신호에 의거하여, 미리 정해진 소정의 기간 활성화 되고, 선택된 셀에의 기록을 행하는 단계를 가지며,

상기 클록 신호의 상기 제1의 천이에서 생성되는 상기 리드용 클록 및 펄스 신호로 순차적으로 활성화되는 상기 디코더에 의한 어드레스의 디코드 동작과, 상기 선택된 워드선을 활성화 하는 회로에 의한 워드선의 선택 동작과, 상기 센스 앰프에 의한 센스 동작이 리드 사이클을 구성하고,

상기 클록 신호의 상기 제2의 천이에서 생성되는 상기 라이트용 클록 및 펄스 신호로 순차적으로 활성화되는 상기 디코더에 의한 어드레스의 디코드 동작과, 상기 선택된 워드선을 활성화 하는 회로에 의한 워드선의 선택 동작, 및 상기 라이트 앰프에 의한 기록 동작이 라이트 사이클을 구성하고,

상기 리드 사이클과 상기 라이트 사이클을 교대로 행하도록 제어하는 단계와,

상기 리드 사이클에서의 상기 센스 앰프에 의한 센스 동작과, 상기 리드 사이클의 다음 사이클인 상기 라이트 사이클에서의 상기 디코더에 의한 어드레스의 디코드 동작을 병행해 동작시키도록 타이밍을 제어하는 단계를 갖는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
입력되는 클록 신호의 제1의 천이에 의거하여 입력되는 리드 커맨드에 따라 리드용 클록(RC)을 생성하고, 상기 클록 신호의 상기 제1의 천이에 후속되는 사이클의 제2의 천이에 의거하여 입력되는 라이트 커맨드에 따라 라이트용 클록(WC)을 어드레스용 클록 생성 회로에 의해 생성하는 단계와,

어드레스 레지스터에 있어서, 입력된 어드레스 신호를 상기 클록 신호에 의거하여 래치하고, 상기 리드용 클록(RC)과 상기 라이트용 클록(WC)을 입력하고, 상기 리드용 클록(RC)과 상기 라이트용 클록(WC)중 어느 하나가 활성화되는 경우에, 래치한 어드레스 신호를 출력하는 단계와,

상기 클록 신호의 상기 제1의 천이에 의거하여 리드용의 펄스 신호(RPB)를 리드용 펄스 발생 회로에 의해 생성하는 단계와,

상기 클록 신호의 상기 제2의 천이에 의거하여 라이트용의 펄스 신호(WPB)를 라이트용 펄스 회로에 의해 생성하는 단계를 가지며,

복수의 메모리 셀을 갖는 메모리 셀 어레이와, 상기 어드레스 레지스터로부터 출력되는 어드레스 신호를 받아서 디코드하는 디코더와, 컨트롤 회로와, 센스앰프와, 라이트 앰프를 갖는 셀 어레이 블록에 있어서,

상기 컨트롤 회로가, 상기 리드용 펄스 발생 회로로부터의 리드용의 펄스 신호(RPB)를 입력하고, 상기 리드용의 펄스 신호(RPB)에 의거하여 리드용의 원숏의 펄스 신호(ROS)를 생성하는 단계와,

상기 컨트롤 회로가, 상기 라이트용 펄스 회로로부터의 라이트용의 펄스 신호(WPB)를 입력하고, 상기 라이트용의 펄스 신호(WPB)에 의거하여, 라이트용의 원숏의 펄스 신호(WOS)를 생성하는 단계와,

상기 리드용의 원숏의 펄스 신호(ROS)와 상기 라이트용의 원숏의 펄스 신호(WOS)를 입력하고, 상기 리드용의 원숏의 펄스 신호(ROS)와 상기 라이트용의 원숏의 펄스 신호(WOS)의 어느 하나가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 상기 디코더의 출력 결과를 받고, 워드 드라이버가, 선택된 워드선을 활성화 하는 단계와,

상기 클록 신호의 상기 제1의 천이에 의거하여 입력되는 리드 커맨드에 따라 센스 인에이블 신호(SE)를 상기 컨트롤 회로가, 활성화 하는 단계와,

상기 센스 앰프에 있어서, 센스 인에이블 신호(SE)가 활성화되는 경우에, 미리 정해진 소정의 기간 활성화 되고, 선택된 셀의 비트선에 판독된 데이터의 증폭을 행해 판독 데이터로서 출력하는 단계와,

상기 클록 신호의 상기 제2의 천이에 의거하여 입력되는 라이트 커맨드에 따라 라이트 앰프(WA) 활성화 신호를 상기 컨트롤 회로가 출력하는 단계와,

상기 라이트 앰프에 있어서, 상기 라이트 앰프(WA) 활성화 신호에 의거하여,미리 정해진 소정의 기간 활성화 되고, 선택된 셀에의 기록을 행하는 단계를 가지며,

상기 클록 신호의 상기 제1의 천이에서 생성되는 상기 리드용 클록 및 펄스 신호에 의해 순차적으로 활성화되는 상기 디코더에 의한 어드레스의 디코드 동작과, 상기 선택된 워드선을 활성화 하는 회로에 의한 워드선의 선택 동작과, 상기 센스 앰프에 의한 센스 동작이 리드 사이클을 구성하고,

상기 클록 신호의 상기 제2의 천이에서 생성되는 상기 라이트용 클록 및 펄스 신호에 의해 순차적으로 활성화되는 상기 디코더에 의한 어드레스의 디코드 동작과, 상기 선택된 워드선을 활성화 하는 회로에 의한 워드선의 선택 동작, 및 상기 라이트 앰프에 의한 기록 동작과, 상기 프리차지 회로에 의한 프리차지 동작이 라이트 사이클을 구성하고, 상기 워드선의 선택 동작과 상기 기록 동작은 오버랩 하여 행해지고,

상기 리드 사이클과, 상기 라이트 사이클을 교대로 행하도록 제어하는 단계와,

상기 리드 사이클에서의 상기 센스 앰프에 의한 센스 동작과, 상기 리드 사이클의 다음 사이클인 상기 라이트 사이클에서의 상기 디코더에 의한 어드레스의 디코드 동작을 병행해 동작시키도록 타이밍을 제어하는 단계와,

상기 라이트 사이클에서의 상기 프리차지 회로에 의한 비트선의 프리차지 동작과, 상기 라이트 사이클의 다음 사이클인 리드 사이클에서의 상기 디코더에 의한 어드레스의 디코드 동작을 병행해 동작시키도록 타이밍을 제어하는 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
제15항에 있어서,

상기 리드 사이클이 상기 센스 앰프에 의한 센스 동작 후에 행하는 프리차지 회로에 의한 프리차지 동작을 또한 포함하고,

상기 리드 사이클에서의 프리차지 동작과, 상기 리드 사이클의 다음의 상기 라이트 사이클에서의 상기 라이트 앰프에 의한 기록 동작을 병행해 동작시키도록, 타이밍을 제어하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
제16항에 있어서,

상기 리드 사이클에서의 워드선의 선택 기간과, 상기 어드레스 레지스터로부터 상기 어드레스 디코더에 출력되는 어드레스 신호가 변화하는 타이밍의 스큐의 시간의 합인 제1의 시간이 상기 라이트 사이클에서의 워드선의 선택 기간과 상기 프리차지 기간의 합인 제2의 시간보다도 큰 경우에, 상기 라이트용 클록(WC)과 상기 라이트용의 원숏 펄스(WOS)를 생성하기 위한 라이트용 펄스(WPB)를 (상기 제1의 시간 - 상기 제2의 시간)/2 만큼 지연시키는 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
제16항에 있어서,

상기 리드 사이클에서의 워드선의 선택 기간과, 상기 어드레스 레지스터로부터 상기 어드레스 디코더에 출력되는 어드레스 신호가 변화하는 타이밍의 스큐의 시간의 합인 제1의 시간이 상기 라이트 사이클에서의 워드선의 선택 기간과 상기 푸리차지 기간의 합인 제2의 시간보다도 작은 경우에, 상기 리드용 클록(RC)과 상기 리드용의 원숏 펄스(ROS)를 생성하기 위한 라이트용 펄스(RPB)를 (상기 제2의 시간 상기 제1의 시간)/2 만큼 지연시키는 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
제15항에 있어서,

상기 클록 신호의 상기 제2의 천이를 상기 제1의 천이에 후속되는 사이클의 클록의 천이로 하는 대신에,

리드 커맨드와 라이트 커맨드로 이루어지는 커맨드 및 어드레스 신호를 상기 클록 신호의 하나의 펄스의 상승 엣지와 하강 엣지에서 샘플 하는 단계와,

상기 셀 어레이 블록에서의 디코드, 상기 센스 앰프의 활성화, 상기 라이트 앰프의 활성화를 제어하는 신호를 상기 클록 신호의 상기 상승 엣지를 이용하여 생성하는 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
제16항에 있어서,

상기 라이트 앰프의 입력 단자는 라이트 버스를 통하여 입력 레지스터의 출력 단자에 접속되어 있고, 상기 라이트 앰프의 출력 단자는 라이트 데이터선에 접속되고,

상기 비트선은 기록용의 Y스위치를 통하여 상기 라이트 데이터선에 접속되어 있고,

어드레스 신호가, 상기 메모리 셀 어레이의 행 선택을 행하는 X어드레스, 열 선택을 행하는 Y어드레스, 블록의 선택을 행하는 블록 선택 어드레스로 이루어지고,

상기 입력 레지스터는 입력되는 상기 클록 신호에 동기하여 데이터 입력 단자에 공급되는 데이터를 래치하고, 상기 라이트 버스에 출력하는 단계와,

상기 블록 선택 어드레스의 디코드 결과를 받고, 상기 라이트 앰프를 활성화 시키고, 상기 라이트 앰프는 상기 라이트 데이터선에 기록 데이터를 출력하는 단계와,

상기 Y스위치의 선택이 행해지고, 온 된 상기 기록용의 Y스위치에 접속되는 비트선에는 기록 데이터가 전달되는 단계와,

워드선을 선택하고, 선택된 셀에의 데이터의 기록이 행하는 단계를 포함하는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
제15항에 있어서,

라이트 데이터의 입력용 포트와 리드 데이터의 출력 포트가 각각 마련되어 있는 것을 특징으로 하는 반도체 기억 장치의 제어 방법.
입력되는 클록 신호의 제1의 천이에 의거하여 생성되는 제1의 제어 신호에따라 활성화 되고, 제1의 기간(A)의 제1의 동작을 행하는 제1의 회로와,

입력되는 상기 클록 신호의 상기 천이에 후속되는 제2의 천이에 의거하여 생성되는 제2의 제어 신호에 따라 활성화 되고, 제2의 기간(B)의 제2의 동작을 행하는 제2의 회로를 구비하고,

상기 제1의 동작과 상기 제2의 동작의 사이클이 교대로 행해지는 반도체 장치의 제어 방법으로서,

A > B인 경우, 상기 클록 신호의 주기를 (A + B)/2로 하고,

상기 클록 신호의 상기 제2의 천이로부터 상기 제2의 회로의 동작의 시작까지의 지연에 시간(A-B)/2 만큼의 지연을 더욱 부가하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제어 방법.
입력되는 클록 신호의 제1의 천이에 의거하여 생성되는 제1의 제어 신호에 따라 활성화 되고, 제1의 기간(A)의 제1의 동작을 행하는 제1의 회로와,

입력되는 상기 클록 신호의 상기 천이에 후속되는 제2의 천이에 의거하여 생성되는 제2의 제어 신호에 따라 활성화 되고, 제2의 기간(B)의 제2의 동작을 행하는 제2의 회로를 구비하고,

상기 제1의 동작과 상기 제2의 동작의 사이클이 교대로 행해지는 반도체 장치의 제어 방법으로서,

B > A인 경우, 상기 클록 신호의 주기를 (A + B)/2로 하고,

상기 클록 신호의 상기 제1의 천이로부터 상기 제1의 회로의 동작의 시작까지의 지연에 시간(B-A)/2 만큼의 지연을 더욱 부가하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 제어 방법.
제6항에 있어서,

상기 리드 사이클에서의 워드선의 선택 기간과, 상기 어드레스 레지스터로부터 상기 어드레스 디코더에 출력되는 어드레스 신호가 변화하는 타이밍의 스큐의 시간의 합인 제1의 시간이 상기 라이트 사이클에서의 워드선의 선택 기간과 상기 프리차지 기간의 합인 제2의 시간보다도 큰 때, 상기 라이트용 클록(WC)과 상기 라이트용의 원숏의 펄스 신호(WOS)를 생성하기 위한 라이트용 펄스 신호(WPB)를 (상기 제1의 시간 - 상기 제2의 시간)/2 만큼 더욱 지연시키는 것을 특징으로 하는 반도체 반도체 기억 장치.
제6항에 있어서,

상기 리드 사이클에서의 워드선의 선택 기간과, 상기 어드레스 레지스터로부터 상기 어드레스 디코더에 출력되는 어드레스 신호가 변화하는 타이밍의 스큐의 시간의 합인 제1의 시간이 상기 라이트 사이클에서의 워드선의 선택 기간과 상기 프리차지 기간의 합인 제2의 시간보다도 작은 때, 상기 리드용 클록(RC)과 상기 리드용의 원숏 펄스(ROS)를 생성하기 위한 라이트용 펄스(RPB)를 (상기 제2의 시간 - 상기 제1의 시간)/2 만큼 더욱 지연시키는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서,

상기 클록 신호의 상기 제2의 천이를 상기 제1의 천이에 후속되는 사이클의 클록 신호의 천이로 하는 대신에,

리드 커맨드와 라이트 커맨드로 이루어지는 커맨드 및 어드레스 신호를 상기 클록 신호의 하나의 펄스의 상승 엣지와 하강 엣지에서 샘플 하고,

상기 셀 어레이 블록에서의 디코드, 상기 센스 앰프의 활성화, 상기 라이트 앰프의 활성화는 상기 클록 신호의 상기 상승 엣지를 이용하여 생성하는 수단을 구비하고 있는 것을 특징으로 하는 반도체 기억 장치.
제6항에 있어서,

상기 라이트 앰프의 입력 단자는 라이트 버스를 통하여 입력 레지스터의 출력 단자에 접속되고,

상기 입력 레지스터는 입력되는 상기 클록 신호에 동기하여 데이터 입력 단자에 공급되는 데이터를 래치하고, 상기 라이트 버스에 출력하고,

상기 라이트 앰프의 출력 단자는 라이트 데이터선에 접속되고,

상기 비트선은 기록용의 Y스위치를 통하여 상기 라이트 데이터선에 접속되고,

어드레스 신호가, 상기 메모리 셀 어레이의 행 선택을 행하는 X어드레스, 열 선택을 행하는 Y어드레스, 블록의 선택을 행하는 블록 선택 어드레스로 이루어지고,

상기 블록 선택 어드레스의 디코드 결과를 받고, 상기 라이트 앰프를 활성화 시키고, 상기 라이트 앰프는 상기 라이트 데이터선에 기록 데이터를 출력하고,

계속해서 상기 Y스위치의 선택이 행해지고, 온 된 상기 기록용의 Y스위치에 접속되는 비트선에는 기록 데이터가 전달되고,

계속해서 워드선을 선택하고, 선택된 셀에의 데이터의 기록이 행해지는 것을 특징으로 하는 반도체 기억 장치.