CN106158012B - Fpga片内sram的时序处理方法、片内sram及fpga - Google Patents

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Abstract

本发明提供一种FPGA片内SRAM的时序处理方法、片内SRAM及FPGA。所述方法包括：地址译码器对输入的地址信号进行逻辑译码，选中所述地址信号指向的存储器阵列中的存储单元，以使被选中的存储单元经读写控制电路与输入寄存器、输出寄存器接通；读写控制电路确定对所述被选中的存储单元执行读操作或写操作；当对所述被选中的存储单元执行读操作时，输出寄存器在时钟信号的下降沿将数据读出。本发明能够消除FPGA片内SRAM采用传统流水线型SRAM执行读操作时输出存在的一个时钟周期的初始延迟，同时不影响原有的时序性能。

Description

FPGA片内SRAM的时序处理方法、片内SRAM及FPGA
技术领域
本发明涉及FPGA技术领域，尤其涉及一种FPGA片内SRAM的时序处理方法、片内SRAM及FPGA。
背景技术
SRAM(Static Random Access Memory，静态随机存取存储器)是一种具有静止存取功能的内存，不需要刷新电路即能保存它内部存储的数据，对于提高系统性能非常有帮助。SRAM从高层次上可以划分为两个大类：同步型和异步型。同步SRAM采用一个输入时钟来启动所有数据处理(例如读、写、取消选定等)，而异步SRAM则并不具备时钟输入，且必须监视输入以获取来自控制器的命令，一旦识别出某条命令，异步SRAM将立即加以执行。
FPGA片内SRAM采用同步SRAM，具有两种基本格式：直通型和流水线型。二者之间的差异在于，直通型SRAM仅在输入端具有寄存器，当地址和控制输入被捕获且一个读操作被启动时，数据将被允许“直接流”至输出端，此时输出端口带有锁存器，输出端口的状态在输入端口再次执行读操作之前保持不变，结构框图如图1所示；而流水线型SRAM同时拥有一个输入寄存器和一个输出寄存器，结构框图如图2所示。
直通型SRAM和流水线型SRAM各有优缺点，两种类型SRAM读操作时的输出时序图如图3所示，直通型SRAM采用锁存器输出模式，捕获到地址输入和控制输入且一个读操作被启动时，数据直接输出，数据输出和地址输入在同一个时钟周期，输出没有初始延迟，但是时序路径比较长，路径延时比较大，其中时钟触发沿到数据输出的延时为Tco1，限制了系统的最高工作频率；而流水线型SRAM采用寄存器输出模式，捕获到地址输入和控制输入且一个读操作被启动时，数据将在下一个时钟周期被输出寄存器捕获并输出，数据输出相对于地址输入有一个时钟周期的初始延迟，但是由于在时序路径上插入了输出寄存器，可以减少路径延时，其中时钟触发沿到数据输出的延时为Tco2，明显地，Tco2<Tco1，从而可以提高系统的最高工作频率。
通常情况下，当对初始延迟的重要性考虑超过对持续带宽的考虑时，往往优先采用直通型SRAM；当需求较高带宽而对初始延迟不是很敏感时，常常优先采用流水线型SRAM。
在实现本发明的过程中，发明人发现现有技术中至少存在如下技术问题：
FPGA片内SRAM采用流水线型SRAM，能够获得更好的时序性能，提高系统的最高工作频率，但在执行读操作时输出会增加一个时钟周期的初始延迟，在一些对初始延迟敏感的应用场合会受到限制。
发明内容
本发明提供的FPGA片内SRAM的时序处理方法、片内SRAM及FPGA，能够消除FPGA片内SRAM采用传统流水线型SRAM执行读操作时输出存在的一个时钟周期的初始延迟，同时不影响原有的时序性能。
第一方面，本发明提供一种FPGA片内SRAM的时序处理方法，所述方法包括：
地址译码器对输入的地址信号进行逻辑译码，选中所述地址信号指向的存储器阵列中的存储单元，以使被选中的存储单元经读写控制电路与输入寄存器、输出寄存器接通；
读写控制电路确定对所述被选中的存储单元执行读操作或写操作；
当对所述被选中的存储单元执行读操作时，输出寄存器在时钟信号的下降沿将数据读出。
可选地，所述方法还包括：
当对所述被选中的存储单元执行写操作时，输入寄存器在时钟信号的上升沿将数据写入。
第二方面，本发明提供一种FPGA片内SRAM，包括地址译码器、存储器阵列、读写控制电路、输入寄存器和输出寄存器，其中，
所述地址译码器，用于对输入的地址信号进行逻辑译码，选中所述地址信号指向的存储器阵列中的存储单元，以使被选中的存储单元经读写控制电路与输入寄存器、输出寄存器接通；
所述读写控制电路，用于确定对所述被选中的存储单元执行读操作或写操作；
所述输出寄存器，用于当对所述被选中的存储单元执行读操作时，在时钟信号的下降沿将数据读出。
可选地，所述输入寄存器，用于当对所述被选中的存储单元执行写操作时，在时钟信号的上升沿将数据写入。
第三方面，本发明提供一种FPGA，所述FPGA包括上述FPGA片内SRAM。
本发明提供的FPGA片内SRAM的时序处理方法、片内SRAM及FPGA，当对SRAM执行读操作时，输出寄存器在时钟信号的下降沿被触发，捕获并输出数据，与现有技术相比，能够消除FPGA片内SRAM采用传统流水线型SRAM执行读操作时输出存在的一个时钟周期的初始延迟，实现数据输出和地址输入的同步，从而满足一些应用电路的需要。
附图说明
图1为现有直通型SRAM的结构框图；
图2为现有流水线型SRAM的结构框图；
图3为现有直通型SRAM和现有流水线型SRAM读操作时的输出时序图；
图4为本发明一实施例FPGA片内SRAM的时序处理方法的流程图；
图5为本发明一实施例FPGA片内SRAM的结构框图；
图6为本发明一实施例FPGA片内SRAM读操作时的输出时序图；
图7为本发明一实施例FPGA片内SRAM的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明实施例提供一种FPGA片内SRAM的时序处理方法，如图4所示，所述方法包括：
S11、地址译码器对输入的地址信号进行逻辑译码，选中所述地址信号指向的存储器阵列中的存储单元，以使被选中的存储单元经读写控制电路与输入寄存器、输出寄存器接通；
S12、读写控制电路确定对所述被选中的存储单元执行读操作或写操作；
S13、当对所述被选中的存储单元执行读操作时，输出寄存器在时钟信号的下降沿将数据读出。
可选地，所述方法还包括：
当对所述被选中的存储单元执行写操作时，输入寄存器在时钟信号的上升沿将数据写入。
具体地，如图5所示，地址译码器一般分成行地址译码器和列地址译码器两部分。行地址译码器将输入的地址信号Address的若干位译成某一条字线的输出高、低电平信号，从存储器阵列中选中一行存储单元；列地址译码器将输入的地址信号Address的其余几位译成某一根输出线上的高、低电平信号，从字线选中的一行存储单元中再选中1位(或多位)，使这些被选中的存储单元经读写控制电路与输入寄存器、输出寄存器接通，以便对这些存储单元进行读操作或写操作。同样地，列地址译码器将输入的地址信号Address的若干位译成某一条字线的输出高、低电平信号，从存储器阵列中选中一列存储单元；行地址译码器将输入的地址信号Address的其余几位译成某一根输出线上的高、低电平信号，从字线选中的一列存储单元中再选中1位(或多位)，使这些被选中的存储单元经读写控制电路与输入寄存器、输出寄存器接通，以便对这些存储单元进行读操作或写操作。
具体地，如图5所示，读写控制电路用于确定对所述被选中的存储单元执行读操作或写操作。当读写控制信号Write/Read读有效时，执行读操作，将存储单元里的数据送到输出寄存器，在时钟信号CLK的下降沿来到时，输出寄存器被触发，输出数据，输出时序图如图6所示；当读写控制信号Write/Read写有效时，执行写操作，加到输入寄存器的数据Data_in在时钟信号CLK的上升沿来到时被写入存储单元中。另外读写控制电路还受Control信号控制，当Control信号有效时可以对SRAM执行读操作或写操作，否则不能对SRAM执行读/写操作。
本发明实施例提供的FPGA片内SRAM的时序处理方法，当对SRAM执行读操作时，输出寄存器在时钟信号的下降沿被触发，捕获并输出数据，与现有技术相比，能够消除FPGA片内SRAM采用传统流水线型SRAM执行读操作时输出存在的一个时钟周期的初始延迟，实现数据输出和地址输入的同步，从而满足一些应用电路的需要。
本发明实施例还提供一种FPGA片内SRAM，如图7所示，所述SRAM包括地址译码器71、存储器阵列72、读写控制电路73、输入寄存器74和输出寄存器75，其中，
所述地址译码器71，用于对输入的地址信号进行逻辑译码，选中所述地址信号指向的存储器阵列72中的存储单元，以使被选中的存储单元经读写控制电路73与输入寄存器74、输出寄存器75接通；
所述存储器阵列72，由许多存储单元排列而成，在地址译码器71和读写控制电路73的控制下，既可以写入数据，又可以将存储的数据读出；
所述读写控制电路73，用于确定对所述被选中的存储单元执行读操作或写操作；
所述输出寄存器75，用于当对所述被选中的存储单元执行读操作时，在时钟信号的下降沿将数据读出。
可选地，所述输入寄存器74，用于当对所述被选中的存储单元执行写操作时，在时钟信号的上升沿将数据写入。
本发明实施例提供的FPGA片内SRAM，当对SRAM执行读操作时，输出寄存器在时钟信号的下降沿被触发，捕获并输出数据，与现有技术相比，能够消除FPGA片内SRAM采用传统流水线型SRAM执行读操作时输出存在的一个时钟周期的初始延迟，实现数据输出和地址输入的同步，从而满足一些应用电路的需要。
需要说明的是，所述输出寄存器75可以通过SRAM编程、Flash编程、熔丝、反熔丝等方式配置成旁路状态，此时本发明实施例提供的FPGA片内SRAM采用直通型SRAM，同样地，所述输出寄存器75也可以配置成在上升沿触发，此时本发明实施例提供的FPGA片内SRAM采用传统的流水线型SRAM。也就是说，本发明实施例提供的FPGA片内SRAM中的输出寄存器75有三种工作方式：旁路、上升沿触发和下降沿触发，可以根据实际需要进行配置，扩大了所述FPGA片内SRAM的使用范围。
本发明实施例还提供一种FPGA，所述FPGA包括上述FPGA片内SRAM。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。因此，本发明的保护范围应该以权利要求的保护范围为准。

Claims (5)

1.一种FPGA片内SRAM的时序处理方法，其特征在于，所述FPGA片内SRAM包括地址译码器、存储器阵列、读写控制电路、输入寄存器和可配置的输出寄存器，所述输出寄存器具有旁路、上升沿触发和下降沿触发三种状态，所述方法包括：
地址译码器对输入的地址信号进行逻辑译码，选中所述地址信号指向的存储器阵列中的存储单元，以使被选中的存储单元经读写控制电路与输入寄存器、输出寄存器接通；
读写控制电路确定对所述被选中的存储单元执行读操作或写操作；
当对所述被选中的存储单元执行读操作时，如果输出寄存器被配置为旁路状态，则读出的数据不经过旁路的输出寄存器直接输出；如果输出寄存器被配置为上升沿触发，则输出寄存器在时钟信号的上升沿将数据读出；如果输出寄存器被配置为下降沿触发，则输出寄存器在时钟信号的下降沿将数据读出。
2.根据权利要求1所述的方法，其特征在于，所述方法还包括：
当对所述被选中的存储单元执行写操作时，输入寄存器在时钟信号的上升沿将数据写入。
3.一种FPGA片内SRAM，其特征在于，包括地址译码器、存储器阵列、读写控制电路、输入寄存器和可配置的输出寄存器，所述输出寄存器具有旁路、上升沿触发和下降沿触发三种状态，其中，
所述地址译码器，用于对输入的地址信号进行逻辑译码，选中所述地址信号指向的存储器阵列中的存储单元，以使被选中的存储单元经读写控制电路与输入寄存器、输出寄存器接通；
所述读写控制电路，用于确定对所述被选中的存储单元执行读操作或写操作；
当对所述被选中的存储单元执行读操作时，如果输出寄存器被配置为旁路状态，则读出的数据不经过旁路的输出寄存器直接输出；如果输出寄存器被配置为上升沿触发，所述输出寄存器用于在时钟信号的上升沿将数据读出；如果输出寄存器被配置为下降沿触发，所述输出寄存器用于在时钟信号的下降沿将数据读出。
4.根据权利要求3所述的FPGA片内SRAM，其特征在于，所述输入寄存器，用于当对所述被选中的存储单元执行写操作时，在时钟信号的上升沿将数据写入。
5.一种FPGA，其特征在于，所述FPGA包括如权利要求3或4所述的FPGA片内SRAM。
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