CN110600066B - 异步sram多路时钟产生电路及终端设备 - Google Patents

异步sram多路时钟产生电路及终端设备 Download PDF

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Abstract

本发明公开了一种异步SRAM多路时钟产生电路及终端设备，本发明异步SRAM多路时钟产生电路包括：地址转换监控电路和内部时序电路，其中，地址转换监控电路接收到初始地址信号后，将初始地址信号进行延迟，获得延迟地址信号，并根据延迟地址信号和初始地址信号获得脉冲信号，将脉冲信号发送至内部时序电路；内部时序电路接收到脉冲信号后，将脉冲信号作为时钟信号，并根据时钟信号生成预充电模块使能信号、字线使能信号、灵敏放大器使能信号和读出锁存器使能信号，能够根据外部输入信号的变化产生内部脉冲时钟信号，然后再根据这个脉冲时钟信号产生控制其他模块的使能信号，以实现产生各个内部时钟的功能，提高存储控制的速度和效率。

Description

异步SRAM多路时钟产生电路及终端设备
技术领域
本发明涉及静态存储领域，特别涉及一种异步SRAM多路时钟产生电路及终端设备。
背景技术
存储器是片上系统(SystemonChip，SoC)中一个重要的组成部分，静态随机存储器(SRAM，StaticRandomAccessMemory)是SoC中最主要的存储器，具有集成度高、存储速度快、低功耗的特点。
对于SRAM存储器芯片来说，主要包括存储阵列，灵敏放大器(SA)，时序控制电路，译码电路(多级译码)和输入输出驱动模块。其中输入输出驱动模块中的多个模块和灵敏放大器都拥有特定的使能控制信号，这些使能控制信号必须满足一定的时序关系才能保证SRAM正常读写工作，时序控制电路的功能是产生满足一定的时序关系的控制信号；SRAM可以分为同步SRAM和异步SRAM；同步SRAM所有内部控制信号和数据都是根据外部时钟脉冲沿的变化来改变，受时钟频率控制；而异步SRAM则通过输入的地址和使能信号的变化操作电路，没有外部时钟信号，但是现有异步SRAM设计并没有能够产生满足特定时序关系控制信号的时钟产生电路。
上述内容仅用于辅助理解本发明的技术方案，并不代表承认上述内容是现有技术。
发明内容
本发明的目的在于提供一种异步SRAM多路时钟产生电路及终端设备，解决现有异步SRAM设计并没有能够产生满足特定时序关系控制信号的时钟产生电路的问题。
为实现上述目的，本发明提供一种异步SRAM多路时钟产生电路及终端设备：
所述异步SRAM多路时钟产生电路包括：地址转换监控电路和内部时序电路，所述地址转换监控电路和所述内部时序电路相连；其中，
所述地址转换监控电路，用于接收到初始地址信号后，将所述初始地址信号进行延迟，获得延迟地址信号，并根据所述延迟地址信号和所述初始地址信号获得脉冲信号，将所述脉冲信号发送至所述内部时序电路；
所述内部时序电路，用于接收到所述脉冲信号后，将所述脉冲信号作为时钟信号，并根据所述时钟信号生成预充电模块使能信号、字线使能信号、灵敏放大器使能信号和读出锁存器使能信号。
优选地，所述地址转换监控电路包括：反向延迟电路和脉冲产生电路，所述反向延迟电路和所述脉冲产生电路相连，其中，
所述反向延迟电路，用于接收到初始地址信号后，将所述初始地址信号进行反向延迟转换，获得转换后的延迟地址信号，将所述延迟地址信号发送至所述脉冲产生电路；
所述脉冲产生电路，用于接收初始地址信号，并在接收到所述延迟地址信号后，将所述延迟地址信号与所述初始地址信号进行比较，根据比较结果获得脉冲信号，并将所述脉冲信号发送至所述内部时序电路。
优选地，所述反向延迟电路包括：第一反相器、第二反相器、第三反相器和第四反相器，所述第一反相器与所述第二反相器相连，所述第二反相器与所述第三反相器相连，所述第三反相器与所述第四反相器相连，所述第四反相器与所述脉冲产生电路相连；其中，
所述第一反相器的输入端接收所述初始地址信号，所述第一反相器的输出端与所述第二反相器的输入端相连，所述第二反相器的输出端与所述第三反相器的输入端相连，所述第三反相器的输出端与所述第四反相器的输入端相连，所述第四反相器的输出端与所述脉冲产生电路相连。
优选地，所述脉冲产生电路包括：异或门；其中，
所述异或门的第一输入端与所述第四反相器的输出端相连，接收初始地址信号；
所述异或门的第二输入端接收初始地址信号；
所述异或门的输出端与所述内部时序电路相连，所述异或门的输出端输出所述脉冲信号至所述内部时序电路。
优选地，所述内部时序电路包括：预充电模块时序电路、灵敏放大器时序电路、字线时序电路和读出锁存器时序电路；其中，
所述预充电模块时序电路分别与所述灵敏放大器时序电路、所述字线时序电路和所述读出锁存器时序电路相连；
所述灵敏放大器时序电路分别与所述字线时序电路和所述读出锁存器时序电路相连；
所述字线时序电路和所述读出锁存器时序电路相连。
优选地，所述预充电模块时序电路包括：第一或非门、第五反相器、第一延时单元和第六反相器；其中，
所述第一或非门的第一输入端与所述异或门的输出端相连，所述第一或非门的第一输入端接收所述脉冲信号；所述第一或非门的第二输入端与所述灵敏放大器时序电路相连；所述第一或非门的输出端与所述第五反相器的输入端相连；所述第一或非门的输出端还与所述读出锁存器时序电路相连；所述第五反相器的输出端与预充电模块相连，所述第五反相器的输出端还与所述第一延时单元的输入端相连，所述第一延时单元的输出端与所述第六反相器的输入端相连，所述第六反相器的输出端与所述灵敏放大器时序电路相连。
优选地，所述灵敏放大器时序电路包括：第七反相器、第二或非门、第二延时单元和第一为与门；其中，
所述第七反相器的输入端接收所述脉冲信号；所述第七反相器的输出端与第二或非门的第一输入端相连，所述第七反相器的输出端还分别与所述字线时序电路及所述读出锁存器时序电路相连；所述第二或非门的第二输入端与所述第六反相器的输出端相连，所述第二或非门的第二输入端还与所述字线时序电路相连；所述第二或非门的输出端与所述第二延时单元的输入端相连，所述第二或非门的输出端还与所述读出锁存器时序电路相连；所述第二延时单元的输出端与所述第一或非门的第二输入端相连，所述第二延时单元的输出端还与所述第一为与门的第一输入端相连，所述第一为与门的第二输入端与所述读出锁存器时序电路相连；所述第一为与门的输出端与灵敏放大器相连。
优选地，所述字线时序电路包括：第三或非门和第三延时单元；其中，
所述第三或非门的第一输入端与第二或非门的第二输入端相连，所述第三或非门的第二输入端与所述第七反相器的输出端相连，所述第三或非门的输出端与所述第三延时单元的输入端相连，所述第三延时单元的输出端与所述读出锁存器时序电路相连；所述第三延时单元的输出端还与字线相连。
优选地，所述读出锁存器时序电路包括：第四或非门、第八反相器和第二为与门；其中，
所述第四或非门的第一输入端与所述第一或非门的输出端相连，所述第四或非门的第二输入端与所述第七反相器的输出端相连，所述第四或非门的输出端与所述第八反相器的输入端相连，所述第八反相器的输出端与第一为与门的第二输入端相连，所述第二为与门的第一输入端与所述第三延时单元的输出端相连，所述第二为与门的第二输入端与第二或非门的输出端相连，所述第二为与门的输出端与读出锁存器相连。
为实现上述目的，本发明还提供一种终端设备：
所述终端设备包含如上文所述的异步SRAM多路时钟产生电路。
本发明通过利用异步SRAM多路时钟产生电路及终端设备，所述异步SRAM多路时钟产生电路包括：地址转换监控电路和内部时序电路，所述地址转换监控电路和所述内部时序电路相连；其中，所述地址转换监控电路，用于接收到初始地址信号后，将所述初始地址信号进行延迟，获得延迟地址信号，并根据所述延迟地址信号和所述初始地址信号获得脉冲信号，将所述脉冲信号发送至所述内部时序电路；所述内部时序电路，用于接收到所述脉冲信号后，将所述脉冲信号作为时钟信号，并根据所述时钟信号生成预充电模块使能信号、字线使能信号、灵敏放大器使能信号和读出锁存器使能信号，能够根据外部输入信号的变化产生内部脉冲时钟信号，然后再根据这个脉冲时钟信号产生控制其他模块的使能信号，以实现产生各个内部时钟的功能，提高存储控制的速度和效率。
附图说明
图1为本发明异步SRAM多路时钟产生电路一实施例的功能模块图；
图2为本发明异步SRAM多路时钟产生电路另一实施例的功能模块图；
图3为本发明异步SRAM多路时钟产生电路一实施例的电路结构图；
图4为本发明异步SRAM多路时钟产生电路中各功能使能信号的时序关系图。
本发明目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。
图1为本发明异步SRAM多路时钟产生电路一实施例的功能模块图；
如图1所示，所述异步SRAM多路时钟产生电路包括：地址转换监控电路100和内部时序电路200，所述地址转换监控电路100和所述内部时序电路200相连；其中，所述地址转换监控电路100，用于接收到初始地址信号后，将所述初始地址信号进行延迟，获得延迟地址信号，并根据所述延迟地址信号和所述初始地址信号获得脉冲信号，将所述脉冲信号发送至所述内部时序电路200；所述内部时序电路200，用于接收到所述脉冲信号后，将所述脉冲信号作为时钟信号，并根据所述时钟信号生成预充电模块使能信号、字线使能信号、灵敏放大器使能信号和读出锁存器使能信号。
可以理解的是，所述异步SRAM多路时钟产生电路的工作原理是通过异步SRAM多路时钟产生电路能够根据外部输入的初始地址信号的变化产生内部脉冲时钟信号，然后再根据这个脉冲时钟信号产生控制其他模块的使能信号，以实现产生各个内部时钟的功能。
本发明通过利用异步SRAM多路时钟产生电路及终端设备，所述异步SRAM多路时钟产生电路包括：地址转换监控电路和内部时序电路，所述地址转换监控电路和所述内部时序电路相连；其中，所述地址转换监控电路，用于接收到初始地址信号后，将所述初始地址信号进行延迟，获得延迟地址信号，并根据所述延迟地址信号和所述初始地址信号获得脉冲信号，将所述脉冲信号发送至所述内部时序电路；所述内部时序电路，用于接收到所述脉冲信号后，将所述脉冲信号作为时钟信号，并根据所述时钟信号生成预充电模块使能信号、字线使能信号、灵敏放大器使能信号和读出锁存器使能信号，能够根据外部输入信号的变化产生内部脉冲时钟信号，然后再根据这个脉冲时钟信号产生控制其他模块的使能信号，以实现产生各个内部时钟的功能，提高存储控制的速度和效率。
基于图1所示的异步SRAM多路时钟产生电路一实施例的功能模块图，提出本发明异步SRAM多路时钟产生电路另一实施例的功能模块图，图2为本发明异步SRAM多路时钟产生电路另一实施例的功能模块图；
如图2所示，所述地址转换监控电路包括：反向延迟电路110和脉冲产生电路120，所述反向延迟电路110和所述脉冲产生电路120相连，其中，所述反向延迟电路110，用于接收到初始地址信号后，将所述初始地址信号进行反向延迟转换，获得转换后的延迟地址信号，将所述延迟地址信号发送至所述脉冲产生电路120；所述脉冲产生电路120，用于接收初始地址信号，并在接收到所述延迟地址信号后，将所述延迟地址信号与所述初始地址信号进行比较，根据比较结果获得脉冲信号，并将所述脉冲信号发送至所述内部时序电路200。
需要说明的是，通过所述反向延迟电路110可以将初始地址信号延迟转换为延迟地址信号，再通过所述脉冲产生电路120生成脉冲信号作为所述内部时序电路200的时钟输入信号。
基于图2所示的异步SRAM多路时钟产生电路另一实施例的功能模块图，提出本发明异步SRAM多路时钟产生电路一实施例的电路结构图，图3为本发明异步SRAM多路时钟产生电路一实施例的电路结构图。
如图3所示，所述反向延迟电路110包括：第一反相器INV1、第二反相器INV2、第三反相器INV3和第四反相器INV4，所述第一反相器INV1与所述第二反相器INV2相连，所述第二反相器INV2与所述第三反相器INV3相连，所述第三反相器INV3与所述第四反相器INV4相连，所述第四反相器INV4与所述脉冲产生电路120相连；其中，所述第一反相器INV1的输入端接收所述初始地址信号add1，所述第一反相器INV1的输出端与所述第二反相器INV2的输入端相连，所述第二反相器INV2的输出端与所述第三反相器INV3的输入端相连，所述第三反相器INV3的输出端与所述第四反相器INV4的输入端相连，所述第四反相器INV4的输出端与所述脉冲产生电路120相连。
可以理解的是，通过所述第一反相器INV1、所述第二反相器INV2、所述第三反相器INV3和所述第四反相器INV4可以将初始地址信号add1转换为延迟地址信号add2。
进一步地，所述脉冲产生电路120包括：异或门EOR；其中，所述异或门EOR的第一输入端与所述第四反相器INV4的输出端相连，接收初始地址信号；所述异或门EOR的第二输入端接收初始地址信号；所述异或门EOR的输出端与所述内部时序电路200相连，所述异或门EOR的输出端输出所述脉冲信号至所述内部时序电路200。
应当理解的是，通过异或门EOR可以根据所述延迟地址信号和所述初始地址信号生成脉冲信号，进而将所述脉冲信号发送至所述内部时序电路200，作为所述内部时序电路200的时钟信号。
进一步地，所述内部时序电路200包括：预充电模块时序电路210、灵敏放大器时序电路220、字线时序电路230和读出锁存器时序电路240；其中，所述预充电模块时序电路210分别与所述灵敏放大器时序电路220、所述字线时序电路230和所述读出锁存器时序电路240相连；所述灵敏放大器时序电路220分别与所述字线时序电路230和所述读出锁存器时序电路240相连；所述字线时序电路230和所述读出锁存器时序电路240相连。
可以理解的是，通过所述预充电模块时序电路210、所述灵敏放大器时序电路220、所述字线时序电路230和所述读出锁存器时序电路240可以在接收到脉冲信号后生成预充电模块使能信号、字线使能信号、灵敏放大器使能信号和读出锁存器使能信号，进而对所述预充电模块时序电路210、所述灵敏放大器时序电路220、所述字线时序电路230和所述读出锁存器时序电路240进行相应的功能控制。
进一步地，所述预充电模块时序电路210包括：第一或非门NOR1、第五反相器INV5、第一延时单元DELAY1和第六反相器INV6；其中，所述第一或非门NOR1的第一输入端与所述异或门EOR的输出端相连，所述第一或非门NOR1的第一输入端接收所述脉冲信号；所述第一或非门NOR1的第二输入端与所述灵敏放大器时序电路220相连；所述第一或非门NOR1的输出端与所述第五反相器INV5的输入端相连；所述第一或非门NOR1的输出端还与所述读出锁存器时序电路240相连；所述第五反相器INV5的输出端与预充电模块PHI相连，所述第五反相器INV5的输出端还与所述第一延时单元DELAY1的输入端相连，所述第一延时单元DELAY1的输出端与所述第六反相器INV6的输入端相连，所述第六反相器INV6的输出端与所述灵敏放大器时序电路220相连。
应当理解的是，通过所述第一或非门NOR1、所述第五反相器INV5、所述第一延时单元DELAY1和所述第六反相器INV6可以对预充电模块进行时钟控制，实现预充电模块PHI的相应功能。
进一步地，所述灵敏放大器时序电路220包括：第七反相器INV7、第二或非门NOR2、第二延时单元DELAY2和第一为与门AND1；其中，所述第七反相器INV7的输入端接收所述脉冲信号；所述第七反相器INV7的输出端与第二或非门NOR2的第一输入端相连，所述第七反相器INV7的输出端还分别与所述字线时序电路230及所述读出锁存器时序电路240相连；所述第二或非门NOR2的第二输入端与所述第六反相器INV6的输出端相连，所述第二或非门NOR2的第二输入端还与所述字线时序电路230相连；所述第二或非门NOR2的输出端与所述第二延时单元DELAY2的输入端相连，所述第二或非门NOR2的输出端还与所述读出锁存器时序电路240相连；所述第二延时单元DELAY2的输出端与所述第一或非门NOR1的第二输入端相连，所述第二延时单元DELAY2的输出端还与所述第一为与门AND1的第一输入端相连，所述第一为与门AND1的第二输入端与所述读出锁存器时序电路240相连；所述第一为与门AND1的输出端与灵敏放大器SAEN相连。
可以理解的是，通过所述第七反相器INV7、所述第二或非门NOR2、所述第二延时单元DELAY2和所述第一为与门AND1可以对灵敏放大器SAEN进行时钟控制，实现灵敏放大器SAEN的相应功能。
进一步地，所述字线时序电路230包括：第三或非门NOR3和第三延时单元DELAY3；其中，所述第三或非门NOR3的第一输入端与第二或非门NOR2的第二输入端相连，所述第三或非门NOR3的第二输入端与所述第七反相器INV7的输出端相连，所述第三或非门NOR3的输出端与所述第三延时单元DELAY3的输入端相连，所述第三延时单元DELAY3的输出端与所述读出锁存器时序电路240相连；所述第三延时单元DELAY3的输出端还与字线WL相连。
应当理解的是，通过所述第三或非门NOR3和所述第三延时单元DELAY3可以对所述字线WL进行时钟控制，实现字线WL对应的MOS管的相应功能。
进一步的，所述读出锁存器时序电路240包括：第四或非门NOR4、第八反相器INV8和第二为与门AND2；其中，所述第四或非门NOR4的第一输入端与所述第一或非门NOR1的输出端相连，所述第四或非门NOR4的第二输入端与所述第七反相器INV7的输出端相连，所述第四或非门NOR4的输出端与所述第八反相器INV8的输入端相连，所述第八反相器INV8的输出端与第一为与门AND1的第二输入端相连，所述第二为与门AND2的第一输入端与所述第三延时单元DELAY3的输出端相连，所述第二为与门AND2的第二输入端与第二或非门NOR2的输出端相连，所述第二为与门AND2的输出端与读出锁存器LATCHEN相连。
可以理解的是，通过所述第四或非门NOR4、所述第八反相器INV8和所述第二为与门AND2可以对所述读出锁存器LATCHEN进行时钟控制，实现所述读出锁存器LATCHEN的相应功能。
进一步地，所述预充电模块PHI、所述灵敏放大器SAEN、所述字线WL和所述读出锁存器LATCHEN的使能信号时序关系如图4所示，图4为本发明异步SRAM多路时钟产生电路中各功能使能信号的时序关系图。
应当理解的是，图4中PHI1为预充电模块使能信号，WL1为字线的使能信号，SAEN1为灵敏放大器的使能信号，LATCHEN1为读出锁存器的使能信号；PHI1低电平有效，其他三个信号高电平有效；在字线WL打开前，预充电模块PHI需要先将两条位线充电至高电平，并在字线WL关闭后重新充电等待下一次操作；灵敏放大器SAEN在字线WL打开一段时间后检测两条位线之间的电压差，并在下一次充电前关闭；读出锁存器LATCHEN在灵敏放大器SAEN放大位线间电位差后对它进行锁存，并且在字线WL关闭时关闭，以免发生读出错误。
所述终端设备包含如上文所述的异步SRAM多路时钟产生电路，所述终端设备可以是生成异步SRAM时钟控制信号的处理设备，所述终端设备还可以是直接进行内部时钟控制的SRAM存储器，还可以是实现异步SRAM多路时钟产生电路的其他类型的终端设备，本实施例对此不加以限制。
本发明通过利用异步SRAM多路时钟产生电路及终端设备，所述异步SRAM多路时钟产生电路包括：地址转换监控电路和内部时序电路，所述地址转换监控电路和所述内部时序电路相连；其中，所述地址转换监控电路，用于接收到初始地址信号后，将所述初始地址信号进行延迟，获得延迟地址信号，并根据所述延迟地址信号和所述初始地址信号获得脉冲信号，将所述脉冲信号发送至所述内部时序电路；所述内部时序电路，用于接收到所述脉冲信号后，将所述脉冲信号作为时钟信号，并根据所述时钟信号生成预充电模块使能信号、字线使能信号、灵敏放大器使能信号和读出锁存器使能信号，能够根据外部输入信号的变化产生内部脉冲时钟信号，然后再根据这个脉冲时钟信号产生控制其他模块的使能信号，以实现产生各个内部时钟的功能，提高存储控制的速度和效率。
上述内容仅仅是本发明的优选实施方式，应当指出，对于本技术领域的技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进，这些改进也应视为本发明的保护范围。

Claims (8)

1.一种异步SRAM多路时钟产生电路，其特征在于，所述异步SRAM多路时钟产生电路包括：地址转换监控电路和内部时序电路，所述地址转换监控电路和所述内部时序电路相连；其中，
所述地址转换监控电路，用于接收到初始地址信号后，将所述初始地址信号进行延迟，获得延迟地址信号，并根据所述延迟地址信号和所述初始地址信号获得脉冲信号，将所述脉冲信号发送至所述内部时序电路；
所述内部时序电路，用于接收到所述脉冲信号后，将所述脉冲信号作为时钟信号，并根据所述时钟信号生成预充电模块使能信号、字线使能信号、灵敏放大器使能信号和读出锁存器使能信号；
所述内部时序电路包括：预充电模块时序电路、灵敏放大器时序电路、字线时序电路和读出锁存器时序电路；其中，
所述预充电模块时序电路分别与所述灵敏放大器时序电路、所述字线时序电路和所述读出锁存器时序电路相连；
所述灵敏放大器时序电路分别与所述字线时序电路和所述读出锁存器时序电路相连；
所述字线时序电路和所述读出锁存器时序电路相连；
所述预充电模块时序电路包括：第一或非门、第五反相器、第一延时单元和第六反相器；其中，
所述第一或非门的第一输入端与所述地址转换监控电路的输出端相连，所述第一或非门的第一输入端接收所述脉冲信号；所述第一或非门的第二输入端与所述灵敏放大器时序电路相连；所述第一或非门的输出端与所述第五反相器的输入端相连；所述第一或非门的输出端还与所述读出锁存器时序电路相连；所述第五反相器的输出端与预充电模块相连，所述第五反相器的输出端还与所述第一延时单元的输入端相连，所述第一延时单元的输出端与所述第六反相器的输入端相连，所述第六反相器的输出端与所述灵敏放大器时序电路相连。
2.如权利要求1所述的异步SRAM多路时钟产生电路，其特征在于，所述地址转换监控电路包括：反向延迟电路和脉冲产生电路，所述反向延迟电路和所述脉冲产生电路相连，其中，
所述反向延迟电路，用于接收到初始地址信号后，将所述初始地址信号进行反向延迟转换，获得转换后的延迟地址信号，将所述延迟地址信号发送至所述脉冲产生电路；
所述脉冲产生电路，用于接收初始地址信号，并在接收到所述延迟地址信号后，将所述延迟地址信号与所述初始地址信号进行比较，根据比较结果获得脉冲信号，并将所述脉冲信号发送至所述内部时序电路。
3.如权利要求2所述的异步SRAM多路时钟产生电路，其特征在于，所述反向延迟电路包括：第一反相器、第二反相器、第三反相器和第四反相器，所述第一反相器与所述第二反相器相连，所述第二反相器与所述第三反相器相连，所述第三反相器与所述第四反相器相连，所述第四反相器与所述脉冲产生电路相连；其中，
所述第一反相器的输入端接收所述初始地址信号，所述第一反相器的输出端与所述第二反相器的输入端相连，所述第二反相器的输出端与所述第三反相器的输入端相连，所述第三反相器的输出端与所述第四反相器的输入端相连，所述第四反相器的输出端与所述脉冲产生电路相连。
4.如权利要求3所述的异步SRAM多路时钟产生电路，其特征在于，所述脉冲产生电路包括：异或门；其中，
所述异或门的第一输入端与所述第四反相器的输出端相连，接收延迟地址信号；
所述异或门的第二输入端接收初始地址信号；
所述异或门的输出端与所述内部时序电路相连，所述异或门的输出端输出所述脉冲信号至所述内部时序电路。
5.如权利要求1所述的异步SRAM多路时钟产生电路，其特征在于，所述灵敏放大器时序电路包括：第七反相器、第二或非门、第二延时单元和第一与门；其中，
所述第七反相器的输入端接收所述脉冲信号；所述第七反相器的输出端与第二或非门的第一输入端相连，所述第七反相器的输出端还分别与所述字线时序电路及所述读出锁存器时序电路相连；所述第二或非门的第二输入端与所述第六反相器的输出端相连，所述第二或非门的第二输入端还与所述字线时序电路相连；所述第二或非门的输出端与所述第二延时单元的输入端相连，所述第二或非门的输出端还与所述读出锁存器时序电路相连；所述第二延时单元的输出端与所述第一或非门的第二输入端相连，所述第二延时单元的输出端还与所述第一与门的第一输入端相连，所述第一与门的第二输入端与所述读出锁存器时序电路相连；所述第一与门的输出端与灵敏放大器相连。
6.如权利要求5所述的异步SRAM多路时钟产生电路，其特征在于，所述字线时序电路包括：第三或非门和第三延时单元；其中，
所述第三或非门的第一输入端与第二或非门的第二输入端相连，所述第三或非门的第二输入端与所述第七反相器的输出端相连，所述第三或非门的输出端与所述第三延时单元的输入端相连，所述第三延时单元的输出端与所述读出锁存器时序电路相连；所述第三延时单元的输出端还与字线相连。
7.如权利要求6所述的异步SRAM多路时钟产生电路，其特征在于，所述读出锁存器时序电路包括：第四或非门、第八反相器和第二与门；其中，
所述第四或非门的第一输入端与所述第一或非门的输出端相连，所述第四或非门的第二输入端与所述第七反相器的输出端相连，所述第四或非门的输出端与所述第八反相器的输入端相连，所述第八反相器的输出端与第一与门的第二输入端相连，所述第二与门的第一输入端与所述第三延时单元的输出端相连，所述第二与门的第二输入端与第二或非门的输出端相连，所述第二与门的输出端与读出锁存器相连。
8.一种终端设备，其特征在于，所述终端设备包含权利要求1-7中任一项所述的异步SRAM多路时钟产生电路。
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Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020067324A (ko) * 2001-02-16 2002-08-22 삼성전자 주식회사 비동기 ｓｄｒａｍ의 어드레스 버퍼회로
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CN106158012B (zh) * 2016-07-05 2019-07-16 深圳市紫光同创电子有限公司 Fpga片内sram的时序处理方法、片内sram及fpga

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20020067324A (ko) * 2001-02-16 2002-08-22 삼성전자 주식회사 비동기 ｓｄｒａｍ의 어드레스 버퍼회로
CN102426851A (zh) * 2011-11-25 2012-04-25 中国科学院微电子研究所 读取时序产生电路
CN104347112A (zh) * 2013-07-31 2015-02-11 瑞萨电子株式会社 半导体装置以及数据读取方法

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