CN102426851A - 读取时序产生电路 - Google Patents
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Abstract
本发明实施例公开了一种读取时序产生电路，能够减小动态功耗。多位地址Add1、Add2...AddN在经过所述地址变化监测单元后产生了与所述地址相应的响应脉冲信号，再经过地址触发判定单元后产生了单一的触发判定信号ATDPRE，该触发判定信号ATDPRE通过ATD时序产生单元及后级时序产生单元组成了串行的链路的读取时序产生电路，并产生相应的读取时序，相比于传统的读取时序产生电路中每一位地址信号都对应一级结构，独立执行触发、ATD控制时序输出及ATD判定的过程，大大降低了电路的总体动态功耗，当地址位数N越多时，低功耗的效果更明显。
Description
技术领域
本发明涉及存储器电路设计领域，更具体地说，涉及一种读取时序产生电路。
背景技术
随着可携式个人设备的流行，对存储器的需求进一步的增加，对存储器技术的研究成为了信息技术研究的重要方向。
读取时序电路在存储器设计中有着广泛的应用，读取时序电路是将多位地址信号的输入信息产生与读取时序相关的控制信号，例如ATD(Address Transition Detection，地址变化检测信号)、SAPC(SenseAmplification Pre-charge Control，预充电控制脉冲信号)、SOLAT(SenseOut LATch，输出数据锁存脉冲控制信号)和SEN(Sense Enable，输出读取周期使能信号)等等。
传统的读取时序电路中，前级时序信号的产生单元是并行结构的，如图1所示，读取时序电路的前级时序信号产生单元包括地址变化监测单元10、ATD时序产生单元20和ATD判定单元30，其中，每一位地址信号都对应一级结构，独立执行触发、ATD控制时序输出及ATD判定的过程，即，每一位地址信号并行接入地址变化监测单元10中，地址变化监测单元10的输出并行接入ATD时序产生单元20，ATD时序产生单元20的输出并行接入到ATD判定单元30。
然而，上述读取时序电路的问题在于，存储器的容量不断增大，地址位数不断增加，若继续采用这种并行结构，由于每一位地址信号都对应一级结构，会使时序电路的整体的动态功耗显著增加。
发明内容
本发明实施例提供一种读取时序产生电路，减小了电路的动态功耗。
为实现上述目的，本发明实施例提供了如下技术方案：
一种读取时序产生电路，包括：地址变化监测单元、地址触发判定单元、ATD时序产生单元及后级时序产生单元；
所述地址变化监测单元的输入端并行接多位地址，用于输出一组相应的响应脉冲；
所述地址触发判定单元的输入端并行接地址变化监测单元的输出端，用于产生单个的触发判定信号；
所述ATD时序产生单元的输入端接所述触发判定信号，用于产生地址变化检测信号；
所述地址变化检测信号接入到后级时序产生单元的输入端，后级时序产生单元用于产生后续的控制信号。
可选地，所述后级时序产生单元包括：读取预充电单元、灵敏放大延时单元、数据锁存延时单元和数据输出并行延时单元，所述后续的控制信号包括预充电控制脉冲信号、数据锁存脉冲控制信号和读取周期使能信号；
其中，所述读取预充电单元的输入端接所述地址变化检测信号，用于产生预充电控制脉冲信号；
所述灵敏放大延时单元的输入端接所述预充电控制脉冲信号，灵敏放大延时单元的输出端接所述数据锁存延时单元的输入端，所述数据锁存延时单元用于产生数据锁存脉冲控制信号；
所述数据输出并行延时单元的一个输入端接所述数据锁存脉冲控制信号，另一个输入端接预充电控制脉冲信号，用于产生读取周期使能信号。
可选地，所述地址变化监测单元包括多条地址变化监测支路，每条地址变化监测支路包括第一非门、第二非门和第一同或门；
对于各条地址变化监测支路，第一非门的输入接一位地址，第一非门的输出端经过第二非门连接第一同或门的一个输入端，第一同或门的另一个输入端接所述地址，所述第一同或门的输出端输出与所述地址相应的响应脉冲。
可选地，所述地址触发判定单元包括第一与门，所述第一与门的输入端接所述地址变化监测单元的输出端，所述第一与门的输出端输出单个的触发判定信号。
可选地，所述ATD时序产生单元包括第三非门、第一电容和第二与门；
所述第三非门的输入端接所述触发判定信号，所述第三非门的输出端分别连接第一电容和第二与门的一个输入端，所述第二与门的另一个输入端接所述触发判定信号，所述第二与门的输出端输出地址变化检测信号。
可选地，所述读取预充电单元包括第四非门、第二电容和第三与门；
所述第四非门的输入端接所述地址变化检测信号，所述第四非门的输出端分别连接第二电容和第三与门的一个输入端，所述第三与门的另一个输入端接所述地址变化检测信号，所述第三与门的输出端输出预充电控制脉冲信号。
可选地，所述灵敏放大延时单元包括第五非门、第六非门、第三电容和第一或门；
所述第五非门的输入端接所述预充电控制脉冲信号，所述第五非门的输出端经过第六非门分别接第三电容和第一或门的一个输入端，第一或门的另一个输入端接第五非门的输出端。
可选地，所述数据锁存延时单元包括第七非门、第八非门、第九非门、第十非门、第四电容和第四与门；
所述第七非门的输入端接所述灵敏放大延时单元的输出端，所述第七非门的输出端经过第八非门分别接第四电容和第九非门的输入端，第九非门的输出端经过第十非门接第四与门的一个输入端，第四与门的另一个输入端接第七非门的输出端，第四与门的输出端输出数据锁存脉冲控制信号。
可选地，所述数据输出并行延时单元包括第十一非门、第十二非门、第十三非门、第二或门和第五电容；
所述第十一非门的输入端接所述数据锁存脉冲控制信号，所述第十一非门的输出端经过第十二非门分别接第五电容和第十三非门，第十三非门的输出端接第二或门的一个输入端，所述第二或门的另一个输入端接所述预充电控制脉冲信号，所述第二或门的输出端输出读取周期使能信号。
与现有技术相比，上述技术方案具有以下优点：
本发明实施例的读取时序产生电路，经过地址触发判定单元后产生了单一的触发判定信号，该触发判定信号通过ATD时序产生单元及后级时序产生单元组成了串行的链路的读取时序产生电路，并产生相应的读取时序，相比于传统的读取时序产生电路中每一位地址信号都对应一级结构，独立执行触发、ATD控制时序输出及ATD判定的过程，大大降低了电路的总体动态功耗，当地址位数N越多时，低功耗的效果更明显。
附图说明
通过附图所示，本发明的上述及其它目的、特征和优势将更加清晰。在全部附图中相同的附图标记指示相同的部分。并未刻意按实际尺寸等比例缩放绘制附图，重点在于示出本发明的主旨。
图1为现有技术中的读取时序产生电路的结构示意图；
图2为本发明提供的读取时序产生电路的结构示意图；
图3为本发明提供的读取时序产生电路实施例的结构图；
图4为本发明提供的读取时序产生电路实施例中各个主要节点的波形图；
图5为本发明提供的读取时序产生电路实施例中各个主要节点脉宽增加后波形图。
具体实施方式
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
在下面的描述中阐述了很多具体细节以便于充分理解本发明，但是本发明还可以采用其他不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本发明内涵的情况下做类似推广，因此本发明不受下面公开的具体实施例的限制。
参见图2，图2为本发明提供的读取时序产生电路的结构示意图，所述读取时序产生电路包括：地址变化监测单元100、地址触发判定单元200、ATD时序产生单元300及后级时序产生单元1000；
所述地址变化监测单元100的输入端并行接多位地址Add1、Add2...AddN，用于输出一组相应的响应脉冲；
所述地址触发判定单元200的输入端并行接地址变化监测单元100的输出端，用于产生单个的触发判定信号ATDPRE；
所述ATD时序产生单元300的输入端接所述触发判定信号ATDPRE，用于产生地址变化检测信号ATD；
所述地址变化检测信号ATD接入到后级时序产生单元1000的输入端，后级时序产生单元1000用于产生后续的控制信号。
其中，所述地址变化监测单元100监测输出与所述地址一一对应的响应脉冲，该响应脉冲并行接入到所述地址触发判定单元200的输入端，经过逻辑运算后产生了单个的触发判定信号ATDPRE，从而，避免了传统技术中仍然采用并行结构进行ATD时序输出而造成的高功耗。
本发明提供的读取时序产生电路，多位地址Add1、Add2...AddN在经过所述地址变化监测单元100后产生了与所述地址相应的响应脉冲信号，再经过地址触发判定单元200后产生了单一的触发判定信号ATDPRE，该触发判定信号ATDPRE通过ATD时序产生单元及后级时序产生单元组成了串行的链路的读取时序产生电路，并产生相应的读取时序，相比于传统的读取时序产生电路中每一位地址信号都对应一级结构，独立执行触发、ATD控制时序输出及ATD判定的过程，大大降低了电路的总体动态功耗，当地址位数N越多时，低功耗的效果更明显。
其中，可以根据具体需要设计所述后级时序产生单元1000，在本发明一个实施例中，后级时序产生单元1000包括：读取预充电单元400、灵敏放大延时单元500、数据锁存延时单元600和数据输出并行延时单元700，所述后续的控制信号包括预充电控制脉冲信号SAPC、数据锁存脉冲控制信号SOLAT和读取周期使能信号SEN；
其中，所述读取预充电单元300的输入端接所述地址变化检测信号ATD，用于产生预充电控制脉冲信号SAPC；
所述灵敏放大延时单元500的输入端接所述预充电控制脉冲信号SAPC，灵敏放大延时单元500的输出端接所述数据锁存延时单元600的输入端，所述数据锁存延时单元600用于产生数据锁存脉冲控制信号SOLAT；
所述灵敏放大延时单元500用于为存储器芯片提供灵敏放大过程的处理时间。
所述数据输出并行延时单元700的一个输入端接所述数据锁存脉冲控制信号SOLAT，另一个输入端接预充电控制脉冲信号SAPC，用于产生读取周期使能信号SEN。
上述的读取时序产生电路在产生触发判定信号ATDPRE后，通过串行链路产生了地址变化检测信号ATD、预充电控制脉冲信号SAPC、数据锁存脉冲控制信号SOLAT和读取周期使能信号SEN这一系列的读取时序信号，电路本身的动态功耗较小，而且输出的信号时序配合严密。
为了更好地理解本发明，以下将从具体的实施例和输出波形进行详细的描述。
参考图3和图4，图3为本发明提供的读取时序产生电路实施例的结构图，图4为本发明提供的读取时序产生电路中主要节点的波形图。
在此实施例中，地址变化监测单元100包括多条地址变化监测支路100-1...100-N，每条地址变化监测支路100-1或100-N包括第一非门101、第二非门102和第一同或门103；对于各条地址变化监测支路，例如接第一位地址的第一地址变化监测支路100-1，其第一非门101的输入接一位地址Add1，其输出端经过第二非门102连接第一同或门103的一个输入端，第一同或门103的另一个输入端接所述地址Add1，所述第一同或门103的输出端输出与所述地址Add1相应的响应脉冲。
所述地址触发判定单元200包括第一与门201，所述第一与门201的输入端接所述地址变化监测单元100的输出端，所述第一与门201的输出端输出单个的触发判定信号ATDPRE。
所述ATD时序产生单元300包括第三非门301、第一电容302和第二与门303；所述第三非门301的输入端接所述触发判定信号ATDPRE，所述第三非门301的输出端分别连接第一电容302和第二与门303的一个输入端，所述第二与门303的另一个输入端接所述触发判定信号ATDPRE，所述第二与门303的输出端输出地址变化检测信号ATD。
所述读取预充电单元400包括第四非门401、第二电容402和第三与门403；所述第四非门401的输入端接所述地址变化检测信号ATD，所述第四非门401的输出端分别连接第二电容402和第三与门403的一个输入端，所述第三与门403的另一个输入端接所述地址变化检测信号ATD，所述第三与门403的输出端输出预充电控制脉冲信号SAPC。
所述灵敏放大延时单元500包括第五非门501、第六非门502、第三电容503和第一或门504；所述第五非门501的输入端接所述预充电控制脉冲信号SAPC，所述第五非门501的输出端经过第六非门502分别接第三电容503和第一或门504的一个输入端，第一或门504的另一个输入端接第五非门501的输出端。
所述数据锁存延时单元600包括第七非门601、第八非门602、第九非门604、第十非门605、第四电容603和第四与门606；所述第七非门601的输入端接所述灵敏放大延时单元500的输出端，所述第七非门601的输出端经过第八非门602分别接第四电容603和第九非门604的输入端，第九非门604的输出端经过第十非门605接第四与门606的一个输入端，第四与门606的另一个输入端接第七非门601的输出端，第四与门606的输出端输出数据锁存脉冲控制信号SOLAT。
所述数据输出并行延时单元700包括第十一非门701、第十二非门702、第十三非门704、第二或门705和第五电容703；所述第十一非门701的输入端接所述数据锁存脉冲控制信号SOLAT，所述第十一非门701的输出端经过第十二非门702分别接第五电容703和第十三非门704，第十三非门704的输出端接第二或门705的一个输入端，所述第二或门705的另一个输入端接所述预充电控制脉冲信号SAPC，所述第二或门705的输出端输出读取周期使能信号SEN。
如图4所示，地址Add(1:N)的输入信息经过地址变化监测单元100和地址触发判定单元200后，产生单个的触发判定信号ATDPRE，该触发判定信号ATDPRE经过地址触发判定单元200后产生地址变化检测信号ATD，该地址变化检测信号ATD的脉冲上升沿由触发判定信号ATDPRE的上升沿触发，由于第一电容的设置，脉冲的周期较触发判定信号ATDPRE的周期更宽；地址变化检测信号ATD经过ATD时序产生单元300后产生预充电控制脉冲信号SAPC，该预充电控制脉冲信号SAPC的脉冲上升沿由地址变化检测信号ATD的上升沿触发，由于第二电容的设置，该预充电控制脉冲信号SAPC的脉冲上升沿由地址变化检测信号ATD的脉冲上升触发，并且脉冲宽度被展宽到所需的时间长度T1；预充电控制脉冲信号SAPC经过灵敏放大延时单元500和数据锁存延时单元600后产生数据锁存脉冲控制信号SOLAT，数据锁存脉冲控制信号SOLAT的脉冲的上升沿较预充电控制脉冲信号SAPC的脉冲的下降沿有所延时，在此处延时了T2；预充电控制脉冲信号SAPC和数据锁存脉冲控制信号SOLAT经过数据输出并行延时单元700产生读取周期使能信号SEN，该读取周期使能信号SEN的脉冲上升沿由预充电控制脉冲信号SAPC的脉冲上升沿触发，下降沿由数据锁存脉冲控制信号SOLAT的脉冲下降沿延时T4后触发，从而得到了脉冲宽度为T＝T1+T2+T3+T4的读取周期使能信号SEN。
如图5所示，在预充电控制脉冲信号SAPC的脉冲宽度T1增加了Δt的情况下，即T1’＝T1+Δt，此时，对于预充电控制脉冲信号SAPC的脉冲宽度T2’＝T2-Δt+Δt＝T2，同理T3和T4均保持数值和顺序不变，可见，本发明的读取时序产生电路产生的读取时序控制信号SAPC、SEN、SOLAT的配合严密，当其中某一控制信号发生变化时，能够保证前后级相关信号的时延关系不受影响从而保证读取时序的严格对应关系，每个时序可独立变化，而不影响其他时序关系。
综上，本发明实施例的读取时序产生电路，产生了一系列读取时序信号，该电路的动态功耗小，产生的时序严密，且稳定性好。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制。
虽然本发明已以较佳实施例披露如上，然而并非用以限定本发明。任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。
Claims (9)
1.一种读取时序产生电路，其特征在于，包括地址变化监测单元、地址触发判定单元、ATD时序产生单元及后级时序产生单元；
所述地址变化监测单元的输入端并行接多位地址，用于输出一组相应的响应脉冲；
所述地址触发判定单元的输入端并行接地址变化监测单元的输出端，用于产生单个的触发判定信号；
所述ATD时序产生单元的输入端接所述触发判定信号，用于产生地址变化检测信号；
所述地址变化检测信号接入到后级时序产生单元的输入端，后级时序产生单元用于产生后续的控制信号。
2.根据权利要求1所述的读取时序产生电路，其特征在于，所述后级时序产生单元包括：读取预充电单元、灵敏放大延时单元、数据锁存延时单元和数据输出并行延时单元，所述后续的控制信号包括预充电控制脉冲信号、数据锁存脉冲控制信号和读取周期使能信号；
其中，所述读取预充电单元的输入端接所述地址变化检测信号，用于产生预充电控制脉冲信号；
所述灵敏放大延时单元的输入端接所述预充电控制脉冲信号，灵敏放大延时单元的输出端接所述数据锁存延时单元的输入端，所述数据锁存延时单元用于产生数据锁存脉冲控制信号；
所述数据输出并行延时单元的一个输入端接所述数据锁存脉冲控制信号，另一个输入端接预充电控制脉冲信号，用于产生读取周期使能信号。
3.根据权利要求1所述读取时序产生电路，其特征在于，所述地址变化监测单元包括多条地址变化监测支路，每条地址变化监测支路包括第一非门、第二非门和第一同或门；
对于各条地址变化监测支路，第一非门的输入接一位地址，第一非门的输出端经过第二非门连接第一同或门的一个输入端，第一同或门的另一个输入端接所述地址，所述第一同或门的输出端输出与所述地址相应的响应脉冲。
4.根据权利要求1所述的读取时序产生电路，其特征在于，所述地址触发判定单元包括第一与门，所述第一与门的输入端接所述地址变化监测单元的输出端，所述第一与门的输出端输出单个的触发判定信号。
5.根据权利要求1所述的读取时序产生电路，其特征在于，所述ATD时序产生单元包括第三非门、第一电容和第二与门；
所述第三非门的输入端接所述触发判定信号，所述第三非门的输出端分别连接第一电容和第二与门的一个输入端，所述第二与门的另一个输入端接所述触发判定信号，所述第二与门的输出端输出地址变化检测信号。
6.根据权利要求2所述的读取时序产生电路，其特征在于，所述读取预充电单元包括第四非门、第二电容和第三与门；
所述第四非门的输入端接所述地址变化检测信号，所述第四非门的输出端分别连接第二电容和第三与门的一个输入端，所述第三与门的另一个输入端接所述地址变化检测信号，所述第三与门的输出端输出预充电控制脉冲信号。
7.根据权利要求2所述的读取时序产生电路，其特征在于，所述灵敏放大延时单元包括第五非门、第六非门、第三电容和第一或门；
所述第五非门的输入端接所述预充电控制脉冲信号，所述第五非门的输出端经过第六非门分别接第三电容和第一或门的一个输入端，第一或门的另一个输入端接第五非门的输出端。
8.根据权利要求2所述的读取时序产生电路，其特征在于，所述数据锁存延时单元包括第七非门、第八非门、第九非门、第十非门、第四电容和第四与门；
所述第七非门的输入端接所述灵敏放大延时单元的输出端，所述第七非门的输出端经过第八非门分别接第四电容和第九非门的输入端，第九非门的输出端经过第十非门接第四与门的一个输入端，第四与门的另一个输入端接第七非门的输出端，第四与门的输出端输出数据锁存脉冲控制信号。
9.根据权利要求2所述的读取时序产生电路，其特征在于，所述数据输出并行延时单元包括第十一非门、第十二非门、第十三非门、第二或门和第五电容；
所述第十一非门的输入端接所述数据锁存脉冲控制信号，所述第十一非门的输出端经过第十二非门分别接第五电容和第十三非门，第十三非门的输出端接第二或门的一个输入端，所述第二或门的另一个输入端接所述预充电控制脉冲信号，所述第二或门的输出端输出读取周期使能信号。
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