CN103474093B - 控制灵敏放大器开启的追踪电路和采用追踪电路的sram - Google Patents

Abstract

本发明公开了一种用于控制灵敏放大器开启的追踪电路和采用该追踪电路的SRAM，所述追踪电路包括：用于模拟SRAM中的存储单元位线放电的位线放电复制模块，通过复制位线连接于所述灵敏放大器的控制端；用于模拟SRAM中存储单元漏电流的漏电流模拟模块，通过复制位线连接于所述灵敏放大器的控制端。本发明所公开的追踪电路是在现有的追踪电路基础上，增加了用于模拟SRAM中存储单元漏电流的漏电流模拟模块，利用该漏电流模拟模块补偿因SRAM中的位于同一列上其它不读写存储单元的漏电流而增加的位线放电时间，使得经过本发明的追踪电路后的SAE信号的延时更逼近于存储单元位线的真实放电时间，进而有效控制灵敏放大器的开启，加快SRAM的读取速度。

Description

控制灵敏放大器开启的追踪电路和采用追踪电路的SRAM

技术领域

本发明涉及SRAM（StaticRAM，静态随机读写存储器）电路，特别涉及一种SRAM中用于控制灵敏放大器开启的追踪电路以及采用该追踪路的SRAM。

背景技术

随着数字集成电路的功能越来越复杂，规模越来越大，静态存储器已成为数字系统中非常重要的组成部分，并且高存储速度和低功耗的存储器已经成为了静态存储器发展的主流。SRAM（StaticRAM，静态随机读写存储器）具有无需刷新、使用方便以及速度较快等优点，因而近些年来，SRAM已经被广泛地应用于手机、电脑等便携设备中，并且高速低功耗成为SRAM发展的必然趋势。

图1示出了SRAM的部分结构。其中，SRAM的存储功能由大量存储单元组成的存储阵列2构成，对数据的读写是通过连接存储阵列2中的字线WL以及位线BL和位线BLB实现的，其中存储阵列2中每一行的存储单元通过字线WL连接，每一列的存储单元通过位线BL和位线BLB连接。当对某一存储单元进行数据读取时，通过字线WL选中该存储单元所在行，通过连接该存储单元的位线BL和位线BLB将该存储单元记录的数据以电压（流）的形式传送给灵敏放大器（SA，SenseAmplifier）3，经过灵敏放大器3放大后送到输出电路进行输出。灵敏放大器3的开启主要是通过SRAM中的一时钟控制单元（图1未示出）发出的脉冲信号进行控制的。

在对SRAM进行读操作过程中，时间主要消耗在位线放电的过程。一般来说，使用灵敏放大器3来放大位线BL和位线BLB的很小的电压差以便有效缩短读周期的时间。因此，开启灵敏放大器3的时间对于实现SRAM高速低功耗变得十分重要。过早开启灵敏放大器3，可能导致位线BL和位线BLB的电压差不够大，灵敏放大器3不能准确读出数据；过晚开启灵敏放大器3，则使得读周期增长，功耗增加。此外，灵敏放大器3的开启时间过长也会增加功耗。

如图1中，现有技术中，灵敏放大器3的开启是时钟控制单元（图1未示出）的脉冲信号经过一追踪电路（trackingpath）1后，产生SAE（SenseAmplifierEnable，灵敏放大器使能）信号，并利用该SAE信号开启灵敏放大器3。为了准确的复制位线放电时间以精确控制灵敏放大器3的开启时间，追踪电路1中采用与存储阵列2中的存储单元同样工艺条件和结构的多个模拟存储单元，并通过复制字线和复制位线相互连接，通过复制位线控制灵敏放大器3的开启时间。原本，因为追踪电路1中采用了与存储单元相同的模拟存储单元，所以PVT（工艺-电压-温度）对追踪电路1和存储单元的位线具有相同的影响，进而追踪电路1能够准确复制存储阵列2中位线的放电时间，从而可以精确控制灵敏放大器3的开启时间的，所以，以往的研究都是集中在追踪电路1的稳定性上。

随着功耗的降低，SRAM工作周期变得越来越长，使得SRAM的存取速度变慢，性能明显下降。这种存取速度变慢的现象主要由两种原因造成：一是随着工作电压的降低，SRAM中存储单元的读电流也在降低，这决定了读取时间增大的趋势；二是随着工艺水平的提高，漏电流不断增大，而追踪电路1不能准确对漏电流进行追踪，使得灵敏放大器3的开启时间提前。此外，工艺偏差和阈值电压偏差也增加了工作周期。其中漏电流对SRAM性能的影响具体为：

随着工艺水平的提高，阈值电压越来越低，从而使得亚阈区漏电流增大。理想状态下，在SRAM读取过程中，在存储阵列2的同一列存储单元中，只有一个存储单元的门管打开，其余存储单元处于关闭状态，不应该存在存储单元的漏电流影响，但实际当中却不是这样。实际读过程中，读电流是被读的存储单元的门管的放电电流减去同一列上其它存储单元的漏电流。随着工艺水平的提高，这个漏电流愈加不能被忽视。因此，受到不断增大的漏电流影响，经过追踪电路1所产生的SAE信号的时间便不能准确的复制位线放电时间，造成灵敏放大器3的开启时间无法精确控制，使得SRAM误读的概率增大。为降低这种情况的出现，通常会预留很长的灵敏放大器3的开启时间以使得SRAM可以提高良率，这样必会影响SRAM的存取速度。

发明内容

有鉴于此，本发明提供一种用于使能灵敏放大器的追踪电路，以补偿SRAM中存储单元的漏电流而增加的位线放电时间，从而使得追踪电路的延时更接近于存储单元的真实放电时间，进而有效控制灵敏放大器的开启，加快SRAM的读取速度。

本发明的技术方案是这样实现的：

一种用于控制灵敏放大器开启的追踪电路，包括用于模拟SRAM中的存储单元位线放电的位线放电复制模块，通过复制位线连接于所述灵敏放大器的控制端，所述追踪电路还包括：

用于模拟SRAM中存储单元漏电流的漏电流模拟模块，通过复制位线连接于所述灵敏放大器的控制端。

进一步，所述位线放电复制模块包括多个复制存储单元，所述多个复制存储单元之间通过复制字线和复制位线连接，并通过所述复制位线连接于所述灵敏放大器的控制端。

进一步，所述漏电流模拟模块包括PMOS管和NMOS管，所述PMOS管和所述NMOS管通过源漏极串联，且所述PMOS的漏极连接于输入电源，所述NMOS的源极通过所述复制位线连接于所述灵敏放大器的控制端，所述PMOS管的栅极和所述NMOS管的栅极接地。

进一步，所述追踪电路还包括反相器，所述复制位线通过所述反相器连接于所述灵敏放大器的控制端。

一种SRAM，包括存储阵列以及与所述存储阵列电连接的灵敏放大器，还包括如上任一项所述的用于控制灵敏放大器开启的追踪电路，所述追踪电路与所述灵敏放大器的控制端电连接

从上述方案可以看出，本发明的用于控制灵敏放大器开启的追踪电路中，在现有的追踪电路基础上，增加了用于模拟SRAM中存储单元漏电流的漏电流模拟模块，利用该漏电流模拟模块模拟SRAM中的位于同一列上其它不读写存储单元的漏电流，从而补偿因SRAM中的位于同一列上其它不读写存储单元的漏电流而增加的位线放电时间，使得经过本发明的追踪电路后的SAE信号的延时更逼近于存储单元位线的真实放电时间，进而有效控制灵敏放大器的开启，加快SRAM的读取速度。

附图说明

图1为现有技术中的SRAM的部分结构示意图；

图2为采用本发明的追踪电路的SRAM的部分结构示意图；

图3为本发明追踪电路所增加的漏电流模拟模块的实施例结构示意图；

图4为采用图3所示漏电流模拟模块的实施例结构时的SRAM的部分结构示意图；

图5为图2所示结构增加反相器后的的SRAM的部分结构示意图。

具体实施方式

为使本发明的目的、技术方案及优点更加清楚明白，以下参照附图并举实施例，对本发明作进一步详细说明。

针对SRAM中灵敏放大器开启时间的控制，现有研究中都集中于如何减小trackingpath的工艺偏差上，复制位线和采用高阈值电压晶体管等方法先后被提出，其中复制位线采用位线电容和放电单元的方式来控制灵敏放大器开启，它可以减小由于电压工艺和温度对复制位线和实际位线影响的偏差，但是漏电流的影响却从来没有发现并进行考虑。复制位线的方法也不能解决漏电流的问题。本发明针对漏电流问题提出了用于控制灵敏放大器开启的追踪电路，其实施例结构如图2所示。

如图2所示，本发明提供的用于控制灵敏放大器3开启时间的追踪电路1包括位线放电复制模块11，通过复制位线连接于灵敏放大器3的控制端，用于模拟SRAM中的存储单元的位线放电，该位线放电复制模块11在现有技术中已经被使用；本发明的改进点在于追踪电路1还包括一漏电流模拟模块12，用于模拟SRAM中存储单元产生的漏电流，其也通过复制位线连接于所述灵敏放大器3的控制端。

其中，位线放电复制模块11包括多个与SRAM中的存储单元结构相同的复制存储单元，所述多个复制存储单元之间通过复制字线和复制位线连接，并通过所述复制位线连接于所述灵敏放大器3的控制端。位线放电复制模块11中，所述的复制存储单元是SRAM的存储阵列2中的存储单元的复制，也就是说，复制存储单元与存储单元是基于同样的工艺制成的相同结构的存储单元，连接存储单元的字线WL、位线BL和位线BLB以及连接复制存储单元的复制字线和复制位线均是基于相同工艺制成的，即复制字线是字线的复制、复制位线是位线的复制。但是，复制存储单元与存储单元的作用不同：存储单元位于存储阵列中，用于存储数据；而复制存储单元位于trackingpath中，即位于本文所述的追踪电路1中，多个复制存储单元所组成的位线放电复制模块11的作用在于复制存储单元的位线放电，因为如前所述存储单元和复制存储单元是基于同样的工艺制成的相同结构的存储单元（包括字线、位线、复制字线、复制位线），因此PVT（工艺-电压-温度）对存储单元和复制存储单元有相同的影响（包括字线、位线、复制字线、复制位线），因此位线放电复制模块11可以准确的复制存储单元的位线放电，进而在不考虑漏电的情况下所发出的SAE信号能够精确的控制灵敏放大器3的开启。所以，位线放电复制模块11即是校正位线放电之用。在位线放电复制模块11中，并不一定需要将全部的复制存储单元进行连接，如图2中是将上一部分的复制存储单元的字线接地，进而上一部分的复制存储单元对复制存储单元的位线放电不起作用，但这并不影响位线放电复制模块11的功能。

考虑到漏电流的影响后，本发明增加了漏电流模拟模块12用以模拟SRAM中存储单元产生的漏电流。作为一个具体实施例，该漏电流模拟模块12的结构如图3所示，图4为采用图3所示结构的漏电流模拟模块12时的SRAM的部分结构示意图。图3的漏电流模拟模块12中可包括PMOS管和NMOS管，所述PMOS管和所述NMOS管通过源漏极串联，即所述PMOS管的源极与所述NMOS管的漏极连接，所述PMOS的漏极连接于输入电源VDD，所述NMOS的源极连接漏电流模拟模块12的输出端（OUT）。图3所示的漏电流模拟模块12的结构是一个比较简单且典型的漏电流模拟模块，其工作原理为：PMOS管的栅极接地，NMOS管的栅极接地；工作时，PMOS管导通，NMOS管截止，从而产生泄漏电流，达到模拟漏电流的目的。图4中，漏电流模拟模块12的输出端（OUT）通过复制位线连接于所述灵敏放大器3的控制端，在经过位线放电复制模块11和漏电流模拟模块12之后所产生的SAE信号便同时考虑了位线放电以及漏电流的影响，进而在SAE信号开启灵敏放大器3的时候，能够准确的追踪漏电流的影响，使得灵敏放大器3的开启时间更加精确。

如图5所示，在追踪电路1中还可增加反相器13，复制位线通过反相器13连接于灵敏放大器3的控制端。该反相器13可以调整SAE信号的相位或者增大SAE信号对灵敏放大器3的驱动能力。视具体电路具体分析，该反相器13也可以不加。

本发明的提供的上述用于控制灵敏放大器开启的追踪电路中，在现有的追踪电路基础上，增加了用于模拟SRAM中存储单元漏电流的漏电流模拟模块，利用该漏电流模拟模块模拟SRAM中的位于同一列上其它不读写存储单元的漏电流，从而补偿因SRAM中的位于同一列上其它不读写存储单元的漏电流而增加的位线放电时间，使得经过本发明的追踪电路后的SAE信号的延时更逼近于存储单元位线的真实放电时间，进而有效控制灵敏放大器的开启，加快SRAM的读取速度。

基于以上所述，如图2、图4、图5所示，本法中还提供了一种SRAM，包括存储阵列2以及与存储阵列2电连接的灵敏放大器3，还包括以上所述的用于控制灵敏放大器开启的追踪电路1，所述追踪电路1与所述灵敏放大器3的控制端电连接。

以上所述仅为本发明的较佳实施例而已，并不用以限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明保护的范围之内。

Claims (3)

1.一种用于控制灵敏放大器开启的追踪电路，包括用于模拟SRAM中的存储单元位线放电的位线放电复制模块，通过复制位线连接于所述灵敏放大器的控制端，其特征在于，还包括：

用于模拟SRAM中存储单元漏电流的漏电流模拟模块，通过复制位线连接于所述灵敏放大器的控制端；

其中，所述位线放电复制模块包括多个与SRAM中的存储单元结构相同的复制存储单元，所述多个复制存储单元之间通过复制字线和复制位线连接，并通过所述复制位线连接于所述灵敏放大器的控制端；

所述漏电流模拟模块包括PMOS管和NMOS管，所述PMOS管和所述NMOS管通过源漏极串联，且所述PMOS的漏极连接于输入电源，所述NMOS的源极通过所述复制位线连接于所述灵敏放大器的控制端，所述PMOS管的栅极和所述NMOS管的栅极接地。

2.根据权利要求1所述的追踪电路，其特征在于：所述追踪电路还包括反相器，所述复制位线通过所述反相器连接于所述灵敏放大器的控制端。

3.一种SRAM，包括存储阵列以及与所述存储阵列电连接的灵敏放大器，其特征在于：还包括权利要求1或2所述的用于控制灵敏放大器开启的追踪电路，所述追踪电路与所述灵敏放大器的控制端电连接。