CN103632713B - 静态随机存取存储器及其存储性能的改善方法 - Google Patents
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Abstract
本发明提供一种静态随机存取存储器及其存储性能的改善方法，所述静态随机存取存储器包括：存储单元、字线驱动器、灵敏放大器和包括MOS晶体管的追踪电路；所述字线驱动器的输出端通过字线与所述存储单元相连接，所述字线驱动器的触发端适于接收字线驱动器使能信号；所述灵敏放大器的输入端通过位线与所述存储单元相连接，所述灵敏放大器的触发端适于接收灵敏放大器使能信号；所述追踪电路的输入端适于接收所述字线驱动器使能信号，所述追踪电路的输出端适于输出所述灵敏放大器使能信号，所述追踪电路的MOS晶体管的阈值电压Vth适于调整所述位线之间的电压差Vdb和电源电压Vdd的变化关系。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种静态随机存取存储器及其存储性能的改善方法。
背景技术
近些年，随着静态随机存取存储器（Static Random Access Memory,SRAM）广泛地应用于手机、电脑等便携设备中，高速低功耗成为SRAM发展的必然趋势。为了进一步降低功耗，提高SRAM性能，许多有效可行的方法被提出，例如分割字线技术、复制位线技术、电荷共享技术和多阈值电压技术等。
降低能耗最为有效的措施就是降低电源电压Vdd，据资料显示：电源电压Vdd在0.425V下SRAM就可以正常运行。但是，功耗的降低会导致SRAM工作周期显著变长、性能明显下降，所以SRAM采用灵敏放大器来放大与之相连的位线之间的电压差Vdb，这样可以有效缩短读取周期的时间。位线之间的电压差Vdb通常需要大于或等于灵敏放大器的灵敏度，所述灵敏放大器的灵敏度是指灵敏放大器能够正确放大的最小输入电压差。
图1示出一种现有SRAM的电源电压Vdd和位线之间的电压差Vdb的关系图。由图1所示的关系图可以看出，由于位线之间的电压差Vdb的取值需要满足灵敏放大器的灵敏度要求，所以电源电压Vdd的工作范围受限于位线之间的电压差Vdb的取值。在现有技术中，本领域技术人员通常通过电路设计，将电源电压Vdd和位线之间的电压差Vdb的关系曲线L1向上移，在位线之间的电压差Vdb满足灵敏放大器的灵敏度要求时，电源电压Vdd的取值范围更大，电源电压Vdd的最小值更小。
但是，上移电源电压Vdd和位线之间的电压差Vdb的关系曲线L1虽然可以扩大电源电压Vdd的取值范围，但是SRAM在电源电压Vdd常压段的性能却明显降低了。
发明内容
本发明解决的问题是现有静态随机存取存储器性能较低。
为解决上述问题，本发明提供一种静态随机存取存储器，包括：存储单元、字线驱动器、灵敏放大器和包括MOS晶体管的追踪电路；
所述字线驱动器的输出端通过字线与所述存储单元相连接，所述字线驱动器的触发端适于接收字线驱动器使能信号；
所述灵敏放大器的输入端通过位线与所述存储单元相连接，所述灵敏放大器的触发端适于接收灵敏放大器使能信号；
所述追踪电路的输入端适于接收所述字线驱动器使能信号，所述追踪电路的输出端适于输出所述灵敏放大器使能信号，所述追踪电路的MOS晶体管的阈值电压Vth适于调整所述位线之间的电压差Vdb和电源电压Vdd的变化关系。
本发明技术方案还提供一种静态随机存取存储器存储性能的改善方法，所述静态随机存取存储器包括：存储单元、字线驱动器、灵敏放大器和包括MOS晶体管的追踪电路；所述字线驱动器的输出端通过字线与所述存储单元相连接，所述字线驱动器的触发端适于接收字线驱动器使能信号；所述灵敏放大器的输入端通过位线与所述存储单元相连接，所述灵敏放大器的触发端适于接收灵敏放大器使能信号；所述追踪电路的输入端适于接收所述字线驱动器使能信号，所述追踪电路的输出端适于输出所述灵敏放大器使能信号；
所述方法包括：改变所述追踪电路的MOS晶体管的阈值电压Vth以调整所述位线之间的电压差Vdb和电源电压Vdd的变化关系。
可选择的，所述位线之间的电压差Vdb和电源电压Vdd的变化关系包括所述位线之间的电压差Vdb随电源电压Vdd变化的变化率或比例关系，所述比例关系为正比例或反比例。
可选择的，所述改变所述追踪电路的MOS晶体管的阈值电压Vth以调整所述位线之间的电压差Vdb和电源电压Vdd的变化关系包括：改变所述追踪电路的MOS晶体管的阈值电压Vth，使所述位线之间的电压差Vdb随电源电压Vdd变化的变化率减小。
可选择的，所述改变所述追踪电路的MOS晶体管的阈值电压Vth以调整所述位线之间的电压差Vdb和电源电压Vdd的变化关系包括：改变所述追踪电路的MOS晶体管的阈值电压Vth，使所述位线之间的电压差Vdb随电源电压Vdd成反比例变化。
可选择的，所述MOS晶体管的阈值电压Vth、位线之间的电压差Vdb和电源电压Vdd满足关系：Vtc为所述存储单元的传输管的阈值电压。
可选择的，所述追踪电路包括延时电路，所述延时电路适于延时所述字线驱动器使能信号的上升沿以产生所述灵敏放大器使能信号的上升沿，所述延时电路包括所述MOS晶体管。
可选择的，所述延时电路包括存储单元的复制单元，所述存储单元的复制单元适于模拟所述存储单元的数据读取过程以控制所述字线驱动器使能信号的上升沿的延时时间，所述存储单元的复制单元包括所述MOS晶体管。
可选择的，所述延时电路包括反相器链，所述反相器链适于控制所述字线驱动器使能信号的上升沿的延时时间，所述反相器链包括所述MOS晶体管。
与现有技术相比，本发明具有以下优点：
本发明技术方案的追踪电路的MOS晶体管的阈值电压Vth可以调整所述位线之间的电压差Vdb和电源电压Vdd的变化关系，为提高静态随机存取存储器的性能，以及降低静态随机存取存储器的能耗提供了保障。
附图说明
图1为现有SRAM的电源电压和位线之间的电压差的关系图；
图2为本发明静态随机存取存储器的实施例的结构示意图；
图3是本发明存储单元的实施例的结构示意图；
图4为本发明静态随机存取存储器的电源电压和位线之间的电压差的关系图；
图5为本发明延时单元的一实施例的结构示意图；
图6为本发明延时单元的另一实施例的结构示意图。
具体实施方式
下面结合附图对本发明的具体实施方式做详细的说明。在下列段落中参照附图以举例方式更具体地描述本发明。根据下列说明，本发明的优点和特征将更清楚。
灵敏放大器的灵敏度是指：灵敏放大器能够正确放大的最小输入电压差。例如，灵敏放大器的灵敏度为0.08V，那么当灵敏放大器的输入电压差大于或等于0.08V时，灵敏放大器能够将该输入电压差正确放大。
SRAM电源电压Vdd的工作电压范围通常包括：低压段、常压段和高压段。例如，电源电压Vdd的工作电压范围为0.7V～1.4V，其中低压段为0.7V～0.9V，常压段为1V～1.1V，高压段为1.2～1.4V。
如图2所示，本发明实施例提供一种静态随机存取存储器包括：存储单元11、字线驱动器12、灵敏放大器13和包括MOS晶体管的追踪电路14；
所述字线驱动器12的输出端通过字线WL与所述存储单元11相连接，所述字线驱动器12的触发端适于接收字线驱动器使能信号；
所述灵敏放大器13的输入端通过位线BL1和BL2与所述存储单元11相连接，所述灵敏放大器13的触发端适于接收灵敏放大器使能信号；
所述追踪电路14的输入端适于接收所述字线驱动器使能信号，所述追踪电路的输出端适于输出所述灵敏放大器使能信号，所述追踪电路的MOS晶体管的阈值电压Vth适于调整所述位线BL1和BL2之间的电压差Vdb和电源电压Vdd的变化关系。
存储单元11可以为标准六管结构。如图3所示，所述存储单元11包括：第一传输管T1、第二传输管T2，第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1和第二NMOS晶体管N2。
第一PMOS晶体管P1的第一端和第二PMOS晶体管P2的第一端连接电源电压Vdd；
第一PMOS晶体管P1的栅极连接第一NMOS晶体管N1的栅极、第二PMOS晶体管P2的第二端、第二NMOS晶体管N2第一端和第二传输管T2的第一端；
第二PMOS晶体管P2的栅极连接第二NMOS晶体管N2栅极、第一PMOS晶体管P1的第二端、第一NMOS晶体管N1的第一端和第一传输管T1的第一端；
第一NMOS晶体管N1的第二端和第二NMOS晶体管N2的第二端接地；
第一传输管T1的栅极和第二传输管T2的栅极通过字线WL与字线驱动器12相连接；
第一传输管T1的第二端连接位线BL1，第二传输管T2的第二端连接位线BL2，所述位线BL1和BL2连接灵敏放大器13的输入端。
第一传输管T1、第二传输管T2，第一PMOS晶体管P1、第二PMOS晶体管P2、第一NMOS晶体管N1和第二NMOS晶体管N2的第一端可以为源极，第二端为漏极；或者第一端可以为漏极，第二端为源极。
字线驱动器12的输入端可以接收字线选择信号。接收到字线驱动器使能信号的字线驱动器12被启动，字线选择信号通过启动的字线驱动器12转换为字线WL上的行选信号。
灵敏放大器13的输入端通过位线BL1和BL2与存储单元11相连接，在存储单元11的读操作过程中，被预充电的位线BL1和BL2上的电压发生变化。当灵敏放大器13接收到灵敏放大器使能信号时灵敏放大器13开启，灵敏放大器13放大位线BL1和BL2之间的电压差Vdb，所述位线BL1和BL2之间的电压差Vdb与存储单元11内的存储数据相关。
灵敏放大器13的开启时间对于实现SRAM高速低功耗十分重要。过早开启灵敏放大器，可导致位线之间的电压差Vdb不够大，灵敏放大器不能准确读出数据；过晚开启灵敏放大器，读取周期增长，整体功耗增加。为了满足灵敏放大器的灵敏度要求，以及准确控制灵敏放大器的开启，追踪电路（tracking path）技术被提出。
本实施例的追踪电路14可以包括延时单元，所述延时电路适于延时所述字线驱动器使能信号的上升沿以产生所述灵敏放大器使能信号的上升沿，所述延时电路包括所述MOS晶体管。
存储单元11的读电路Iread和传输管的阈值电压Vtc、延时单元的延时时间Td、电源电压Vdd、MOS晶体管的阈值电压Vth和位线之间的电压差Vdb之间的关系如公式（1）—（3）所示：
Iread∝(Vdd-Vtc)2 （2）
Vdb∝Iread×Td （3）
由公式（1）—（3）可以得到位线之间的电压差Vdb与电源电压Vdd、MOS晶体管的阈值电压Vth之间的关系，如公式（4）所示：
由公式（4）可以看出，MOS晶体管的阈值电压Vth发生变化时，位线之间的电压差Vdb和电源电压Vdd之间的关系会随之发生变化，通过现有的仿真技术可以监测到这个变化的关系（位线之间的电压差Vdb和电源电压Vdd之间关系曲线）。
追踪电路14采用不同阈值电压Vth的MOS晶体管，获得的位线之间的电压差Vdb和电源电压Vdd的关系曲线也不相同。追踪电路14的MOS晶体管的阈值电压Vth可以调节所述位线之间的电压差Vdb随电源电压Vdd变化的变化率或比例关系，所述比例关系为正比例或反比例。具体的，追踪电路14的MOS晶体管的阈值电压Vth可以使所述位线之间的电压差Vdb随电源电压Vdd变化的变化率减小。追踪电路14的MOS晶体管的阈值电压Vth还可以使位线之间的电压差Vdb随电源电压Vdd成反比例变化。
不同的设计需求，所需的位线之间的电压差Vdb和电源电压Vdd的关系曲线也不相同。如需降低SRAM能耗，则要求SRAM在很低的电源电压Vdd下仍能工作，在该设计需求下，追踪电路14选用的MOS晶体管的阈值电压Vth要求能够使位线之间的电压差Vdb随电源电压Vdd呈反比例变化，使电源电压Vdd在低电压下，位线之间的电压差Vdb仍能够满足灵敏放大器的灵敏度，SRAM可以正常工作。如需提高SRAM性能，则要求位线之间的电压差Vdb尽可能降低（位线之间的电压差Vdb越低SRAM性能越好），在该设计需求下，追踪电路14选用的MOS晶体管的阈值电压Vth要求能够使位线之间的电压差Vdb随电源电压Vdd变化的变化率减小，使位线之间的电压差Vdb在电源电压Vdd的工作范围内趋于平缓，SRAM的性能得到提高。在实际应用中，SRAM大多时间工作在电源电压Vdd的常压段，若常压段的性能有所提高，SRAM整体性能就会大幅度提高。所以，减小位线之间的电压差Vdb在电源电压Vdd常压段的变化率，SRAM的整体性能就可以得到提高。
MOS晶体管的阈值电压Vth与位线之间的电压差Vdb和电源电压Vdd的总体变化趋势是：MOS晶体管的阈值电压Vth越大，位线之间的电压差Vdb随电源电压Vdd越趋于成反比例变化，且大部分曲线上位线之间的电压差Vdb随电源电压Vdd变化的变化率减小。如图4所示，形成曲线L1的MOS晶体管的阈值电压为0.4V，形成曲线L2的MOS晶体管的阈值电压为0.6V，传输管的阈值电压取0.5V。曲线L1的位线之间的电压差Vdb与电源电压Vdd呈正比例变化，曲线L2的位线之间的电压差Vdb与电源电压Vdd呈反比例变化，尤其是在低电压下曲线L2的反比的比率增加，这为SRAM降低功耗提供了基础。在常用电压和高电压下，曲线L2的斜率较曲线L1要小，即位线之间的电压差Vdb随电源电压Vdd变化的变化率减小（位线之间的电压差Vdb和电源电压Vdd的关系曲线趋于平缓），这为SRAM提高性能提供了基础。
MOS晶体管阈值电压Vth的变化可以通过现有技术的增减膜层来实现，此处不再赘述。
追踪电路14的延时电路可以由反相器链实现，本实施例仅以两个反相器组成的反相器链作示意性说明。如图5所示，延时电路包括第三PMOS晶体管P3、第三NMOS晶体管N3、第四PMOS晶体管P4和第四NMOS晶体管N4。
第三PMOS晶体管P3的第一端和第四PMOS晶体管P4的第一端连接电源电压Vdd；
第三NMOS晶体管N3的第二端和第四NMOS晶体管N4的第二端接地；
第三PMOS晶体管P3的栅极连接第三NMOS晶体管N3的栅极，适于接收所述字线驱动器使能信号；
第三PMOS晶体管P3的第二端连接第三NMOS晶体管N3的第一端、第四PMOS晶体管P4的栅极和第四NMOS晶体管N4的栅极；
第四PMOS晶体管P4的第二端连接第四NMOS晶体管N4的第一端。
若追踪电路14的延时单元采用上述反相器链的结构，调节位线之间的电压差Vdb和电源电压Vdd的变化关系时，可以改变延时电路的第三PMOS晶体管P3、第三NMOS晶体管N3、第四PMOS晶体管P4和第四NMOS晶体管N4中的至少一个MOS晶体管的阈值电压Vth。
延时电路可以包括存储单元的复制单元，所述存储单元的复制单元适于模拟所述存储单元的数据读取过程以控制所述字线驱动器使能信号的上升沿的延时时间，所述存储单元的复制单元包括所述MOS晶体管。如图6所示，延时电路包括第一复制单元、第二复制单元、复制位线、第五PMOS晶体管P5和反相器15。所述第一复制单元与存储单元11的结构相同，例如图3所示的六管结构。第二复制单元与存储单元11中数据“0”的保存部分结构相同。
若追踪电路14的延时单元采用上述包括复制单元的结构，调节位线之间的电压差Vdb和电源电压Vdd的变化关系时，可以改变延时电路的第一复制单元或第二复制单元中的至少一个MOS晶体管的阈值电压Vth。
本发明实施例还提供一种静态随机存取存储器存储性能的改善方法，所述静态随机存取存储器包括：存储单元、字线驱动器、灵敏放大器和包括MOS晶体管的追踪电路；所述字线驱动器的输出端通过字线与所述存储单元相连接，所述字线驱动器的触发端适于接收字线驱动器使能信号；所述灵敏放大器的输入端通过位线与所述存储单元相连接，所述灵敏放大器的触发端适于接收灵敏放大器使能信号；所述追踪电路的输入端适于接收所述字线驱动器使能信号，所述追踪电路的输出端适于输出所述灵敏放大器使能信号；
所述方法包括：改变所述追踪电路的MOS晶体管的阈值电压Vth以调整所述位线之间的电压差Vdb和电源电压Vdd的变化关系。
关于静态随机存取存储器的结构，以及MOS晶体管的阈值电压Vth的调整说明可以参考上述静态随机存取存储器的说明，此处不再赘述。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (14)
1.一种静态随机存取存储器，其特征在于，包括：存储单元、字线驱动器、灵敏放大器和包括MOS晶体管的追踪电路；
所述字线驱动器的输出端通过字线与所述存储单元相连接，所述字线驱动器的触发端适于接收字线驱动器使能信号；
所述灵敏放大器的输入端通过位线与所述存储单元相连接，所述灵敏放大器的触发端适于接收灵敏放大器使能信号；
所述追踪电路的输入端适于接收所述字线驱动器使能信号，所述追踪电路的输出端适于输出所述灵敏放大器使能信号，所述追踪电路的MOS晶体管的阈值电压Vth适于调整所述位线之间的电压差Vdb和电源电压Vdd的变化关系；
所述MOS晶体管的阈值电压Vth、位线之间的电压差Vdb和电源电压Vdd满足关系：Vtc为所述存储单元的传输管的阈值电压。
2.根据权利要求1所述的静态随机存取存储器，其特征在于，所述位线之间的电压差Vdb和电源电压Vdd的变化关系包括所述位线之间的电压差Vdb随电源电压Vdd变化的变化率或比例关系，所述比例关系为正比例或反比例。
3.根据权利要求2所述的静态随机存取存储器，其特征在于，所述追踪电路的MOS晶体管的阈值电压Vth适于使所述位线之间的电压差Vdb随电源电压Vdd变化的变化率减小。
4.根据权利要求2所述的静态随机存取存储器，其特征在于，所述追踪电路的MOS晶体管的阈值电压Vth适于使所述位线之间的电压差Vdb随电源电压Vdd成反比例变化。
5.根据权利要求1所述的静态随机存取存储器，其特征在于，所述追踪电路包括延时电路，所述延时电路适于延时所述字线驱动器使能信号的上升沿以产生所述灵敏放大器使能信号的上升沿，所述延时电路包括所述阈值电压Vth适于调整所述位线之间的电压差Vdb和电源电压Vdd变化关系的MOS晶体管。
6.根据权利要求5所述的静态随机存取存储器，其特征在于，所述延时电路包括存储单元的复制单元，所述存储单元的复制单元适于模拟所述存储单元的数据读取过程以控制所述字线驱动器使能信号的上升沿的延时时间，所述存储单元的复制单元包括所述MOS晶体管。
7.根据权利要求5所述的静态随机存取存储器，其特征在于，所述延时电路包括反相器链，所述反相器链适于控制所述字线驱动器使能信号的上升沿的延时时间，所述反相器链包括所述阈值电压Vth适于调整所述位线之间的电压差Vdb和电源电压Vdd变化关系的MOS晶体管。
8.一种静态随机存取存储器存储性能的改善方法，其特征在于，
所述静态随机存取存储器包括：存储单元、字线驱动器、灵敏放大器和包括MOS晶体管的追踪电路；所述字线驱动器的输出端通过字线与所述存储单元相连接，所述字线驱动器的触发端适于接收字线驱动器使能信号；所述灵敏放大器的输入端通过位线与所述存储单元相连接，所述灵敏放大器的触发端适于接收灵敏放大器使能信号；所述追踪电路的输入端适于接收所述字线驱动器使能信号，所述追踪电路的输出端适于输出所述灵敏放大器使能信号；
所述方法包括：改变所述追踪电路的MOS晶体管的阈值电压Vth以调整所述位线之间的电压差Vdb和电源电压Vdd的变化关系；
所述MOS晶体管的阈值电压Vth、位线之间的电压差Vdb和电源电压Vdd满足关系：Vtc为所述存储单元的传输管的阈值电压。
9.根据权利要求8所述的静态随机存取存储器存储性能的改善方法，其特征在于，所述位线之间的电压差Vdb和电源电压Vdd的变化关系包括所述位线之间的电压差Vdb随电源电压Vdd变化的变化率或比例关系，所述比例关系为正比例或反比例。
10.根据权利要求9所述的静态随机存取存储器存储性能的改善方法，其特征在于，所述改变所述追踪电路的MOS晶体管的阈值电压Vth以调整所述位线之间的电压差Vdb和电源电压Vdd的变化关系包括：改变所述追踪电路的MOS晶体管的阈值电压Vth，使所述位线之间的电压差Vdb随电源电压Vdd变化的变化率减小。
11.根据权利要求9所述的静态随机存取存储器存储性能的改善方法，其特征在于，所述改变所述追踪电路的MOS晶体管的阈值电压Vth以调整所述位线之间的电压差Vdb和电源电压Vdd的变化关系包括：改变所述追踪电路的MOS晶体管的阈值电压Vth，使所述位线之间的电压差Vdb随电源电压Vdd成反比例变化。
12.根据权利要求8所述的静态随机存取存储器存储性能的改善方法，其特征在于，所述追踪电路包括延时电路，所述延时电路适于延时所述字线驱动器使能信号的上升沿以产生所述灵敏放大器使能信号的上升沿，所述延时电路包括所述阈值电压Vth适于调整所述位线之间的电压差Vdb和电源电压Vdd变化关系的MOS晶体管。
13.根据权利要求12所述的静态随机存取存储器存储性能的改善方法，其特征在于，所述延时电路包括存储单元的复制单元，所述存储单元的复制单元适于模拟所述存储单元的数据读取过程以控制所述字线驱动器使能信号的上升沿的延时时间，所述存储单元的复制单元包括所述MOS晶体管。
14.根据权利要求12所述的静态随机存取存储器存储性能的改善方法，其特征在于，所述延时电路包括反相器链，所述反相器链适于控制所述字线驱动器使能信号的上升沿的延时时间，所述反相器链包括所述阈值电压Vth适于调整所述位线之间的电压差Vdb和电源电压Vdd变化关系的MOS晶体管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210312975.9A CN103632713B (zh) | 2012-08-29 | 2012-08-29 | 静态随机存取存储器及其存储性能的改善方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201210312975.9A CN103632713B (zh) | 2012-08-29 | 2012-08-29 | 静态随机存取存储器及其存储性能的改善方法 |
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| Publication Number | Publication Date |
|---|---|
| CN103632713A CN103632713A (zh) | 2014-03-12 |
| CN103632713B true CN103632713B (zh) | 2017-03-29 |
Family
ID=50213670
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201210312975.9A Active CN103632713B (zh) | 2012-08-29 | 2012-08-29 | 静态随机存取存储器及其存储性能的改善方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN103632713B (zh) |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |