CN101783167A - 执行全电源电压位线预充电方案的半导体存储器件 - Google Patents

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CN101783167A CN200910174044A CN200910174044A CN101783167A CN 101783167 A CN101783167 A CN 101783167A CN 200910174044 A CN200910174044 A CN 200910174044A CN 200910174044 A CN200910174044 A CN 200910174044A CN 101783167 A CN101783167 A CN 101783167A
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Abstract

一种使用通过使用位线读出放大器的全VDD位线预充电方案的半导体存储器件，包括：预充电单元，用于将位线和互补位线从电源电压预充电至一电压，该电压比电源电压小预定电压；和所述读出放大器，包括串联连接在所述位线和所述互补位线之间以便彼此交叉耦合的第一晶体管和第二晶体管，其中，所述第一晶体管的栅极与所述互补位线连接，而所述第二晶体管的栅极与所述位线连接。所述预充电单元响应于第一预充电信号而将所述位线和互补位线预充电至比电源电压小所述第一晶体管或第二晶体管的阈值电压的电压，以及响应于第二预充电信号而将所述位线和互补位线从电源电压预充电至比电源电压小所述第一晶体管或第二晶体管的阈值电压的一半的电压。

Description

执行全电源电压位线预充电方案的半导体存储器件
相关申请的交叉引用
本申请要求分别于2009年1月19日和2009年2月16日向韩国知识产权局提交的韩国专利申请第10-2009-0004192号和第10-2009-0012600号的权益，其内容在此通过引用方式整体包含。
技术领域
本发明构思涉及一种半导体存储器件，并且更具体地，涉及一种利用位线读出放大器来执行全电源电压(VDD)位线预充电方案的半导体存储器件以及配置所述半导体存储器件的方法。
背景技术
作为半导体存储器件的动态随机存取存储器(DRAM)通过利用读出放大器来读出和放大在存储单元中存储的数据。所述读出放大器连接到所述存储单元中的位线，并通过比较使用与位线共享的电荷而获得的电荷共享电压和位线预充电电压来读存储在存储单元中的数据。读出的数据的精确度取决于在存储单元中存储的电荷量和由位线的电容影响的电荷共享。因此，为了提高DRAM的数据存取速度，合适的位线预充电方案是很重要的，并且因此提高读速度。
当电源电压减小并且在逻辑电平“1”和逻辑电平“0”之间的电压差减小时，已经尝试研发传统半VDD位线预充电方案的替代方案。因而，已提出了全-VDD位线预充电(FVBP)方案和VSS位线预充电方案，通过该全-VDD位线预充电方案，位线被预充电至VDD，而通过该VSS位线预充电方案，位线被预充电至地电压(VSS)。
然而，由于如果在存储单元中存储的数据是“1”，则不存在用于位线的电荷共享电压，所以FVBP方案难于可接受地并且稳定地读具有逻辑电平“1”的数据。而且，由于如果在存储单元中存储的数据是“0”，则不存在用于位线的电荷共享电压，所以VSS位线预充电方案难于可接受地并且稳定地读具有逻辑电平“0”的数据。
因此，如果即便在存储单元中存储的数据是“1”的情况下也可以产生电荷共享电压，那么要求FVBP方案可接受地并且稳定地以最佳速度读数据。
发明内容
本发明构思提供一种半导体存储器件，其可以以全电源电压(VDD)位线预充电(FVBP)方案、通过使用位线读出放大器来预充电位线。
本发明构思也提供一种配置所述半导体存储器件的方法。
根据本发明构思的一个方面，提供一种半导体存储器件，包括：位线对，包括位线和互补位线；预充电单元，用于将所述位线和所述互补位线预充电至一电压，该电压为小于电源电压的第一电压；和读出放大单元，包括由第一电流源驱动的、串联连接在所述位线和所述互补位线之间以便彼此交叉耦合的第一晶体管和第二晶体管，其中，所述第一晶体管的栅极与所述互补位线连接，而所述第二晶体管的栅极与所述位线连接，其中，由所述第一晶体管或所述第二晶体管确定所述第一电压。
所述预充电单元可以包括：第三晶体管，连接在一节点和电源电压端之间，所述第一晶体管和第二晶体管以及所述第一电流源连接到该节点，所述第三晶体管由第一预充电信号控制；和第四晶体管，连接在所述位线和所述互补位线之间并且由第二预充电信号控制。所述第二预充电信号可在所述第一预充电信号被激活之后被激活一预定时间段。
所述读出放大单元还可以包括：第三晶体管和第四晶体管，由第二电流源驱动并且串联连接在所述位线和所述互补位线之间以便彼此交叉耦合，其中，所述第三晶体管的栅极与所述互补位线连接，而所述第四晶体管的栅极与所述位线连接，其中，所述第一电压由所述第三晶体管或所述第四晶体管确定。所述读出放大单元的所述第一晶体管和第四晶体管中的每一个可以具有比所述读出放大单元的所述第二晶体管和第三晶体管中的每一个强的驱动能力。
所述预充电单元可以包括：第五晶体管，连接在一节点和第一电压端之间，所述第一晶体管和第二晶体管以及所述第一电流源连接到所述节点，所述第五晶体管由第一预充电信号控制；第六晶体管，连接在一节点和所述第一电压端之间，所述第三晶体管和第四晶体管以及所述第二电流源连接到所述节点，所述第六晶体管由所述第一预充电信号控制；和第七晶体管，连接在所述位线和所述互补位线之间，并且由第二预充电信号控制。所述第二预充电信号可在所述第一预充电信号被激活后被激活预定时间段。
根据本发明构思的另一方面，提供一种半导体存储器件，包括：位线对，包括位线和互补位线；读出放大单元，包括由第一电流源驱动并且连接在所述位线和所述互补位线之间的第一读出放大器、和由第二电流源驱动并且连接在所述位线和所述互补位线之间的第二读出放大器；第一预充电单元，响应于第一预充电信号而对第一节点和第二节点预充电，其中所述第一读出放大器中的所述第一电流源连接至该第一节点，所述第二读出放大器中的所述第二电流源连接至该第二节点；和第二预充电单元，响应于第二预充电信号，使所述第一节点和所述第二节点均衡。
所述第一预充电单元可以包括：第一晶体管，连接在所述第一节点和电源电压端之间并且由所述第一预充电信号控制；和第二晶体管，连接在所述第二节点和所述电源电压端之间并且由所述第一预充电信号控制。所述第二预充电单元可以包括：第三晶体管，连接在所述位线和所述互补位线之间并且由所述第二预充电信号控制。所述第二预充电信号可在所述第一预充电信号被激活之后被激活预定时间段。
所述读出放大单元还可以包括：第一P沟道金属氧化物半导体(PMOS)晶体管和第二PMOS晶体管，串联连接在所述位线和所述互补位线之间以便彼此交叉耦合，其中，所述第一PMOS晶体管的栅极与所述互补位线连接，所述第二PMOS晶体管的栅极与所述位线连接。所述第一PMOS晶体管和第二PMOS晶体管之间的连接节点可以与电源电压端连接。
所述读出放大单元还可以包括：第一PMOS晶体管和第二PMOS晶体管，串联连接在所述位线和所述互补位线之间以便彼此交叉耦合，其中，所述第一PMOS晶体管的栅极与所述互补位线连接，而所述第二PMOS晶体管的栅极与所述位线连接。所述第一PMOS晶体管和第二PMOS晶体管之间的连接节点可以通过响应读使能信号的第三PMOS晶体管与电源电压端连接。
根据本发明构思的另一方面，提供一种半导体存储器件，包括：位线对，包括位线和互补位线；预充电单元，用于将所述位线和所述互补位线预充电到一电压，所述电压是小于所述预充电电压的第一电压；和读出放大单元，包括串联连接在所述位线和互补位线之间以便彼此交叉耦合的第一晶体管和第二晶体管，其中，所述第一晶体管的栅极与所述互补位线连接，而所述第二晶体管的栅极与所述位线连接。所述第一电压可以由所述第一晶体管或所述第二晶体管确定。
所述预充电单元可以包括：第三晶体管，连接在预充电电压端和一连接节点之间，并且由所述预充电信号控制，所述连接节点在所述第一晶体管和第二晶体管之间；第四晶体管，连接在所述预充电电压端和所述位线之间并且由所述预充电信号控制；第五晶体管，连接在所述预充电电压端和所述互补位线之间并且由所述预充电信号控制；以及第六晶体管，连接在所述位线和互补位线之间并且由所述预充电信号控制。
所述读出放大单元还可以包括串联连接在所述位线和互补位线之间以便彼此耦合的第一PMOS晶体管和第二PMOS晶体管，其中，所述第一PMOS晶体管的栅极与所述互补位线连接，而所述第二PMOS晶体管的栅极与所述位线连接，其中，所述第一PMOS晶体管和第二PMOS晶体管之间的连接节点与电源电压端连接。
所述读出放大单元还可以包括串联连接在所述位线和互补位线之间以便彼此交叉耦合的第一PMOS晶体管和第二PMOS晶体管，其中，所述第一PMOS晶体管的栅极与所述互补位线连接，而所述第二PMOS晶体管的栅极与所述位线连接，其中，所述第一PMOS晶体管和第二PMOS晶体管之间的连接节点通过响应读使能信号的第三PMOS晶体管与电源电压端连接。
根据本发明构思的另一方面，提供一种配置半导体存储器件的方法，包括：提供位线，第一存储单元连接到该位线；提供互补位线，第二存储单元连接到该互补位线；提供非对称读出放大器，包括连接到第一电流源并且连接在所述位线和互补位线之间以便彼此交叉耦合的第一晶体管和第二晶体管以及连接到第二电流源并且连接在所述位线和互补位线之间以便彼此交叉耦合的第三晶体管和第四晶体管，其中，所述第一晶体管和第四晶体管的每一个具有比所述第二晶体管和第三晶体管的每一个强的电流驱动能力；以及与所述第一存储单元相邻地设置具有弱电流驱动能力的第三晶体管，以及与所述第二存储单元相邻地设置具有弱电流驱动能力的第二晶体管。
可以与所述第二晶体管相邻地设置所述第一晶体管。所述第一晶体管可以包括多个有效区(active area)，所述多个有效区的个数等于通过将所述第一晶体管的宽度除以所述第二晶体管的宽度得到的数值。
可以与所述第三晶体管相邻地设置所述第四晶体管。所述第四晶体管可以包括多个有效区，所述多个有效区的个数等于通过将所述第四晶体管的宽度除以所述第三晶体管的宽度得到的数值。
所述第一晶体管和所述第二晶体管可以具有相同的尺寸。所述第二晶体管和所述第三晶体管可以具有相同的尺寸。
附图说明
从对在附图中图示的本发明的优选方面的更加详细的描述中，本发明的上述和其他特征和优点将是清楚的，在所述附图中，相似的参考标记指代通过不同视角的相同的部分。附图不一定按比例，重点放在图示本发明的原理。在附图中，为了清楚，放大了层和区域的厚度。
图1是根据本发明构思的一个实施例的半导体存储器件的电路图。
图2是说明图1的半导体存储器件的预充电单元的位线预充电操作的时序图。
图3是说明图1的半导体存储器件的读出操作的图。
图4是根据本发明构思的另一个实施例的半导体存储器件的电路图。
图5是根据本发明构思的另一个实施例的半导体存储器件的电路图。
图6是根据本发明构思的另一个实施例的半导体存储器件的电路图。
图7是说明根据本发明构思的一个实施例的配置图1的半导体存储器件的方法的示意图。
具体实施方式
参考用于图示本发明构思的实施例的附图以便获得对本发明构思、本发明构思的优点以及通过实施本发明构思而达到的目的的充分理解。
下文中，将通过参照附图描述本发明构思的实施例，详细描述本发明构思。在附图中，相似的附图标记代表相似的元件。
图1是根据本发明构思的一个实施例的半导体存储器件100的电路图。参照图1，所述半导体存储器件100包括：位线对，包括位线BL和互补位线BLB；读出放大单元120；和预充电单元140。
第一存储单元MC1与位线BL连接，而第二存储单元MC2与互补位线BLB连接。读出放大单元120包括：第一到第三读出放大器122、124和126，用于读出和放大包括位线BL和互补位线BLB的位线对的电压；以及第一电流源128和第二电流源130，用于使能第一读出放大器122和第二放大器124。
第一读出放大器122包括连接在位线BL和互补位线BLB之间的第一N沟道金属氧化物半导体(NMOS)晶体管N1和第二NOMS晶体管N2。第一NMOS晶体管N1的栅极与互补位线BLB连接，而第二NMOS晶体管N2的栅极与位线BL连接，以便第一NMOS晶体管N1和第二NMOS晶体管N2彼此交叉耦合。由于第一NMOS晶体管N1被设计成具有比第二NMOS晶体管N2的宽度宽的宽度，所以第一NMOS晶体管N1具有比第二NMOS晶体管N2强的电流驱动能力。作为第一NMOS晶体管N1和第二NMOS晶体管N2之间的连接节点的第一节点LACB与第一电流源128连接。
第一电流源128响应于第一读使能信号LACNG而使能第一读出放大器。第一电流源128连接在第一节点LACB和地电压端之间，并且包括一具有被施加第一读使能信号LACNG的栅极的NMOS晶体管。当第一读使能信号LACNG被激活时，第一电流源128汲取用于第一读出放大器122的读出操作的驱动电流。
如果第一读出放大器122读出在第一存储单元MC1中存储的具有逻辑电平“1”的数据，则在被预充电至同一电压的位线BL和互补位线BLB之间发生电荷共享，并且然后位线BL的电压被增加至比互补位线BLB的电压高ΔV。相应地，流过第二NMOS晶体管N2的电流比流过第一NMOS晶体管N1的电流大，并且被第一电流源128汲取。
如果第一读出放大器122读出在第一存储单元MC1中存储的具有逻辑电平“0”的数据，则在被预充电至同一电压的位线BL和互补位线BLB之间发生电荷共享，并且然后位线BL的电压被减小至比互补位线BLB的电压低ΔV。相应地，流过第一NMOS晶体管N1的电流比流过第二NMOS晶体管N2的电流大，并且被第一电流源128汲取。
第二读出放大器124包括连接在位线BL和互补位线BLB之间的第三NMOS晶体管N3和第四NMOS晶体管N4。第三NMOS晶体管N3的栅极与互补位线BLB连接，而第四NMOS晶体管N4的栅极与位线BL连接，以便第三NMOS晶体管N3和第四NMOS晶体管N4彼此交叉耦合。由于第四NMOS晶体管N4被设计成具有比第三NMOS晶体管N3的宽度宽的宽度，所以第四NMOS晶体管N4具有比第三NMOS晶体管N3强的电流驱动能力。作为第三NMOS晶体管N3和第四NMOS晶体管N4之间的连接节点的第二节点LATB与第二电流源130连接。
第二电流源130响应于第二读使能信号LATNG而使能第二读出放大器124。第二电流源130连接在第二节点LATB和地电压端之间，并且包括一具有被施加第二读使能信号LATNG的栅极的NMOS晶体管。当第二读使能信号LATNG被激活时，第二电流源130汲取用于第二读出放大器124的读出操作的驱动电流。
如果第二读出放大器124读出在第一存储单元MC1中存储的具有逻辑电平“1”的数据，则在被预充电至同一电压的位线BL和互补位线BLB之间发生电荷共享，并且然后位线BL的电压被增加至比互补位线BLB的电压高ΔV。相应地，流过第四NMOS晶体管N4的电流比流过第三NMOS晶体管N3的电流大，并且被第二电流源130汲取。
如果第二读出放大器124读出在第一存储单元MC1中存储的具有逻辑电平“0”的数据，则在被预充电至同一电压的位线BL和互补位线BLB之间发生电荷共享，并且然后位线BL的电压被减小至比互补位线BLB的电压低ΔV。相应地，流过第三NMOS晶体管N3的电流比流过第四NMOS晶体管N4的电流大，并且被第二电流源130汲取。
现在描述第一读出放大器122和第二读出放大器124的结构。连接在位线BL和互补位线BLB之间的第一NMOS晶体管N1和第二NMOS晶体管N2以及第三NMOS晶体管N3和第四NMOS晶体管N4彼此不对称。第一NMOS晶体管N1和第四NMOS晶体管N4中的每一个具有强电流驱动能力，而第二NMOS晶体管N2和第三NMOS晶体管N3具有弱电流驱动能力。第一NMOS晶体管N1和第四NMOS晶体管N4可以被设计成具有相同的尺寸，以及第二NMOS晶体管N2和第三NMOS晶体管N3可以被设计成具有相同的尺寸。
如果第一读使能信号LACNG和第二读使能信号LATNG同时被激活并且读出存储在第一存储单元MC1中的具有逻辑电平“1”的数据，则在被预充电至同一电压的位线BL和互补位线BLB之间发生电荷共享，并且然后位线BL的电压被增加至比互补位线BLB的电压高ΔV，以便流过第二NMOS晶体管N2的电流和流过第四NMOS晶体管N4的电流被第一电流源128和第二电流源130汲取。因此，互补位线BLB的电压被减小至地电压VSS。
如果第一读使能信号LACNG和第二读使能信号LATNG同时被激活并且读出存储在第一存储单元MC1中的具有逻辑电平“0”的数据，则在被预充电至同一电压的位线BL和互补位线BLB之间发生电荷共享，并且然后位线BL的电压被减小至比互补位线BLB的电压低ΔV，以便流过第一NMOS晶体管N1的电流和流过第三NMOS晶体管N3的电流被第一电流源128和第二电流源130汲取。因此，互补位线BLB的电压被减小至地电压VSS。
第三读出放大器126包括连接在位线BL和互补位线BLB之间的第一PMOS晶体管P1和第二PMOS晶体管P2。第一PMOS晶体管P1的栅极与互补位线BLB连接，而第二PMOS晶体管P2的栅极与位线BL连接，从而第一PMOS晶体管P1和第二PMOS晶体管P2彼此交叉耦合。第一PMOS晶体管P1和第二PMOS晶体管P2之间的连接节点与电源电压端连接。由于第一PMOS晶体管P1和第二PMOS晶体管P2被设计成具有相同的宽度，因此，第一PMOS晶体管P1和第二PMOS晶体管P2具有相同的电流驱动能力。
如果第三读出放大器126读出在第一存储单元MC1中存储的具有逻辑电平“1”的数据，则在被预充电至同一电压的位线BL和互补位线BLB之间发生电荷共享，并且然后位线BL的电压被增加至比互补位线BLB的电压高ΔV。相应地，流过第一PMOS晶体管P1的电流比流过第二PMOS晶体管P2的电流大，并且位线BL的电压被增加至电源电压VINTA。
如果第三读出放大器126读出在第一存储单元MC1中存储的具有逻辑电平“0”的数据，则在被预充电至同一电压的位线BL和互补位线BLB之间发生电荷共享，并且然后位线BL的电压被减小至比互补位线BLB的电压低ΔV。相应地，流过第二PMOS晶体管P2的电流比流过第一PMOS晶体管P1的电流大，并且互补位线BLB的电压被增加至电源电压VINTA。
如果通过使用第一到第三读出放大器122、124和126以及第一电流源128和第二电流源130读出存储在第一存储单元MC1中的具有逻辑电平“1”的数据，则读出放大单元120导致在被预充电至相同电压的位线BL和互补位线BLB之间的电荷共享，并且然后将位线BL的电压增加至电源电压VINTA，并且将互补位线BLB的电压减小至地电压VSS。同样，如果通过使用第一到第三读出放大器122、124和126以及第一电流源128和第二电流源130读出存储在第一存储单元MC1中的具有逻辑电平“0”的数据，则读出放大单元120导致在被预充电至相同电压的位线BL和互补位线BLB之间的电荷共享，并且然后将位线BL的电压减小至地电压VSS，并且将互补位线BLB的电压增加至电源电压VINTA。
预充电单元140将位线BL和互补位线BLB预充电至相同电压。预充电单元140包括第一预充电单元142和第二预充电单元144。第一预充电单元142响应于第一预充电信号PEQ_SA而向读出放大单元120中的第一节点LACB和第二节点LATB施加电源电压VINTA。第一预充电单元142包括连接在电源电压端和第一节点LACB之间的由第一预充电信号PEQ_SA控制的第三PMOS晶体管P3、和连接在电源电压端和第二节点LATB之间的由第一预充电信号PEQ_SA控制的第四PMOS晶体管P4。
第二预充电单元144响应于第二预充电信号PEQIJ而均衡位线BL和互补位线BLB。第二预充电单元144包括连接在位线BL和互补位线BLB之间的由第二预充电信号PEQIJ控制的第五PMOS晶体管P5。
图2是说明图1的半导体存储器件的预充电单元140的位线预充电操作的时序图。参照图1和2，如果预充电命令PRE被施加到半导体存储器件100，则第一读使能信号LACNG和第二读使能信号LATNG被去激活为逻辑低电平，并且第一读出放大器122和第二读出放大器124被禁用。假定由于读出和放大存储在第一存储单元MC1中的具有逻辑电平“1”的数据的先前操作，位线BL的电压变成电源电压VINTA，互补位线BLB的电压变成地电压VSS。当第一预充电信号PEQ_SA被激活为逻辑低电平时，第一预充电单元142的第三PMOS晶体管P3和第四PMOS晶体管P4被导通，而第一节点LACB和第二节点LATB的电压被增加至电源电压VINTA
Figure G2009101740445D0000091
相应地，读出放大单元120中的第二NMOS晶体管N2和第四NMOS晶体管N4将互补位线BLB的电压逐渐从地电压VSS增加至电压VINTA-(NSA_Vth)
Figure G2009101740445D0000092
其中NSA_Vth表示第二NMOS晶体管N2和第四NMOS晶体管N4的阈值电压NSA_Vth。因此，在位线BL和互补位线BLB之间的电压差大约等于第二NMOS晶体管N2和第四NMOS晶体管N4的阈值电压NSA_Vth。
接着，当第二预充电信号PEQIJ被激活为逻辑低电平时，第二预充电单元144的第五PMOS晶体管P5被导通，并且位线BL和互补位线BLB被均衡。其电压维持在电源电压VINTA的位线BL和其电压被增加至VINTA-(NSA_Vth)的互补位线BLB被均衡等于电压VINTA-(NSA_Vth)/2
Figure G2009101740445D0000093
也就是说，位线BL和互补位线BLB被预充电至电压VINT-α(其中，α表示预定电压)。该预定电压α是第二NMOS晶体管N2和第四NMOS晶体管N4的阈值电压NSA_Vth的一半。
图3是说明在图2的位线预充电操作之后的图1的半导体存储器件100的读出操作的图。参照图3，如果读出在第一存储单元MC1中存储的具有逻辑电平“1”的数据D1，则在图2的位线预充电操作期间在被预充电至电压VINT-α的位线BL和互补位线BLB之间发生电荷共享，并且然后位线BL的电压被增加至比互补位线BLB的电压大ΔV1，由此形成读裕量(sensingmargin)。因此，可以解决在传统FVBP方案中的在读出存储单元中存储的具有逻辑电平“1”的数据时不存在用于位线的电荷共享电压的问题。
如果读出在第一存储单元MC1中存储的具有逻辑电平“0”的数据D0，则在图2的位线预充电操作期间在被预充电至电压VINT-α的位线BL和互补位线BLB之间发生电荷共享，并且然后位线BL的电压被减小至比互补位线BLB的电压小ΔV2，其比通过传统FVBP方案读出存储单元中存储的具有逻辑电平“0”的数据时位线的电荷共享电压小，但是不是太小，能影响读裕量。
图4是根据本发明构思的另一个实施例的半导体存储器件的电路图。参照图4，图4的半导体存储器件400与图1的半导体存储器件100的不同之处在于：读出放大单元420中的第三读出放大器426的第一PMOS晶体管P1和第二PMOS晶体管P2之间的连接节点LAC与第三电流源428连接。
第三电流源428响应于第三读使能信号LACPG而使能第三读出放大器426。第三电流源428包括连接在第三节点LAC和电源电压端之间并且具有被施加第三读使能信号LACPG的栅极的PMOS晶体管。第三电流源428在第三读使能信号LACPG被激活时提供用于第三读出放大器426的读出操作的驱动电流。而且，第三电流源428在第三读使能信号LACPG被去激活时切断驱动电流供应，以便禁用第三读出放大器426。因此，可以避免由于图4的第三读出放大器426的第一PMOS晶体管P1和第二PMOS晶体管P2中的漏电流而可能增加用于位线BL和互补位线BLB的预充电电压的风险。
在图1和4中，读出放大单元120和预充电单元140使用相同的电源电压VINTA。但是，如图5中所示，可以分开用于读出放大单元120的电源和用于预充电单元140的电源，并且因而读出放大单元120和预充电单元140使用不同的内部电源电压，如图5所示。图5是根据本发明构思的另一个实施例的半导体存储器件500的电路图。参照图5，预充电单元140使用小于电源电压VINTA的预充电电压VINT_PRE。如果读出具有逻辑电平“1”的数据，则如上所述由于用于位线BL和互补位线BLB的预充电电压VINT_PRE被减小至电压VINT_PRE-α(其中α等于第二NMOS晶体管N2和第四NMOS晶体管N4的阈值电压NSA_Vth的一半)，所以图5的半导体存储器件500具有比使用图1的半导体存储器件100时获得的读裕量大的读裕量。
图6是根据本发明构思的另一个实施例的半导体存储器件600的电路图。参照图6，图6的半导体存储器件600与图5的半导体存储器件500的不同之处在于：在预充电单元640中的第二预充电单元644响应于第一预充电信号PEQ_SA而将位线BL和互补位线BLB预充电至预充电电压VINT_PRE。第二预充电单元644包括：第五PMOS晶体管P5，连接在位线BL和互补位线BLB之间并且响应第一预充电信号PEQ_SA；第六PMOS晶体管P6，连接在预充电电压端和位线BL之间并且响应第一预充电信号PEQ_SA；和第七PMOS晶体管P7，连接在预充电电压端和互补位线BLB之间并且响应第一预充电信号PEQ_SA。
由于半导体存储器件600通过使用预充电单元640将位线BL和互补位线BLB预充电至小于电源电压VINT的预充电电压VINT_PRE，所以，如果读出在第一存储单元MC1中存储的具有逻辑电平“1”的数据，则半导体存储器件600具有比在使用传统FVBP方案时获得的读裕量大的读裕量。
在图1到6中，在彼此不对称的第一读出放大器122和第二读出放大器124中的第一NMOS晶体管N1和第四NMOS晶体管N4的每一个具有强电流驱动能力，而在彼此不对称的第一读出放大器122和第二读出放大器124中的第二NMOS晶体管N2和第三NMOS晶体管N3的每一个具有弱电流驱动能力。图7是说明根据本发明构思的一个实施例的配置图1的半导体存储器件100的方法的图。
参照图1和7，读出放大器120和预充电单元140被设置在其中设置第一存储单元MC1的第一区域710和其中设置第二存储单元MC2的第二区域720之间。第三NMOS晶体管N3被设置在第三区域712中，该第三区域712与其中设置与位线BL连接的第一存储单元MC1的第一区域710相邻。第三NMOS晶体管N3具有弱电流驱动能力，即具有窄的宽度，第三NMOS晶体管N3与位线BL连接。与位线BL连接的第一NMOS晶体管N1被设置在与第三区域712相邻的第四区域714中。第一NMOS晶体管N1具有强电流驱动能力，即具有宽的宽度。
第二NMOS晶体管N2被设置在第五区域722中，该第五区域722与其中设置与互补位线BLB连接的第二存储单元MC2的第二区域720相邻。第二NMOS晶体管N2与互补位线BLB连接，并且具有弱电流驱动能力，即具有窄的宽度。与互补位线BLB连接的第四NMOS晶体管N4连接至与第五区域722相邻的第六区域724。第四NMOS晶体管N4具有强电流驱动能力，即具有宽的宽度。
连接在位线BL和互补位线BLB之间的读出放大单元120和预充电单元140的PMOS晶体管P1、P2和P5与第四区域714和第六区域724之间的第七区域730连接。
由于NMOS晶体管N2和N3(每一个均具有弱电流驱动能力，即具有窄的宽度)被设置为与第一存储单元MC1和第二存储单元MC2相邻，所以在晶体管N2和N3以及第一存储单元MC1和第二存储单元MC2之间的线路电阻被设置成低值。由于NMOS晶体管N1和N4(每一个均具有强电流驱动能力，即具有宽的宽度)被设置为与第一存储单元MC1和第二存储单元MC2远远分开，所以在晶体管N1和N4以及第一存储单元MC1和第二存储单元MC2之间的线路电阻被设置成高值。因此，可以最优化其中第一NMOS晶体管N1和第二NMOS晶体管N2以及第三NMOS晶体管N3和第四NMOS晶体管N4彼此不对称的读出放大单元120的读速度。
例如，假定第二NMOS晶体管N2和第三NMOS晶体管N3的每一个的宽度是“W”，而第一NMOS晶体管N1和第四NMOS晶体管N4的每一个的宽度是“3W”。可以以几种方式配置图1的半导体存储器件100。首先，如在第三区域712和第四区域714中所示，具有宽度“3W”的第三NMOS晶体管N3可以被设置在第三区域712中，而具有宽度“3W”并且具有一个有效区(active area)的第一NMOS晶体管N1可以被设置在第四区域714中。同样，具有宽度“W”的第二NMOS晶体管N2可以被设置在第五区域722中，而具有宽度“3W”的第四NMOS晶体管N4可以被设置在第六区域724中。
第二，为了最优化由于第一到第四NMOS晶体管N1到N4之间的阈值电压失配而导致的失配的裕量，每一个均具有强电流驱动能力的晶体管N1和N4可以被设置为包括多个有效区，所述多个有效区的个数等于通过将晶体管N1和N4的每一个的宽度除以均具有弱电流驱动能力的晶体管N2和N3的每一个的宽度而得到的数值。也就是说，如在第五区域722和第六区域724中所示，具有宽度“W”的第二NMOS晶体管N2可以被设置在第五区域722中，而包括均具有宽度“W”的三个有效区的第四NMOS晶体管N4可以被设置在第六区域724中。同样，具有宽度“W”的第三NMOS晶体管N3可以被设置在第三区域712中，而包括均具有宽度“W”的三个有效区的第一NMOS晶体管N1可以被设置在第四区域714中。
如上所述，根据本发明构思的半导体存储器件，如果读出了具有逻辑电平“1”的数据，则由于在位线预充电操作期间被从电源电压预充电至小于电源电压的预充电电压的位线和互补位线之间发生电荷共享，并且然后位线的电压被增加至比互补位线的电压高电压ΔV，所以可以获得读裕量。
根据本发明构思的配置半导体存储器件的方法，由于所述半导体存储器件被配置以便在均具有弱电流驱动能力的多个晶体管以及第一存储单元和第二存储单元之间的电阻低，而在均具有强电流驱动能力的多个晶体管以及第一存储单元和第二存储单元之间的电阻高，所以可以最优化非对称读出放大器的读速度。
而且，由于均具有强电流驱动能力的多个晶体管的每一个被设置成具有多个有效区，而该多个有效区的个数等于通过将均具有强电流驱动能力的多个晶体管的每一个的宽度除以均具有弱电流驱动能力的多个晶体管的每一个的宽度而得到的数值，所以可以最优化由于在构成非对称读出放大器的多个晶体管之间的阈值电压失配而导致的失配的裕量。
虽然已参照本发明构思的示范性实施例具体示出和描述了本发明构思，但是应当理解：在不脱离下列权利要求的精神和范围的情况下，可以在其中进行形式上和细节上的各种改变。例如，虽然在上面实施例中，第一NMOS晶体管N1和第四NMOS晶体管N4的每一个具有强电流驱动能力，而第二NMOS晶体管N2和第三NMOS晶体管N3的每一个具有弱电流驱动能力，但是，第一NMOS晶体管N1和第四NMOS晶体管N4的每一个可以具有弱电流驱动能力，而第二NMOS晶体管N2和第三NMOS晶体管N3的每一个具有强电流驱动能力。因此，本发明构思的保护的范围应当由下列权利要求的技术精神和范围来限定。

Claims (27)

1.一种半导体存储器件，包括：
位线对，包括位线和互补位线；
预充电单元，用于将所述位线和所述互补位线预充电至一电压，该电压为小于电源电压的第一电压；和
读出放大单元，包括由第一电流源驱动的、串联连接在所述位线和所述互补位线之间以便彼此交叉耦合的第一晶体管和第二晶体管，其中，所述第一晶体管的栅极与所述互补位线连接，而所述第二晶体管的栅极与所述位线连接，
其中，由所述第一晶体管或所述第二晶体管确定所述第一电压。
2.根据权利要求1所述的半导体存储器件，其中，所述预充电单元包括：
第三晶体管，连接在一节点和电源电压端之间，所述第一晶体管和第二晶体管以及所述第一电流源连接到该节点，所述第三晶体管由第一预充电信号控制；和
第四晶体管，连接在所述位线和所述互补位线之间并且由第二预充电信号控制。
3.根据权利要求2所述的半导体存储器件，其中，所述第二预充电信号在所述第一预充电信号被激活之后被激活预定时间段。
4.根据权利要求1所述的半导体存储器件，其中，所述读出放大单元还包括：第三晶体管和第四晶体管，由第二电流源驱动并且串联连接在所述位线和所述互补位线之间以便彼此交叉耦合，其中，所述第三晶体管的栅极与所述互补位线连接，而所述第四晶体管的栅极与所述位线连接，
其中，所述第一电压由所述第三晶体管或所述第四晶体管确定。
5.根据权利要求4所述的半导体存储器件，其中，所述读出放大单元的所述第一晶体管和第四晶体管中的每一个具有比所述读出放大单元的所述第二晶体管和第三晶体管中的每一个强的驱动能力。
6.根据权利要求5所述的半导体存储器件，其中，所述预充电单元包括：
第五晶体管，连接在一节点和第一电压端之间，所述第一晶体管和第二晶体管以及所述第一电流源连接到所述节点，所述第五晶体管由第一预充电信号控制；
第六晶体管，连接在一节点和所述第一电压端之间，所述第三晶体管和第四晶体管以及所述第二电流源连接到所述节点，所述第六晶体管由所述第一预充电信号控制；和
第七晶体管，连接在所述位线和所述互补位线之间，并且由第二预充电信号控制。
7.根据权利要求6所述的半导体存储器件，其中，所述第二预充电信号在所述第一预充电信号被激活后而被激活预定时间段。
8.一种半导体存储器件，包括：
位线对，包括位线和互补位线；
读出放大单元，包括由第一电流源驱动并且连接在所述位线和所述互补位线之间的第一读出放大器、和由第二电流源驱动并且连接在所述位线和所述互补位线之间的第二读出放大器；
第一预充电单元，响应于第一预充电信号而对第一节点和第二节点预充电，其中所述第一读出放大器中的所述第一电流源连接至该第一节点，所述第二读出放大器中的所述第二电流源连接至该第二节点；和
第二预充电单元，响应于第二预充电信号，使所述第一节点和所述第二节点均衡。
9.根据权利要求8所述的半导体存储器件，其中，所述第一预充电单元包括：
第一晶体管，连接在所述第一节点和电源电压端之间并且由所述第一预充电信号控制；和
第二晶体管，连接在所述第二节点和所述电源电压端之间并且由所述第一预充电信号控制。
10.根据权利要求9所述的半导体存储器件，其中，所述第二预充电单元包括：第三晶体管，连接在所述位线和所述互补位线之间并且由所述第二预充电信号控制。
11.根据权利要求10所述的半导体存储器件，其中，所述第二预充电信号在所述第一预充电信号被激活之后被激活预定时间段。
12.根据权利要求8所述的半导体存储器件，其中，所述第一预充电单元包括：
第一晶体管，连接在所述第一节点和预充电电压端之间并且由所述第一预充电信号控制；和
第二晶体管，连接在所述第二节点和所述预充电电压端之间并且由所述第一预充电信号控制。
13.根据权利要求12所述的半导体存储器件，其中，所述第二预充电单元包括：第三晶体管，连接在所述位线和所述互补位线之间并且由所述第二预充电信号控制。
14.根据权利要求13所述的半导体存储器件，其中，所述第二预充电信号在所述第一预充电信号被激活之后被激活预定时间段。
15.根据权利要求8所述的半导体存储器件，其中，所述读出放大单元还包括：第一P沟道金属氧化物半导体(PMOS)晶体管和第二PMOS晶体管，串联连接在所述位线和所述互补位线之间以便彼此交叉耦合，其中，所述第一PMOS晶体管的栅极与所述互补位线连接，所述第二PMOS晶体管的栅极与所述位线连接，
其中，在所述第一PMOS晶体管和第二PMOS晶体管之间的连接节点与电源电压端连接。
16.根据权利要求8所述的半导体存储器件，其中，所述读出放大单元还包括：第一PMOS晶体管和第二PMOS晶体管，串联连接在所述位线和所述互补位线之间以便彼此交叉耦合，其中，所述第一PMOS晶体管的栅极与所述互补位线连接，所述第二PMOS晶体管的栅极与所述位线连接，
其中，所述第一PMOS晶体管和第二PMOS晶体管之间的连接节点通过响应读使能信号的第三PMOS晶体管而与电源电压端连接。
17.一种半导体存储器件，包括：
位线对，包括位线和互补位线；
预充电单元，用于将所述位线和所述互补位线预充电到一电压，所述电压是小于所述预充电电压的第一电压；和
读出放大单元，包括串联连接在所述位线和互补位线之间以便彼此交叉耦合的第一晶体管和第二晶体管，其中，所述第一晶体管的栅极与所述互补位线连接，而所述第二晶体管的栅极与所述位线连接，
其中，所述第一电压由所述第一晶体管或所述第二晶体管确定。
18.根据权利要求17所述的半导体存储器件，其中，所述预充电单元包括：
第三晶体管，连接在预充电电压端和一连接节点之间，并且由所述预充电信号控制，所述连接节点在所述第一晶体管和第二晶体管之间；
第四晶体管，连接在所述预充电电压端和所述位线之间并且由所述预充电信号控制；
第五晶体管，连接在所述预充电电压端和所述互补位线之间并且由所述预充电信号控制；和
第六晶体管，连接在所述位线和互补位线之间并且由所述预充电信号控制。
19.根据权利要求18所述的半导体存储器件，其中，所述读出放大单元还包括串联连接在所述位线和互补位线之间以便彼此交叉耦合的第一PMOS晶体管和第二PMOS晶体管，其中，所述第一PMOS晶体管的栅极与所述互补位线连接，而所述第二PMOS晶体管的栅极与所述位线连接，
其中，所述第一PMOS晶体管和第二PMOS晶体管之间的连接节点与电源电压端连接。
20.根据权利要求18所述的半导体存储器件，其中，所述读出放大单元还包括串联连接在所述位线和互补位线之间以便彼此交叉耦合的第一PMOS晶体管和第二PMOS晶体管，其中，所述第一PMOS晶体管的栅极与所述互补位线连接，而所述第二PMOS晶体管的栅极与所述位线连接，
其中，所述第一PMOS晶体管和第二PMOS晶体管之间的连接节点通过响应一读使能信号的第三PMOS晶体管与电源电压端连接。
21.一种配置半导体存储器件的方法，包括：
提供位线，第一存储单元连接到该位线；
提供互补位线，第二存储单元连接到该互补位线；
提供非对称读出放大器，包括：连接到第一电流源并且连接在所述位线和互补位线之间以便彼此交叉耦合的第一晶体管和第二晶体管；以及连接到第二电流源并且连接在所述位线和互补位线之间以便彼此交叉耦合的第三晶体管和第四晶体管，其中，所述第一晶体管和第四晶体管的每一个具有比所述第二晶体管和第三晶体管的每一个强的电流驱动能力；以及
与所述第一存储单元相邻地设置具有弱电流驱动能力的第三晶体管，以及与所述第二存储单元相邻地设置具有弱电流驱动能力的第二晶体管。
22.根据权利要求21所述的方法，其中，与所述第二晶体管相邻地设置所述第一晶体管。
23.根据权利要求22所述的方法，其中，所述第一晶体管包括多个有效区，所述多个有效区的个数等于通过将所述第一晶体管的宽度除以所述第二晶体管的宽度得到的数值。
24.根据权利要求21所述的方法，其中，与所述第三晶体管相邻地设置所述第四晶体管。
25.根据权利要求24所述的方法，其中，所述第四晶体管包括多个有效区，所述多个有效区的个数等于通过将所述第四晶体管的宽度除以所述第三晶体管的宽度得到的数值。
26.根据权利要求21所述的方法，其中，所述第一晶体管和所述第四晶体管具有相同的尺寸。
27.根据权利要求21所述的方法，其中，所述第二晶体管和所述第三晶体管具有相同的尺寸。
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