CN102760473A - 不具有专用预充电晶体管的差分读出放大器 - Google Patents

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Abstract

本发明涉及一种不具有专用预充电晶体管的差分读出放大器，这种用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器包括：第一CMOS反相器，其具有连接到第一位线(BL)的输出端和连接到与所述第一位线互补的第二位线(/BL)的输入端；第二CMOS反相器，其具有连接到所述第二位线(/BL)的输出端和连接到所述第一位线(BL)的输入端，每个CMOS反相器包括上拉晶体管(M21，M22)和下拉晶体管(M31，M32)，所述读出放大器具有被设置为分别耦合到第一位线和第二位线(BL，/BL)的一对预充电晶体管，以便将所述第一位线和第二位线(BL，/BL)预充电到预充电电压，其中所述预充电晶体管由上拉晶体管(M21，M22)或者下拉晶体管(M31，M32)构成。

Description

不具有专用预充电晶体管的差分读出放大器
技术领域
本发明一般而言涉及半导体存储器，更特别地，涉及一种用于感测存储在存储器单元阵列的多个存储器单元中的数据的读出放大器(sense amplifier)。
背景技术
半导体存储器用于计算机、服务器、诸如移动电话等手持设备、打印机和许多其他电子设备和应用。半导体存储器在存储器阵列中包括多个存储器单元，每个存储单元存储信息的至少一位。动态随机存取存储器(DRAM)为这种半导体存储器的实例。本发明优选地具体表现为DRAM。因此，接下来的描述是参考作为非限制性示例的DRAM进行的。
读出放大器用于通过被称为位线的线对多个存储器单元寻址。常规的读出放大器更具体而言是差分放大器，所述差分放大器利用位线和用作参考线的互补位线来工作，以检测和放大一对位线上的电压差。
如图1所示，常规的读出放大器电路包括以体硅CMOS技术制造的十一个晶体管T21、T22、T31、T32、T10、T40、T50、T61、T62、T72、T71。
读出放大器用于感测和回写存储器单元中所存储的数据，以及读取所述数据并且在单元中写入新的数据。通过字线WL对存储器单元C寻址，所述字线WL控制单元存取晶体管Mc的栅极，所述单元存取晶体管Mc将单元C连接到位线BL。为了简化起见，在读出放大器的左手侧从单元阵列只显示了一条字线WL和一个存储器单元C。
常规的读出放大器通常包括：
-第一CMOS反相器，其具有连接到位线BL的输出端和连接到互补位线/BL的输入端，
-第二CMOS反相器，其具有连接到互补位线/BL的输出端和连接到位线BL的输入端，
每个CMOS反相器包括：
-具有漏极和源极的上拉晶体管T21、T22，以及
-具有漏极和源极的下拉晶体管T31、T32，
每个CMOS反相器的上拉晶体管T21、T22和下拉晶体管T31、T32具有公共漏极。
下拉晶体管T31、T32的源极连接到脚部开关晶体管(foot switch transistor)T40，脚部开关晶体管T40自身连接到提供低电源电压VLsupply(通常处于低电压电平VBLL，其被称为地GND)的下拉电压源并且受脚部开关控制信号φNSW控制。低电源电压VLsupply的地电平用作读出放大器中的其他电压电平的参考。在图1所示的电路中，脚部开关晶体管T40为N-MOS晶体管。当脚部开关控制信号φNSW为高时，脚部开关晶体管T40导通，地电压被传输到下拉晶体管T31、T32的公共源极节点。当脚部开关控制信号φNSW为低时，脚部开关晶体管T40截止，下拉晶体管T31、T32的公共源极节点不被下拉。
上拉晶体管T21、T22的源极连接到头部开关晶体管(head switch transistor)T10，头部开关晶体管T10自身连接到提供高电源电压VHsupply(通常处于高电压电平VBLH，例如VDD)的上拉电压源并且被头部开关控制信号φPSW控制。在图1所示的电路中，头部开关晶体管T10为P-MOS晶体管。当头部开关控制信号φPSW为低时，头部开关晶体管T10导通，高电源电压VHsupply被传输到上拉晶体管T21、T22的源极。当控制信号φPSW为高时，头部开关晶体管T10截止，上拉晶体管T21、T22的公共源极节点不被上拉，即上拉晶体管T21、T22的公共源极节点的电压是悬空(floating)的。
当头部开关晶体管T10和脚部开关晶体管T40都被关闭时，即头部开关控制信号φPSW为高且脚部开关控制信号φNSW为低时，读出放大器中的全部节点都是悬空的。
读出放大器还包括一对专用预充电晶体管T61、T62，其分别耦合到位线BL和互补位线/BL，并且被设置成将位线BL、/BL预充电到预充电电压VPCH，该预充电电压VPCH通常处于高电源电压VHsupply和低电源电压VLsupply之间的平均值。该平均值通常为高电源电压VHsupply高值的一半，即VBLH/2，因为低电源电压VLsupply的低电压电平VBLL用作其他电压的参考，即VBLL＝0，高电源电压VHsupply和低电源电压VLsupply则通常分别处于其高电压电平和低电压电平。预充电控制信号φPCH被施加到所述预充电晶体管T61、T62的栅极。
读出放大器还包括均衡晶体管T50，其源极端/漏极端分别耦合到位线BL、/BL其中之一，其栅极被均衡控制信号φEQL控制。图1所示的电路的均衡晶体管50为N-MOS型晶体管。
读出放大器还包括两个专用传输门晶体管(pass-gate transistor)T71、T72，其栅极被译码控制信号YDEC控制。传输门晶体管T71、T72的每一个将位线BL、/BL其中之一连接到也被称为输入-输出线(in-out line)的全局位线(global bit line)IO、/IO。传输门晶体管T71、T72用于在位线BL、/BL和全局位线IO、/IO之间传递数据。
尽管读出放大器在技术上是必需的，但是从经济的观点看来，读出放大器可被当作存储器阵列的服务电路，因此被当作增加整个电路的面积、从而也增加其制造成本的支出。
因此，不断进行努力以使这种读出放大器的面积消耗最小化。
发明内容
本发明的目的在于提出一种简化的鲁棒存储器读出放大器。为此目的，根据第一方面，本发明提出一种差分读出放大器，这种用于感测存储器单元阵列的多个存储器单元中存储的数据的差分读出放大器包括：
-第一CMOS反相器，其具有连接到第一位线的输出端和连接到与所述第一位线互补的第二位线的输入端，
-第二CMOS反相器，其具有连接到第二位线的输出端和连接到第一位线的输入端，
每个CMOS反相器包括：
-具有漏极和源极的上拉晶体管，以及
-具有漏极和源极的下拉晶体管，
每个CMOS反相器的上拉晶体管和下拉晶体管具有公共漏极，
所述读出放大器具有被设置为分别耦合到所述第一位线和第二位线的一对预充电晶体管，以便将所述第一位线和第二位线预充电到预充电电压，其中所述预充电晶体管由所述上拉晶体管或所述下拉晶体管构成。
该读出放大器的其他优选但非限制性的方面如下：
-所述上拉晶体管和所述下拉晶体管为至少具有第一控制栅和第二控制栅的多栅晶体管，以及其中
○所述上拉晶体管的第二控制栅被上拉第二控制信号驱动，
○所述下拉晶体管的第二控制栅被下拉第二控制信号驱动；
-在包括通过绝缘层与基底衬底隔开的半导体材料薄层的绝缘体上半导体衬底上制造所述差分读出放大器，以及其中所述第二控制栅为形成在绝缘层下方的基底衬底中的背控制栅；或者
-所述晶体管为具有独立双栅的FinFET器件；
-所述读出放大器进一步包括均衡晶体管，所述均衡晶体管的源极和漏极分别耦合到所述第一位线和第二位线其中之一；
-所述均衡晶体管为至少具有连接到一起的第一控制栅和第二控制栅的多栅晶体管；
-所述均衡晶体管为实际上设置在所述上拉晶体管之间的P-MOS型晶体管；
-所述下拉晶体管的源极电耦合并连接到下拉电压源，在所述下拉晶体管的源极与所述下拉电压源之间不存在中间晶体管，或者所述上拉晶体管的源极电耦合并连接到上拉电压源，在所述上拉晶体管的源极与所述上拉电压源之间不存在中间晶体管；
-所述读出放大器进一步包括一对传输门晶体管，该对传输门晶体管被设置成将所述第一位线和第二位线连接到第一全局位线和第二全局位线，以便分别在所述第一位线和第二位线与所述第一全局位线和第二全局位线之间传递数据，其中所述传输门晶体管为至少具有连接到一起的第一控制栅和第二控制栅的多栅晶体管；或者
-所述读出放大器具有一对传输门晶体管，该对传输门晶体管被设置成分别将所述第一位线和第二位线连接到第一全局位线和第二全局位线，以便分别在所述第一位线和第二位线与所述第一全局位线和第二全局位线之间传递数据，其中
○所述传输门晶体管由所述上拉晶体管构成，以及
○所述下拉晶体管的源极电耦合并连接到下拉电压源，在所述下拉晶体管
的源极与所述下拉电压源之间不存在中间晶体管；或者
-所述读出放大器具有一对传输门晶体管，该对传输门晶体管被设置成分别将所述第一位线和第二位线连接到第一全局位线和第二全局位线，以便分别在所述第一位线和第二位线与所述第一全局位线和第二全局位线之间传递数据，其中
○所述传输门晶体管由所述下拉晶体管构成，以及
○所述上拉晶体管的源极电耦合并连接到上拉电压源，在所述上拉晶体管
的源极与所述上拉电压源之间不存在中间晶体管。
根据本发明的第二方面，本发明涉及一种用于控制根据本发明的第一方面的差分读出放大器以执行对位线预充电、感测和回写存储器单元阵列的多个存储器单元中存储的数据的操作的方法，其中为了改变所述差分读出放大器所执行的操作，改变所述上拉第二控制信号和/或所述下拉第二控制信号。
该方法的其他优选但非限制性的方面如下：
-在预充电操作期间，低的上拉第二控制信号被施加到所述上拉晶体管的第二控制栅上，以使所述上拉晶体管导通，低的下拉第二控制信号被施加到所述下拉晶体管的第二控制栅上，以使所述下拉晶体管不导通；或者
-在预充电操作期间，高的上拉第二控制信号被施加到所述上拉晶体管的第二控制栅上，以使所述上拉晶体管不导通，高的下拉第二控制信号被施加到所述下拉晶体管的第二控制栅上，以使所述下拉晶体管导通；
-在感测操作期间，高的下拉第二控制信号被施加到所述下拉晶体管的第二控制栅上，以使所述下拉晶体管导通，高的上拉第二控制信号被施加到所述上拉晶体管的第二控制栅上，以使所述上拉晶体管不导通；或者
-在感测操作期间，低的下拉第二控制信号被施加到所述下拉晶体管的第二控制栅上，以使所述下拉晶体管不导通，低的上拉第二控制信号被施加到所述上拉晶体管的第二控制栅上，以使所述上拉晶体管导通；
-在回写操作期间，低的上拉第二控制信号被施加到所述上拉晶体管的第二控制栅上，以使所述上拉晶体管导通，高的下拉第二控制信号被施加到所述下拉晶体管的第二控制栅上，以使所述下拉晶体管导通；
-为了执行读取操作，高的下拉第二控制信号被施加到所述下拉晶体管的第二控制栅上，以使所述下拉晶体管切换到耗尽模式；或者
-为了执行读取操作，低的上拉第二控制信号被施加到所述上拉晶体管的第二控制栅上，以使所述上拉晶体管切换到耗尽模式。
根据本发明的第三方面，本发明涉及结合有包括至少一个根据本发明的第一方面的差分读出放大器的存储器单元阵列的半导体存储器。
附图说明
阅读接下来作为非限制性示例给出且参考附图进行的本发明的优选实施例的详细描述，本发明的其他方面、目的和优点将更加明显，其中
图1是现有技术的读出放大器的电路图；
图2a和图2b显示了现有技术的读出放大器上所施加的或者其中所产生的信号；
图3是根据本发明的第一方面的第一实施例的读出放大器的电路图；
图4a和图4b显示了根据第一实施例的读出放大器上所施加的或者其中所产生的信号；
图5是根据本发明的第一方面的第二实施例的读出放大器的电路图；
图6a和图6b显示了根据第二实施例的读出放大器上所施加的或者其中所产生的信号；
图7是根据本发明的第一方面的第三实施例的读出放大器的电路图；
图8a和图8b显示了根据第三实施例的读出放大器上所施加的或者其中所产生的信号；
图9是根据第四实施例的读出放大器的可能的拓扑；
图10是根据第三实施例的读出放大器的电路图，其中均衡晶体管设置在全局位线之间；
图11显示了根据本发明的第三方面的半导体存储器。
具体实施方式
现在描述图1所示的现有技术读出放大器的操作过程。图2a和图2b显示了当现有技术的读出放大器工作时电路上所施加的或者电路内所产生的一些信号。所描绘的时序仅为例证性的。
读出存储器单元之前的第一操作为均衡和预充电。首先通过将头部开关控制信号φPSW设置到高电压电平以及将脚部开关控制信号φNSW设置到低电压电平来关闭读出放大器。读出放大器的全部内部节点都变成悬空的。在该操作之前，即在时刻t0之前，读出放大器是以锁存状态工作的，根据先前的操作在位线BL和互补位线/BL上提供互补的高电源电压和低电源电压。
通过对均衡控制信号φEQL施加高电压电平以开启均衡晶体管T50来执行均衡，从而使位线BL、/BL短路并且将其电压电平设置在平均值VBLH/2。同时，通过预充电控制信号φPCH开启预充电晶体管T61、T62。在该示例中，预充电晶体管T61、T62为N-MOS型晶体管；因此通过对预充电控制信号φPCH施加高电压电平来开启预充电晶体管T61、T62。此处，预充电电压VPCH为VBLH/2。
在图2a和图2b中，与均衡和预充电操作相对应的相关时间间隔由t0＜t＜t1给出。
预充电操作补偿可能的泄露或不平衡，该泄露或不平衡可能导致预充电电压VBLH/2与通过均衡在位线BL、/BL处获得的电压之间的小偏差。
在完成均衡和预充电之后，对应于图2a和2b中的时刻t1，关闭预充电晶体管T61、T62和均衡晶体管T50。
字线WL的电压被切换到高电平VWLH，从而激活单元存取晶体管Mc。存储器单元C和位线BL共享其充电(charges)。单元电容器和位线BL上都出现电压变化，导致位线BL、/BL的电压之间的电压差。下式给出了与互补位线/BL上的参考电压相比较的该变化的值：
ΔV＝VBL-V/BL＝(CCELL/∑C)*(VCELL-VBLH/2)
在该式中，VCELL为存储器电容器上存储的电压，∑C＝CCELL+CBL+Cin，SA对应于单元C的电容、位线BL的电容和读出放大器Cin，SA的输入电容的总和。该电压变化也是位线BL、/BL之间的电压差。
取决于单元C中初始存储的数据是逻辑“1”还是逻辑“0”，该电压变化ΔV分别为正或负。相关时间间隔对应于图2a和图2b中的t2＜t＜t3。
如果单元C内存储的是逻辑“1”，即单元C内初始存储的电压为高电源电压VHsupply，则位线BL的电压略微增加，电压变化ΔV变成正的。图2a显示了这种情形。如果单元C内存储的是逻辑“0”，即单元C内初始存储的电压为VBLL或GND，则位线BL的电压略微降低，电压变化ΔV变成负的。图2b显示了这种情形。
在时刻t3，通过将脚部开关控制信号φNSW升高到高电压电平以便开启脚部开关晶体管T40来开始感测操作。从而将下拉晶体管T31、T32的公共源极节点下拉到下拉电压源的低电源电压VLsupply。由于位线BL、/BL上的电压分别被设置到VBLH/2+ΔV和VBLH/2，并且由于这些电压被施加到下拉晶体管T31、T32的栅极，因此下拉晶体管T31、T32晶体管被开启。
两个下拉晶体管T31、T32的交叉耦合连接以较低的漏极电压赋予晶体管较高的栅极电压，反之亦然。较高的栅极电压使更多的电流被吸纳到相关晶体管中，并且将已经低于另一电压的相应的漏极电压更快地下拉。因此放大了两条位线BL、/BL之间的电压差。相关时间间隔对应于图2a和图2b中的t3＜t＜t4。
在时刻t4，为了使已被放大的差分信号饱和至满(full)的高电源电压VHsupply，通过头部开关控制信号φPSW开启头部开关晶体管T10，从而朝向上拉电压源的高电源电压VHsupply来上拉上拉晶体管T21、T22的公共源极。与下拉晶体管T31、T32的方式相同，上拉晶体管T21、T22的交叉耦合连接以较低绝对值的漏极到源极电压赋予晶体管较高的栅极过驱动电压(overdrive voltage)(绝对值)，反之亦然。该过程与对下拉晶体管T31、T32描述的过程相当，但是此处获得上拉过程，导致两条位线BL、/BL之间的较大电压差。
与下拉过程相关的N沟道晶体管和与上拉过程相关的P沟道晶体管的组合导致位线BL、/BL之间的电压差放大，直到达到满的CMOS电压电平。
在图2a所示的单元C中存储的是逻辑“1”的情况下，初始正电压变化ΔV所导致的位线BL、/BL之间的电压差被放大，直到达到饱和为止，从而BL的电压等于高电源电压VHsupply，而互补位线/BL的电压被下拉到低电源电压VLsupply。在图2b所示的单元C中存储的是逻辑“0”的情况下，初始负电压变化ΔV所导致的位线BL、/BL之间的电压差被放大，从而所述位线BL、/BL的电压最终稳定在位线BL的电压在低电源电压VLsupply的电平且互补位线/BL的电压在高电源电压VHsupply的电平。
之后，由于字线WL仍被激励，单元C的内容恢复到其初始值。两条位线BL、/BL饱和在CMOS电压电平，避免任何电流通过读出放大器。后续通过译码信号YDEC使传输门晶体管T71、T72导通，可以容易地通过所述传输门晶体管T71、T72将这些CMOS电平传递到全局位线IO、/IO。
从图2a和图2b可以看出，相关时间间隔对应于t4＜t＜t5。
在时刻t5，为了在单元C中保持数据，通过将字线WL停止激励(deactivating)，即通过对选择信号φWL施加低电压电平，关闭单元存取晶体管Mc。
在时刻t6，通过将脚部开关控制信号φNSW设置到低电压电平来关闭脚部开关晶体管T40，从而使下拉晶体管T31、T32的公共源极节点与下拉电压源绝缘。
同时，通过将头部开关控制信号φPSW设置在高电压电平来关闭头部开关晶体管T10，从而使上拉晶体管T21、T22的公共源极节点与上拉电压源绝缘。因此上拉晶体管T21、T22和下拉晶体管T31、T32被停止激励。
在时刻t0′，以上文所述的预充电和均衡操作来开始新的循环。
为了将数据写入单元C或者为了读取存储在单元C中的数据，在传输门晶体管T71、T72的栅极施加高电压电平译码控制信号YDEC，从而开启传输门晶体管T71、T72。
接下来描述根据本发明的第一方面的读出放大器的三个实施例以及当通过根据本发明的第二方面的方法来控制时其相关操作过程。
第一实施例：无预充电晶体管。
如图3所示，根据本发明的第一实施例的读出放大器包括用于反相器的四个晶体管M21、M22、M31、M32，还具有两个额外的传输门晶体管M71、M72、两个额外的开关晶体管M10、M40和一个额外的均衡晶体管M50。
与显示现有技术读出放大器的图1中相同，为了简化起见，在读出放大器的左手侧只显示了一条字线WL和一个存储器单元C。通过位线WL对单元C寻址，所述位线WL控制单元存取晶体管Mc的栅极，所述单元存取晶体管Mc将单元C连接到位线。
根据第一实施例的用于感测存储器单元阵列的多个存储器单元C中存储的数据的差分读出放大器包括：
-第一CMOS反相器，其具有连接到第一位线BL的输出端和连接到与第一位线BL互补的第二位线/BL的输入端，
-第二CMOS反相器，其具有连接到第二位线/BL的输出端和连接到第一位线BL的输入端，
每个CMOS反相器包括：
-具有漏极和源极的上拉晶体管M21、M22，以及
-具有漏极和源极的下拉晶体管M31、M32，
每个CMOS反相器的上拉晶体管M21、M22和下拉晶体管M31、M32具有公共漏极。
在图3所示的实施例中，上拉晶体管M21、M22为P-MOS型晶体管，下拉晶体管M31、M32为N-MOS型晶体管。
与上文所述的现有技术读出放大器不同，上拉晶体管M21、M22和下拉晶体管M31、M32为至少具有第一控制栅和第二控制栅的多栅晶体管，其中第一控制栅和第二控制栅能够被偏置以便相对于第一控制栅调制晶体管的阈值电压。例如，第一控制栅可以是前控制栅，第二控制栅可以是背控制栅。
不过现有技术读出放大器的晶体管是以体硅CMOS技术制造的，根据本发明的读出放大器的晶体管优选是以绝缘体上半导体(SeOI)技术制造的。
与体硅CMOS制造的晶体管相比，SeOI晶体管具有较低的随机阈值电压失配。随机阈值电压失配主要是由与晶体管的有效面积的平方根成正比的电压偏差造成的。因此，使用SeOI晶体管可以使所述晶体管的尺寸小于体硅(bulk-based)晶体管，同时具有可接受的随机阈值电压失配。与相对应的传统体硅读出放大器相比，所得到的读出放大器消耗更小的面积。此外，由于较小的晶体管，可以减小互连的尺寸。
在一优选实施例中，在包括通过绝缘层与基底衬底隔开的半导体材料薄层的绝缘体上半导体衬底(例如绝缘体上硅衬底)上制造差分读出放大器。第一控制栅为前控制栅，第二控制栅为形成在绝缘层下方的基底衬底中的背控制栅。晶体管可以是完全耗尽(FD)SOI晶体管。
或者，读出放大器的晶体管为具有独立的双栅的FinFET型晶体管。FinFET型晶体管由形成有源沟道并且围绕形成晶体管的栅极的控制电极的薄鳍组成。
作为非限制性示例，在接下来的描述中，将参考均具有前控制栅和背控制栅的上拉晶体管和下拉晶体管。因此，每个上拉晶体管和下拉晶体管的第一控制栅为前控制栅，每个上拉晶体管和下拉晶体管的第二控制栅为背控制栅。因此，上拉第二控制信号为上拉背栅控制信号，下拉第二控制信号为下拉背栅控制信号。
返回图3，上拉晶体管M21、M22的背控制栅连接到上拉背栅控制信号φPBG所施加到的公共上拉背控制栅。上拉背栅控制信号φPBG可以取介于低电压电平vPBGL和高电压电平VPBGH之间的范围内的电压值。
下拉晶体管M31、M32的背控制栅连接到下拉背栅控制信号φNBG所施加到的公共下拉背控制栅。下拉背栅控制信号φNBG可以取介于低电压电平VNBGL和高电压电平VNBGH之间的范围内的电压值。
下拉晶体管M31、M32的源极连接到脚部开关晶体管M40，脚部开关晶体管M40自身连接到处于低电源电压VLsupply的下拉电压源。低电源电压VLsupply的低电压电平VBLL(例如地GND)用作读出放大器中的其他电压电平的参考。通过脚部开关控制信号φNSW来控制所述脚部开关晶体管M40。在图3所示的电路中，脚部开关晶体管M40为N-MOS晶体管。当控制信号φNSW为高时，脚部开关晶体管M40导通，低电源电压VLsupply被传输到下拉晶体管M31、M32的公共源极节点。当脚部开关控制信号φNSW为低时，脚部开关晶体管M40截止，下拉晶体管M31、M32的公共源极节点不被下拉。
上拉晶体管M21、M22的源极连接到头部开关晶体管M10，头部开关晶体管T10自身连接到处于高电源电压VHsupply的上拉电压源并且受头部开关控制信号φPSW控制。在图3所示的电路中，头部开关晶体管M10为P-MOS晶体管。当头部开关控制信号φPSW为低时，头部开关晶体管M10导通，高电源电压VHsupply被传输到上拉晶体管M21、M22的源极。当控制信号φPSW为高时，头部开关晶体管M10截止，上拉晶体管M21、M22的公共源极节点被上拉，即上拉晶体管M21、M22的公共源极节点的电压是悬空的。
当头部开关晶体管M10和脚部开关晶体管M40都被关闭时，即头部开关控制信号φPSW为高且脚部开关控制信号φNSW为低时，读出放大器中的全部节点都是悬空的。
与现有技术电路的情况相同，可以通过均衡晶体管M50进行均衡。为了补偿可能导致期望预充电电压与通过均衡在位线BL、/BL处获得的电压之间的小偏差的可能的泄露或不平衡，被设置成分别耦合到所述第一位线BL和第二位线/BL的一对预充电晶体管用于将位线BL、/BL预充电到预充电电压。
预充电晶体管由上拉晶体管M21、M22或者由下拉晶体管M31、M32构成。因此省去了如图1所示的专用预充电晶体管T61、T62和相应的预充电控制信号φPCH。
图3的读出放大器还包括两个传输门晶体管M71、M72，其栅极由译码控制信号YDEC来控制，所述传输门晶体管M71、M72分别将第一位线BL和第二位线/BL连接到第一全局位线IO和第二全局位线/IO。传输门晶体管M71、M72分别用于在第一位线BL和第二位线/BL与第一全局位线IO和第二全局位线/IO之间传递数据。
第一全局位线IO和第二全局位线/IO连接到用于处理数据的通常被称为次级读出放大器(SSA)的另一信号处理电路(未显示)。
图3中的均衡晶体管M50和传输门晶体管M71、M72未明确显示为具有背控制栅的SOI器件。作为SOI集成电路的一部分，它们也优选地被实现为SOI晶体管。其可以是至少具有第一控制栅和第二控制栅的多栅晶体管，其中第一控制栅和第二控制栅能够被偏置，以便相对于其第一控制栅调制所述晶体管的阈值电压。
可以在包括通过绝缘层与基底衬底隔开的半导体材料薄层的绝缘体上半导体衬底上制造均衡晶体管M50和传输门晶体管M71、M72，其中第二控制栅为形成在绝缘层下方的基底衬底中的背控制栅。
它们各自的背控制电压则被选择在允许执行其操作的值。可选地，它们各自的背控制栅以及它们各自的前控制栅也可以连接到一起，以获得增大的跨导，导致读出放大器的更快均衡和译码。
无专用预充电晶体管的读出放大器的操作过程
现在描述图3所示的读出放大器的操作过程。图4a和图4b中显示了读出放大器上所施加的或者其中所产生的信号。所描绘的时序仅为例证性的。
图4a和图4b中显示了读出放大器的优选操作过程。由于功能是通过互补N-MOS和P-MOS晶体管来实现的，读出放大器的所有子功能可以从N-MOS到P-MOS侧交换，反之亦然。例如，可以使用P沟道器件或N沟道器件来进行位线BL、/BL的预充电或均衡。也可以通过上拉晶体管M21、M22或者由下拉晶体管M31、M32来执行感测。在所显示的该过程中，通过连接到提供低电源电压VLsupply的下拉源电压的下拉晶体管M31、M32进行感测。
读出存储器单元之前的第一操作为均衡和预充电。在该操作之前，即在时刻t0之前，读出放大器是以锁存状态工作的，根据先前的操作为第一位线BL和第二位线/BL提供互补的高电源电压VHsupply和低电源电压VLsupply。
在时刻t0，通过将脚部开关控制信号φNSW设置在低电压电平来关闭脚部开关晶体管M40，从而使下拉晶体管M31、M32的公共源极节点与处于低电源电压VLsupply的下拉电压源绝缘。
同时，通过将头部开关控制信号φPSW设置在高电压电平来关闭头部开关晶体管M10，从而使上拉晶体管M21、M22的公共源极节点与处于低电源电压VLsupply的上拉电压源绝缘。
同样在时刻t0，上拉背栅控制信号φPBG被提升到高电压电平VPBGH，以增加上拉晶体管M21、M22的阈值电压相对于其控制栅的绝对值，从而关闭上拉晶体管M21、M22。同时，下拉背栅控制信号φNBG被降低到电平VNBGL，该电平VNBGL使下拉晶体管M31、M32的阈值电压相对于其控制栅升高，并将其关闭。
应注意的是，通过其各自的背控制栅来关闭上拉晶体管和下拉晶体管不是绝对必要的，因为头部开关晶体管M10和脚部开关晶体管M40使上拉晶体管和下拉晶体管分别与上拉电压源和下拉电压源绝缘。
在时刻t1，通过将均衡控制信号φEQL切换到高电压电平以开启均衡晶体管M50来执行均衡，从而使位线BL、/BL短路并且将其电压电平设置在平均值VBLH/2。头部开关控制信号φPSW被降低到低电平，以便开启头部开关晶体管M10，从而将上拉晶体管M21、M22的公共源极节点连接到上拉电压源。
同样在时刻t1，上拉电压源所提供的高电源电压VHsupply被降低到所选择的预充电电压，通常为其之前的高值VBLH的一半，通过将上拉背栅控制信号φPBG设置到低电压电平VPBGL，上拉晶体管M21、M22都被转成耗尽模式。从而上拉晶体管M21、M22处于导通状态，这样允许电荷从上拉电压源转移到位线BL、/BL。该操作将位线BL、/BL设置在预充电电压VBLH/2。
在图4a和图4b中，与均衡和预充电操作相对应的相关时间间隔为t1＜t＜t2。
预充电操作补偿可能的泄露或不平衡，该泄露或不平衡可能导致期望预充电电压与通过均衡在位线BL、/BL处获得的电压之间的小偏差。
在时刻t2，在完成均衡和预充电操作之后，将头部开关控制信号φPSW升高到高电压电平，以便关闭头部开关晶体管M10。上拉背栅控制信号φPBG被升高到高电压电平VPBGH，以便关闭上拉晶体管M21、M22。上拉电压源的高电源电压VHsupply被设回到其高值VBLH。
在时刻t3，施加到字线WL的选择信号φWL被设置在高电平VWLH，从而激活单元存取晶体管Mc。存储器单元C和第一位线BL共享其充电(charges)。第一位线BL上出现电压变化ΔV，导致第一位线BL和第二位线/BL之间的电压差。该电压变化ΔV的值取决于初始存储在单元C中的数据，与上文对现有技术电路所描述的方式相同。
取决于单元C中初始存储的数据是逻辑“1”还是逻辑“0”，该电压变化ΔV分别为正或负。相关时间间隔对应于图4a和图4b中的t3＜t＜t4。
如果单元C内存储的是逻辑“1”，即单元C内初始存储的电压为高电源电压VHsupply，则第一位线BL的电压略微增加。图4a显示了这种情形。如果单元C内存储的是逻辑“0”，即单元C内初始存储的电压为低电源电压VLsupply，则第一位线BL的电压略微降低。图4b显示了这种情形。
在时刻t4，通过提升脚部开关控制信号φNSW来开启脚部开关晶体管M40，从而将下拉晶体管M31、M32的公共源极下拉到低电源电压VLsupply，由此开始感测操作。通过将下拉背栅控制信号φNBG设置在高电压电平VNBGH来开启下拉晶体管M31、M32。以与现有技术读出放大器中相同的方式放大两条位线BL、/BL之间的电压差。相关时间间隔对应于图4a和图4b中的t4＜t＜t5。
在时刻t5，为了使已被放大的差信号饱和至上拉电压源所提供的高电源电压VHsupply的满的高电压电平VBLH，通过头部开关控制信号φPSW开启头部开关晶体管M10，从而朝向高电源电压VHsupply来上拉上拉晶体管M21、M22的公共源极。通过将上拉背栅控制信号φPBG设置在低电压电平VPBGL来开启上拉晶体管M21、M22。
下拉晶体管M31、M32和上拉晶体管M21、M22各自作用的组合使读出放大器饱和，并且根据电压变化ΔV的初始值(正或负)将位线BL、/BL设置到上拉电压源和下拉电压源的各自的电压。
在图4a所示的单元C中存储的是逻辑“1”的情况下，第一位线BL上的正的初始电压变化ΔV被放大到在上拉电压源所提供的高电源电压VHsupply处饱和，同时第二位线/BL被下拉到下拉电压源所提供的低电源电压VLsupply。在图4b所显示的单元C中存储的是逻辑“0”的情况下，第一位线BL上的初始负电压变化ΔV被下拉到下拉电压源所提供的低电源电压VLsupply，同时第二位线/BL饱和到上拉电压源所提供的高电源电压VHsupply。
之后，由于字线WL仍被激励，单元C的内容恢复到其初始值。两条位线BL、/BL饱和在CMOS电压电平，避免任何电流通过读出放大器。后续通过译码信号YDEC使传输门晶体管M71、M72导通，可以容易地通过所述传输门晶体管M71、M72将这些CMOS电平传递到全局位线IO、/IO。
从图4a和图4b可以看出，相关时间间隔对应于t5＜t＜t6。
在时刻t6，为了在存储器单元C中保持数据，通过将字线WL停止激励，即通过将选择信号φWL设置在低电压电平VWLL，来关闭单元存取晶体管Mc。
在时刻t0′，以上文所述的预充电和均衡操作来开始新的循环。
为了将数据写入单元C或者为了读取存储在单元C中的数据，在时刻t5和时刻t6之间，在传输门晶体管M71、M72的栅极施加高电压电平译码控制信号YDEC，从而开启传输门晶体管M71、M72。
如上文所述，可以通过上拉晶体管M21、M22而不是通过下拉晶体管M31、M32来执行感测操作。在这种情况下，以下背栅控制信号模式被施加到下拉晶体管M31、M32和上拉晶体管M21、M22。在感测操作期间，即在t4和t5之间，上拉背栅控制信号φPBG被设置在低电压电平VPBGL，从而开启上拉晶体管M21、M22，同时下拉背栅控制信号φNBG被保持在低电压电平VNBGL，从而将下拉晶体管M31、M32保持在关闭状态。
同时，头部开关控制信号φPSW被提升到高电压电平，以便开启头部开关晶体管M10，从而将上拉晶体管M21、M22的公共源极上拉到上拉电压源所提供的高电源电压VHsupply，而通过将脚部开关控制信号φNSW保持在低电压电平，脚部开关晶体管M40被保持在关闭状态。
通过已经描述的控制信号来执行其他操作。
第二实施例：无开关晶体管且无预充电晶体管
如图5所示，根据本发明的第二实施例的读出放大器包括用于反相器的四个晶体管M21、M22、M31、M32，还具有两个额外的专用传输门晶体管M71、M72和一个额外的均衡晶体管M50。
第二实施例类似于第一实施例，只是没有开关晶体管M10、M40。因此，只描述两个实施例之间的差异。
应注意的是，尽管优选的是将开关晶体管M10、M40都省去，但是可以只取消开关晶体管M10、M40其中之一。相应地描述本发明。
上拉晶体管M21、M22的源极直接连接到提供高电源电压VHsupply的上拉电压源，在上拉晶体管M21、M22的源极与上拉电压源之间不存在中间晶体管。与上文所述的现有技术读出放大器相比，省去了头部开关晶体管T10，从而得到更加节省面积的读出放大器。
下拉晶体管M31、M32的源极直接连接到提供低电源电压VLsupply的下拉电压源，在下拉晶体管M31、M32的源极与下拉电压源之间不存在中间晶体管。与上文所述的现有技术读出放大器相比，省去了脚部开关晶体管T40，从而得到更加节省面积的读出放大器。
进一步，在上拉电压源和下拉电压源之间串联了两个晶体管而不是四个晶体管，从而放松了电压关系方面的限制。
根据第二实施例的读出放大器的操作过程
现在描述图5所示的读出放大器的操作过程。图6a和图6b中显示了读出放大器上所施加的或者其中所产生的信号。所描绘的时序仅为例证性的。图6a显示了单元C存储逻辑“1”时的情况，图6b显示了单元C存储逻辑“0”时的情况。
该过程与第一实施例相同，只是省略了头部开关控制信号φPSW和脚部开关控制信号φNSW。因此，该过程的描述与第一实施例相同，只是省略了头部开关控制信号φPSW和脚部开关控制信号φNSW。但是，现在需要关闭不执行预充电操作的反相器的晶体管。
第三实施例：无开关晶体管、无专用预充电晶体管且无专用传输门晶体管
如图7所示，根据本发明的第三实施例的读出放大器包括用于反相器的四个晶体管M21、M22、M31、M32和一个额外的均衡晶体管M50。
图7的读出放大器包括：
-第一CMOS反相器，其具有连接到第一位线BL的输出端和连接到与第一位线BL互补的第二位线/BL的输入端，
-第二CMOS反相器，其具有连接到第二位线/BL的输出端和连接到第一位线BL的输入端，
每个CMOS反相器包括：
-具有漏极和源极的上拉晶体管M21、M22，以及
-具有漏极和源极的下拉晶体管M31、M32，
每个CMOS反相器的上拉晶体管M21、M22和下拉晶体管M31、M32具有公共漏极。
在图7所示的实施例中，上拉晶体管M21、M22为P-MOS型晶体管，下拉晶体管M31、M32为N-MOS型晶体管。
与图1的读出放大器不同，上拉晶体管M21、M22和下拉晶体管M31、M32为至少具有第一控制栅和第二控制栅的多栅晶体管，其中第一控制栅和第二控制栅能够被偏置以便相对于第一控制栅调制晶体管的阈值电压。例如，第一控制栅可以是前控制栅，第二控制栅可以是背控制栅。
不过现有技术读出放大器的晶体管是以体硅CMOS技术制造的，根据本发明的读出放大器的晶体管优选是以绝缘体上半导体(SeOI)技术制造的。
与体硅CMOS制造的晶体管相比，SeOI晶体管具有较低的随机阈值电压失配。随机阈值电压失配主要是由与晶体管的有效面积的平方根成正比的电压偏差造成的。因此，使用SeOI晶体管可以使所述晶体管的尺寸小于体硅晶体管，同时具有可接受的随机阈值电压失配。与相对应的传统体硅读出放大器相比，所得到的读出放大器消耗更小的面积。此外，由于较小的晶体管，可以减小互连的尺寸。
在一优选实施例中，在包括通过绝缘层与基底衬底隔开的半导体材料薄层的绝缘体上半导体衬底(例如绝缘体上硅衬底)上制造差分读出放大器。第一控制栅为前控制栅，第二控制栅为形成在绝缘层下方的基底衬底中的背控制栅。晶体管可以是完全耗尽(FD)SOI晶体管。
或者，读出放大器的晶体管为具有独立的双栅的FinFET型晶体管。FinFET型晶体管由形成有源沟道并且围绕形成晶体管的栅极的控制电极的薄鳍组成。
作为非限制性示例，在接下来的描述中，将参考均具有前控制栅和背控制栅的上拉晶体管和下拉晶体管。因此，每个上拉晶体管和下拉晶体管的第一控制栅为前控制栅，每个上拉晶体管和下拉晶体管的第二控制栅为背控制栅。因此，上拉第二控制信号为上拉背栅控制信号，下拉第二控制信号为下拉背栅控制信号。
返回图7，上拉晶体管M21、M22的背控制栅连接到上拉背栅控制信号φPBG所施加到的公共上拉背控制栅。上拉背栅控制信号φPBG可以取介于低电压电平vPBGL和高电压电平VPBGH之间的范围内的电压值。
下拉晶体管M31、M32的背控制栅连接到下拉背栅控制信号φNBG所施加到的公共下拉背控制栅。下拉背栅控制信号φNBG可以取介于低电压电平VNBGL和高于高电压电平VNBGH的电压电平之间的范围内的电压值。
读出放大器必须被关闭，以避免正常感测操作与均衡和预充电操作本身之间的任何冲突。这在现有技术读出放大器中是通过关闭头部开关晶体管T10和脚部开关晶体管T40来执行的。
根据本发明，省去了图1的开关晶体管T10、T40，通过升高上拉晶体管M21、M22和下拉晶体管M31、M32的阈值电压(对于P通道而言为绝对值)，从而所述晶体管对于在预充电操作期间所施加的电压不处于导通状态，由此来执行读出放大器关闭操作。通过上拉晶体管M21、M22和下拉晶体管M31、M32各自的背控制栅，相对于其前控制栅升高上拉晶体管M21、M22和下拉晶体管M31、M32的阈值电压。在这种条件下，对于位线BL和/BL上的电压的所有可能组合，全部四个晶体管都是断开的，即为截止的。
应注意的是，尽管优选的是将开关晶体管T10、T40都省去，但是可以只取消开关晶体管T10、T40其中之一。相应地描述本发明。
上拉晶体管M21、M22的源极直接连接到第一全局位线IO和第二全局位线/IO，不存在中间晶体管。全局位线IO、/IO充当用于上拉晶体管的上拉电压源。因此，全局位线IO、/IO的电压充当上拉电压源所提供的高电源电压。与上文所述的现有技术读出放大器相比，省去了头部开关晶体管T10，从而得到更加节省面积的读出放大器。
下拉晶体管M31、M32的源极直接连接到提供低电源电压VLsupply的下拉电压源，在下拉晶体管M31、M32的源极与下拉电压源之间不存在中间晶体管。与上文所述的现有技术读出放大器相比，省去了脚部开关晶体管T40，从而得到更加节省面积的读出放大器。
进一步，在上拉电压源和下拉电压源之间串联了两个晶体管而不是四个晶体管，从而放松了晶体管之间的电压关系方面的限制。
与现有技术电路的情况相同，可以通过均衡晶体管M50进行均衡。为了补偿可能导致期望预充电电压与通过均衡在位线BL、/BL处获得的电压之间的小偏差的可能的泄露或不平衡，还通过上拉晶体管M21、M22或者通过下拉晶体管M31、M32执行预充电操作。
因此，预充电晶体管由上拉晶体管M21、M22或者由下拉晶体管M31、M32构成。因此省去了如图1所示的专用预充电晶体管T61、T62和相应的预充电控制信号φPCH。
与现有技术读出放大器相比，读取操作是通过上拉晶体管M21、M22或者由下拉晶体管M31、M32来执行的。因此，传输门晶体管由上拉晶体管M21、M22或者由下拉晶体管M31、M32构成。因此，在该第三实施例中省去了图1所显示的专用传输门晶体管T71、T72，相应的译码控制信号YDEC也被省去。由上拉晶体管M21、M22或者下拉晶体管M31、M32构成的传输门晶体管被设置成将第一位线BL和第二位线/BL连接到第一全局位线IO和第二全局位线/IO，以便分别在第一和第二位线(BL，/BL)和第一和第二全局位线IO、/IO之间传递数据。
进一步，由于传输门晶体管优选为上拉晶体管M21、M22，描述第三实施例时以上拉晶体管M21、M22作为传输门晶体管，因此上拉晶体管M21、M22连接到全局位线IO、/IO。
应注意的是，如果传输门晶体管由下拉晶体管M31、M32构成，则改由下拉晶体管M31、M32连接到全局位线IO、/IO。
全局位线IO、/IO连接到用于处理数据的通常被称为次级读出放大器(SSA)的另一信号处理电路(未显示)。次级读出放大器特别用于检测和利用读取操作期间在全局位线IO、/IO上产生的差分信号。
图7中的均衡晶体管M50未被明确地显示为具有背控制栅的SOI器件。作为SOI集成电路的一部分，均衡晶体管M50也优选为SOI晶体管。
可以在包括通过绝缘层与基底衬底隔开的半导体材料薄层的绝缘体上半导体衬底上制造均衡晶体管M50，其中第二控制栅为形成在绝缘层下方的基底衬底中的背控制栅。其背控制电压则被选择在允许执行其操作的值。可选地，其背控制栅及其前控制栅也可以连接到一起，以获得增大的跨导，导致读出放大器的更快均衡。
无开关晶体管、无专用预充电晶体管、也无专用传输门晶体管的读出放大器 的操作过程
现在描述图7所示的读出放大器的操作过程。图8a和图8b中显示了读出放大器上所施加的或者其中所产生的信号。所描绘的时序仅为例证性的。
图8a和图8b中显示了读出放大器的优选操作过程。由于功能是通过互补N-MOS和P-MOS晶体管来实现的，读出放大器的所有子功能可以从N-MOS到P-MOS侧交换，反之亦然。例如，可以使用P沟道器件或N沟道器件来进行位线BL、/BL的预充电或均衡。也可以通过上拉晶体管M21、M22或者由下拉晶体管M31、M32来执行感测。在所显示的该过程中，通过连接到提供低电源电压VLsupply的下拉源电压的下拉晶体管M31、M32进行感测。
在时刻t1，下拉背栅控制信号φNBG被降低到低电压电平VNBGL，从而关闭下拉晶体管M31、M32，上拉背栅控制信号φPBG被设置到低电压电平VPBGL，从而将上拉晶体管M21、M22转到耗尽模式。因此，上拉晶体管M21、M22被开启。
可选地，在t1之前，例如在t0关闭上拉晶体管M21、M22和下拉晶体管M31、M32，以便确保它们在均衡和预充电操作开始之前被关闭。
同样在时刻t1，均衡控制信号φEQL被升高到高电平，以开启均衡晶体管M50，以便如上文所述初始化均衡操作。
同时，全局位线信号φIO、φIO被设置到期望预充电电压，通常为VBLH/2。从而位线BL、/BL被设置到预充电电压，此处为VBLH/2。相关时间间隔对应于图8a和图8b中的t1＜t＜t2。
在时刻t2，在均衡和预充电操作完成之后，通过将均衡控制信号φEQL设置在低电平来关闭均衡晶体管M50，并且通过将上拉背栅控制信号φPBG设置在高电压电平VPBGH来关闭上拉晶体管M21、M22。
全局位线IO、/IO被设回到高电压电平，通常为VBLH。
在时刻t3，施加到字线WL的选择信号φWL被设置在高电平VWLH，从而激活单元存取晶体管Mc。存储器单元C和第一位线BL共享其充电(charges)。第一位线BL上出现电压变化，导致第一位线BL和第二位线/BL之间的电压差。该电压变化ΔV的值取决于初始存储在单元C中的数据，与上文对现有技术电路所描述的方式相同。
取决于单元C中初始存储的数据是逻辑“1”还是逻辑“0”，该电压变化ΔV分别为正或负。相关时间间隔对应于图8a和图8b中的t3＜t＜t4。
如果单元C内存储的是逻辑“1”，即单元C内初始存储的电压处于由全局位线IO、/IO构成的上拉电压源的电压的高电压电平VBLH，则第一位线BL的电压略微增加。图8a显示了这种情形。如果单元C内存储的是逻辑“0”，即单元C内初始存储的电压处于下拉电压源所提供的电源电压VLsupply的低电压电平VBLL，则第一位线BL的电压略微降低。图8b显示了这种情形。
在时刻t4，下拉背栅控制信号φNBG被升高到高电压电平VNBGH，其开启两个下拉晶体管M31、M32。于是以与现有技术读出放大器情况类似的方式，通过这两个下拉晶体管M31、M32来放大位线BL、/BL之间的电压差。
在时刻t5，上拉背栅控制信号φPBG被降低到中间电压电平VPBGI，其开启上拉晶体管M21、M22，但是将上拉晶体管M21、M22保持在增强模式。
下拉晶体管M31、M32和上拉晶体管M21、M22各自作用的组合使读出放大器饱和，并且根据电压变化ΔV的初始值(正或负)将位线BL、/BL各自的电压设置到上拉电压源的高电压电平VBLH和下拉电压源的低电压电平VBLL。该操作类似于现有技术的情况。
如果单元C内存储的是逻辑“1”，即单元C内初始存储的电压VCELL处于高电压电平VBLH，则第一位线BL的电压被上拉到全局位线IO、/IO的高电压电平VBLH，同时第二位线/BL的电压降低到低电源电压VLsupply的低电压电平VBLL。图8a显示了这种情形。
如果单元C内存储的是逻辑“0”，即单元C内初始存储的电压VCELL对应于低电源电压VLsupply，则第一位线BL的电压被下拉到低电源电压VLsupply，同时第二位线/BL的电压被上拉到全局位线IO、/IO的高电压电平VBLH。图8b显示了这种情形。
图8a和图8b中的相应时间间隔为t5＜t＜t6。
于是单元C的内容被恢复到其初始值，因为字线仍然被激励，因此单元存取晶体管Mc仍然导通，从而通过第一位线BL将存储器单元C连接到读出放大器。两条位线BL、/BL饱和在CMOS电压电平，避免任何电流通过读出放大器。因此数据被回写到存储器单元C中。
在时刻t6，字线WL被停止激励，即选择信号φWL被设置在低电平VWLL，从而单元存取晶体管Mc被关闭。单元内容被保护并且读出放大器可以被寻址。
通过在全局位线IO、/IO上产生差分信号来执行读取操作，根据所述次级读出放大器的特性，所述信号被次级读出放大器使用，以便读取数据。例如，如果次级读出放大器将全局位线IO、/IO设置在相对较高的阻抗，则差分信号为与全局位线其中之一关联的电压降。这是在下文中描述且在图8a和图8b中显示的示例。
或者，如果次级读出放大器将全局位线IO、/IO设置在低阻抗，则差分信号为流过全局位线其中之一的电流。
因此，在所描绘的示例中，在时刻t6，两条全局位线IO、/IO被保持在通常等于或略低于VBLH的高电压电平，但是例如通过所谓的次级读出放大器(未显示)切换到比其之前的阻抗高的阻抗。
通过图8a和图8b中显示的读出放大器来执行两个读取操作。第一读取操作发生在tA和tB之间，第二读取操作发生在tA′和tB′之间。但是，读出放大器可以根据需要将读取操作执行许多次。
在时刻t6之后的时刻tA，下拉背栅控制信号φNBG被设置到高于其之前的高值VBLH的值。该较高的电压电平能够将下拉晶体管M31、M32都切换到耗尽模式。
由于位线BL、/BL其中之一处于由全局位线IO、/IO构成的上拉电压源的高电压VBLH，而另一位线BL、/BL处于低电源电压VLsupply的低电压VBLL，因此上拉晶体管M21、M22其中之一具有施加到其前栅的低电压电平，而上拉晶体管M21、M22中的另一个具有施加到其前栅的高电压电平。
由于上拉晶体管M21、M22处于增强模式，因此在其前栅处具有低电压电平的上拉晶体管处于开启状态，而另一上拉晶体管处于关闭状态。
如果第一位线BL的电压处于高电压电平VBLH，且第二位线/BL的电压处于低电压电平VBLL，即如果所访问的单元存储逻辑“1”，则其前栅连接到第二位线/BL的上拉晶体管M21将导通，另一上拉晶体管M22将截止。
如果第一位线BL的电压处于低电压电平VBLL，且第二位线/BL的电压处于高电压电平VBLH，即如果所访问的单元存储逻辑“0”，则其前栅连接到第一位线BL的上拉晶体管M22将导通，另一上拉晶体管M21将截止。
由于两个下拉晶体管M31、M32都处于耗尽模式且上拉晶体管M21、M22其中之一处于开启状态，取决于上拉晶体管M21、M22中哪一个导通，电流流过第一全局位线IO或者第二位线/IO。
如图8a和图8b所示，在tA和tB之间以及在tA′和tB′之间，该电流产生与电流所流过的全局位线关联的电压降。所述电压降被次级读出放大器(未显示)检测，并且指示存储器单元C中所存储的数据。如果单元C中存储的是逻辑“1”，则电压降与第一全局位线IO关联。如果单元C中存储的是逻辑“0”，则电压降与第二全局位线/IO关联。
差分信号基于电流的一种替代方案是将第一全局位线IO和第二全局位线/IO保持在低阻抗，并且检测流过全局位线的电流。
在t0′之后，在时刻t1′，通过触发切换(toggling)下拉背栅控制信号φNBG和上拉背栅控制信号φPBG以便关闭读出放大器来开始新的循环。全局位线IO、/IO被切换到其初始低阻抗。开始新的均衡和预充电操作。
当上拉晶体管M21、M22导通时，例如在t5和t6之间，通过在全局位线IO、/IO上施加期望信号来在单元C中写入数据。这可以在专用循环期间或者在上文所述的循环内进行。
如上文所述，可以通过下拉晶体管M31、M32而不是通过上拉晶体管M21、M22来执行预充电操作。在这种情况下，以下背栅控制信号模式被施加到下拉晶体管M31、M32和上拉晶体管M21、M22。在预充电操作期间，即在t1和t2之间，下拉背栅控制信号φNBG被设置在高电压电平VNBGH，从而开启下拉晶体管M31、M32，同时上拉背栅控制信号φPBG被设置在高电压电平VPBGH，从而关闭上拉晶体管M21、M22。
必须在下拉晶体管M31、M32的源极施加期望预充电电压，以便将位线BL、/BL预充电到所述预充电电平，通常为VBLH/2。在t1和t2之间与下拉晶体管M31、M32的源极节点连接的下拉电压源的电压被设置在预充电电平，例如VBLH/2，其他时间被保持在低电压电平VBLL。
通过已经描述的控制信号来执行其他操作。
如上文所述，可以通过上拉晶体管M21、M22而不是通过下拉晶体管M31、M32来执行感测操作。在这种情况下，以下背栅控制信号模式被施加到下拉晶体管M31、M32和上拉晶体管M21、M22。在感测操作期间，即在t4和t5之间，上拉背栅控制信号φPBG被设置在低电压电平VPBGL，从而开启上拉晶体管M21、M22，同时下拉背栅控制信号φNBG被保持在低电压电平VNBGL，从而将下拉晶体管M31、M32保持在关闭状态。通过已经描述的控制信号来执行其他操作。
如上文所述，传输门晶体管可以是下拉晶体管M31、M32，而不是上拉晶体管M21、M22。在这种情况下，以下背栅控制信号模式被施加到下拉晶体管M31、M32和上拉晶体管M21、M22。在读取操作期间，即在tA和tB之间或者在tA’和tB之间，上拉背栅控制信号φPBG被设置到低于其之前的低电压电平VNBGL的电压电平。该较低的电压电平能够将上拉晶体管M21、M22都切换到耗尽模式。
由于下拉晶体管M31、M32的源极连接到全局位线IO、/IO，全局位线通常处于充当低电源电压的低电压电平VBLL，与全局位线其中之一关联的差分信号如上文所述被次级读出放大器检测和利用。通过已经描述的控制信号来执行其他操作。
实际上设置在上拉晶体管之间的均衡晶体管
在本发明的三个上述实施例中，均衡晶体管M50为N-MOS型晶体管，均衡控制信号φEQL被相应地控制。
如上文所述，通过互补N-MOS和P-MOS晶体管来实现功能。因此，读出放大器的全部子功能可以被交换到相反类型的晶体管。例如，可以使用P沟道器件或N沟道器件来进行位线BL、/BL的均衡。
在一优选实施例中，均衡晶体管M50为P-MOS晶体管。如图9所示，P-MOS均衡晶体管M50则可以实际上设置在两个P-MOS型上拉晶体管M21、M22之间。换言之，均衡晶体管M50的沟道设置在两个上拉晶体管M21、M22的漏极之间。
因此不需要除读出放大器的两个CMOS反相器所占用的面积以外的额外面积，就可以提供均衡晶体管M50。
进一步，均衡晶体管M50可以是至少具有第一控制栅和第二控制栅的多栅晶体管，所述第一控制栅和第二控制栅连接在一起，以便获得更大的跨导，导致更快的均衡操作。
设置在全局位线IO、/IO之间的均衡晶体管
可以将均衡晶体管设置在全局位线IO、/IO之间，而不是设置在第一位线BL和第二位线/BL之间。在第三实施例的情况下，图10显示了这种情形。均衡晶体管M50因此对全局位线IO、/IO执行均衡，而不是对位线BL、/BL执行均衡。
因此，相同的均衡晶体管M50可以对共享相同的全局位线IO、/IO的所有读出放大器执行均衡。此外，均衡晶体管M50不再涉及特殊的读出放大器，并且可以是驱动全局位线IO、/IO的上层电路(upper hierarchical circuit)的一部分。因此，均衡晶体管M50可以根据设计方便来设置，优选地设置在重复读出放大器组(repetitive sense amplifier bank)的外部。由于均衡晶体管M50不再设置在读出放大器电路内，因此可以为均衡晶体管M50选择P-MOS器件或者N-MOS器件。此外，读出放大器可以更小。
因此，位线BL、/BL没有被任何均衡晶体管直接短路。均衡发生在全局位线IO、/IO之间，并且通过传输门晶体管传播到位线BL、/BL。在均衡和预充电操作期间，全局位线IO、/IO被设置到期望预充电电压。
在第一和第二实施例中，通过选择信号YDEC使专用传输门晶体管M71、M72导通。在均衡和预充电操作完成之后，传输门晶体管M71、M72被关闭。
在第三实施例中，传输门晶体管由上拉或下拉晶体管M21、M22、M31、M32构成。传输门晶体管通过其背控制栅的各自的电压切换到耗尽模式。在完成均衡和预充电之后，由上拉或下拉晶体管M21、M22、M31、M32构成的传输门晶体管通过其背控制栅返回到增强模式。事实上，由于传输门晶体管的栅极和其源极之间没有信号，因此传输门晶体管被关闭。其他操作与在第三实施例中描述的相同。
包括多个存储器单元的半导体存储器
根据本发明的第三方面，图11中显示了结合有存储器电源阵列122和至少一个根据本发明的第一方面的读出放大器的半导体存储器120。
所显示的存储器单元阵列122在其两个相对侧具有根据本发明的第一方面的读出放大器的组124。存储器阵列122的第三侧具有行译码器126。
优选地，该半导体存储器120为动态随机存取存储器(DRAM)，但是也可以是任意其他合适的类型的存储器，例如静态随机存取存储器(SRAM)。

Claims (20)

1.一种用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，包括：
第一CMOS反相器，其具有连接到第一位线(BL)的输出端和连接到与所述第一位线互补的第二位线(/BL)的输入端，
第二CMOS反相器，其具有连接到所述第二位线(/BL)的输出端和连接到所述第一位线(BL)的输入端，
每个CMOS反相器包括：
具有漏极和源极的上拉晶体管(M21，M22)，以及
具有漏极和源极的下拉晶体管(M31，M32)，
每个CMOS反相器的上拉晶体管(M21，M22)和下拉晶体管(M31，M32)具有公共漏极，
所述读出放大器具有被设置为分别耦合到所述第一位线和第二位线(BL，/BL)的一对预充电晶体管，以便将所述第一位线和第二位线(BL，/BL)预充电到预充电电压，
其特征在于，所述预充电晶体管由所述上拉晶体管(M21，M22)或者由所述下拉晶体管(M31，M32)构成。
2.根据权利要求1所述的用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，其中所述上拉晶体管(M21，M22)和所述下拉晶体管(M31，M32)为至少具有第一控制栅和第二控制栅的多栅晶体管，以及其中
所述上拉晶体管(M21，M22)的第二控制栅被上拉第二控制信号(φPBG)驱动，
所述下拉晶体管(M31，M32)的第二控制栅被下拉第二控制信号(φNBG)驱动。
3.根据权利要求2所述的用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，其中在包括通过绝缘层与基底衬底隔开的半导体材料薄层的绝缘体上半导体衬底上制造所述差分读出放大器，以及其中所述第二控制栅为形成在所述绝缘层下方的所述基底衬底中的背控制栅。
4.根据权利要求2所述的用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，其中所述晶体管为具有独立双栅的FinFET器件。
5.根据权利要求2至4中任一项所述的用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，进一步包括均衡晶体管(M50)，所述均衡晶体管(M50)的源极和漏极分别耦合到所述第一位线和第二位线(BL，/BL)其中之一。
6.根据权利要求5所述的用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，其中所述均衡晶体管(M50)为至少具有连接到一起的第一控制栅和第二控制栅的多栅晶体管。
7.根据权利要求5至6中任一项所述的用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，其中所述均衡晶体管(M50)为实际上设置在所述上拉晶体管(M21，M22)之间的P-MOS型晶体管。
8.根据权利要求2至7中任一项所述的用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，其中
所述下拉晶体管(M31，M32)的源极电耦合并连接到下拉电压源，在所述下拉晶体管(M31，M32)的源极与所述下拉电压源之间不存在中间晶体管，或者
所述上拉晶体管(M21，M22)的源极电耦合并连接到上拉电压源，在所述上拉晶体管(M21，M22)的源极与所述上拉电压源之间不存在中间晶体管。
9.根据权利要求2至8中任一项所述的用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，进一步包括一对传输门晶体管(M71，M72)，该对传输门晶体管(M71，M72)被设置成将所述第一位线和第二位线(BL，/BL)连接到第一全局位线和第二全局位线(IO，/IO)，以便分别在所述第一位线和第二位线(BL，/BL)与所述第一全局位线和第二全局位线(IO，/IO)之间传递数据，其中所述传输门晶体管(M71，M72)为至少具有连接到一起的第一控制栅和第二控制栅的多栅晶体管。
10.根据权利要求2至8中任一项所述的用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，具有一对传输门晶体管，该对传输门晶体管被设置成将所述第一位线和第二位线(BL，/BL)连接到第一全局位线和第二全局位线(IO，/IO)，以便分别在所述第一位线和第二位线(BL，/BL)与所述第一全局位线和第二全局位线(IO，/IO)之间传递数据，其中
所述传输门晶体管由所述上拉晶体管(M21，M22)构成，以及
所述下拉晶体管(M31，M32)的源极电耦合并连接到下拉电压源，在所述下拉晶体管(M31，M32)的源极与所述下拉电压源之间不存在中间晶体管。
11.根据权利要求2至8中任一项所述的用于感测存储器单元阵列的多个存储器单元(C)中存储的数据的差分读出放大器，具有一对传输门晶体管，该对传输门晶体管被设置成将所述第一位线和第二位线(BL，/BL)连接到第一全局位线和第二全局位线(IO，/IO)，以便分别在所述第一位线和第二位线(BL，/BL)与所述第一全局位线和第二全局位线(IO，/IO)之间传递数据，其中
所述传输门晶体管由所述下拉晶体管(M31，M32)构成，以及
所述上拉晶体管(M21，M22)的源极电耦合并连接到上拉电压源，在所述上拉晶体管(M21，M22)的源极与所述上拉电压源之间不存在中间晶体管。
12.一种用于控制根据权利要求2至11中任一项所述的差分读出放大器以执行对位线(BL，/BL)预充电、感测和回写存储器单元阵列的多个存储器单元(C)中存储的数据的操作的方法，
其中为了改变所述差分读出放大器所执行的操作，改变所述上拉第二控制信号(φPBG)和/或所述下拉第二控制信号(φNBG)。
13.根据权利要求12所述的方法，其中在预充电操作期间，低的上拉第二控制信号(φPBG)被施加到所述上拉晶体管(M21，M22)的第二控制栅上，以使所述上拉晶体管(M21，M22)导通，低的下拉第二控制信号(φNBG)被施加到所述下拉晶体管(M31，M32)的第二控制栅上，以使所述下拉晶体管(M31，M32)不导通。
14.根据权利要求12所述的方法，其中在预充电操作期间，高的上拉第二控制信号(φPBG)被施加到所述上拉晶体管(M21，M22)的第二控制栅上，以使所述上拉晶体管(M21，M22)不导通，高的下拉第二控制信号(φNBG)被施加到所述下拉晶体管(M31，M32)的第二控制栅上，以使所述下拉晶体管(M31，M32)导通。
15.根据权利要求12至14中任一项所述的方法，其中在感测操作期间，高的下拉第二控制信号(φNBG)被施加到所述下拉晶体管(M31，M32)的第二控制栅上，以使所述下拉晶体管(M31，M32)导通，高的上拉第二控制信号(φPBG)被施加到所述上拉晶体管(M21，M22)的第二控制栅上，以使所述上拉晶体管(M21，M22)不导通。
16.根据权利要求12至14中任一项所述的方法，其中在感测操作期间，低的下拉第二控制信号(φNBG)被施加到所述下拉晶体管(M31，M32)的第二控制栅上，以使所述下拉晶体管(M31，M32)不导通，低的上拉第二控制信号(φPBG)被施加到所述上拉晶体管(M21，M22)的第二控制栅上，以使所述上拉晶体管(M21，M22)导通。
17.根据权利要求12至16中任一项所述的方法，其中在回写操作期间，低的上拉第二控制信号(φPBG)被施加到所述上拉晶体管(M21，M22)的第二控制栅上，以使所述上拉晶体管(M21，M22)导通，高的下拉第二控制信号(φNBG)被施加到所述下拉晶体管(M31，M32)的第二控制栅上，以使所述下拉晶体管(M31，M32)导通。
18.一种用于控制根据权利要求10所述的差分读出放大器以执行读取操作的方法，其中高的下拉第二控制信号(φNBG)被施加到所述下拉晶体管(M31，M32)的第二控制栅上，以使所述下拉晶体管(M31，M32)切换到耗尽模式。
19.一种用于控制根据权利要求11所述的差分读出放大器以执行读取操作的方法，其中低的上拉第二控制信号(φPBG)被施加到所述上拉晶体管(M21，M22)的第二控制栅上，以使所述上拉晶体管(M21，M22)切换到耗尽模式。
20.一种结合有存储器单元阵列(122)的半导体存储器(120)，其特征在于，所述半导体存储器(120)包括至少一个根据权利要求1至11中任一项所述的差分读出放大器。
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