CN102194507A - 用于存储器的纳米灵敏放大器 - Google Patents

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Abstract

本发明涉及一种根据第一方面用于串联存储器单元的纳米灵敏放大器，包括：写入级，包括CMOS反相器，其输入端直接或间接的连接到灵敏放大器的输入端，以及其输出端连接到灵敏放大器的输出端，所述灵敏放大器被设计为连接到局部位线，对所述串联的单元寻址；读取级，包括灵敏晶体管，其栅极连接到反相器的输出端，以及其漏极连接到反相器的输入端。

Description

用于存储器的纳米灵敏放大器
技术领域
本发明主要涉及存储器，以及更特别的涉及串联的存储器单元的灵敏放大器(sense amplifier)。
背景技术
传统的灵敏放大器通常经过所谓的位线对大约256到1024个存储器单元寻址。传统的灵敏放大器更特别的是以位线和互补位线操作的差分放大器，所述互补位线用于参考线。
用于增加动态DRAM存储器性能的传统技术包括通过灵敏放大器降低被寻址单元的数量(对于降低位线长度也作出参考)。但是，必须提供大量的灵敏放大器，从而对组成整个存储器的单元进行寻址，这就意味着失去全局效率，在此范围内存储器的管理消耗有用的表面积直到损害实际的存储器。
为了克服这种效率的损失，J Barth等人的文章“A 500MHz Random Cycle，1.5ns Latency，SOI Embedded DRAM Macro Featuring a Three-Transistor Micro Sense Amplifier”，ISSCC(2007)，Pages：486-487显示了基于灵敏放大器的结构分层，称为微灵敏放大器(micro-sense amplifiers)，经局部位线寻址，几个单元(典型为32个)但包括很少的几个(典型为3个)晶体管。
需要注意，这篇文章提出了在绝缘体上硅衬底(SOI)上制造不同的存储器单元的结构。不同的微灵敏放大器，对其而言形成在体衬底上或者SOI衬底上。
每个微灵敏放大器具有两个输入端，其连接到两个主位线RBL(读取位线)和WBL(写入位线)，所述两个主位线RBL和WBL将控制单元的读取/写入操作，所述单元经连接到微灵敏放大器的输出端的局部位线LBL并行寻址。
因为该文章提出的结构不能转换为生产独立存储器以及从而保留限制为生产嵌入存储器，这样采取两个主位线被证明会有问题。
此外，每个微灵敏放大器仅能寻址有限数量的存储器单元(典型为16到32)，从而必须依赖相当大量的微灵敏放大器(对于2M位的存储器需要从64k到128k)。除了微放大器相对减小的尺寸(仅3个晶体管)，因而部分地存在具有上文提到的对于灵敏放大功能而言具有表面消耗大乃至损害存储器功能的缺陷。
发明内容
本发明的目的是提出一种能够克服上述文章提出的结构分层缺陷的技术。
因此，根据第一方面，本发明提出了用于串联的可重写存储器单元的灵敏放大器，包括：
-写入级，包括CMOS反相器(inverter)，其输入端直接或间接地连接到灵敏放大器的输入端，以及其输出端连接到灵敏放大器的输出端，所述灵敏放大器旨在连接到局部位线，对串联的单元寻址；
-读取级，包括灵敏晶体管(sense transistor)，其栅极连接到反相器的输出端，且其漏极连接到反相器的输入端。
根据第一实施例，写入级的输入端直接连接到反相器的输入端，所述输入端被设计为连接到主位线，所述主位线将寻址多个并联的灵敏放大器。
根据第二实施例，读取级包括额外的晶体管，以补偿灵敏晶体管，额外的晶体管和灵敏晶体管形成CMOS反相器，其输入端连接到写入级的输出端，以及其输出端连接到写入级的反相器的输入端。
在这个第二实施例中，写入级的输入端可以经过解码级间接连接到反相器的输入端，所述解码级包括晶体管，其漏极连接到灵敏放大器的输入端，及其源极连接到写入级的输入端。
灵敏放大器的一个或多个晶体管是多栅极晶体管。在所述串联的单元中的用于写入、读取和保留数据的操作过程中，多栅极晶体管的栅极之一的偏置可以被调整(modify)。
根据本发明的第一方面的灵敏放大器优选的制作在绝缘体上半导体衬底上，该衬底包括通过绝缘层与基极衬底分开的半导体材料的薄层，每个晶体管都具有背控制栅极(back control gate)，该背控制栅极形成在沟道以下的基极衬底中并且能够被偏置用于调整晶体管的阈值电压。
根据第二方面，本发明涉及根据本发明的第一方面用于控制在SeOI衬底上制成的灵敏放大器的方法，其中在所述串联的单元中在用于写入、读取和保留数据的操作过程中调整背控制栅极的偏置。
在读取操作中，通过控制背控制栅极的偏置，可以提高写入级的晶体管的阈值电压，也可以降低读取级的晶体管的阈值电压。
在写入操作中，通过控制背控制栅极的偏置，可以降低写入级的晶体管的阈值电压，也可以提高读取级的晶体管的阈值电压。
在保留操作中，可以经过写入级的晶体管的其中之一对局部位线放电，对于写入级而言，控制背控制栅极的偏置，从而降低其阈值电压。
根据另一个方面，本发明涉及连接到局部位线和字线的单元的矩阵阵列，其特征在于其包括根据本发明的第一方面的灵敏放大器。
在单元的矩阵阵列中，灵敏放大器可以被设置在一个或者多个灵敏放大器的库(bank)中，并且矩阵阵列可以进一步包括置于邻近每一个库的列解码器(column decoder)并设置为直接驱动所述库。另外的逻辑电路可以置于邻近灵敏放大器库或者列解码器。
根据另一个方面，本发明涉及包括单元的矩阵阵列的存储器。
存储器的存储器单元和灵敏放大器优选的在绝缘体上半导体衬底上制造。
根据本发明的又一个方面，本发明涉及主灵敏放大器，所述主灵敏放大器被设计为根据本发明的第一方面的第一实施例经过主位线连接到多个灵敏放大器，其特征在于包括在读取操作中放大通过单元发出的信号的级，以及在读取操作之后用于向主位线上发回放大的信号的可切换高阻抗反相器的级。
根据再一个方面，本发明涉及灵敏放大器，包括：
-写入级，包括CMOS反相器，其输入端直接或间接地连接到灵敏放大器的输入端，以及其输出端连接到灵敏放大器的输出端，所述灵敏放大器被设计为连接到局部线路；
-读取级，包括灵敏晶体管，其栅极连接到反相器的输出端，且其漏极连接到反相器的输入端；
以及其中写入级和读取级的一个或多个晶体管是独立的双栅极晶体管。
再根据本发明的另一个方面，本发明涉及包括灵敏放大器和列解码器的单元的矩阵阵列，其中灵敏放大器被设置为在一个或多个灵敏放大器库中的非交错方式，以及其中列解码器置于与每个库相邻，并被配置为直接驱动所述库。
附图说明
根据阅读下面的作为非限制性实施例提供的优选实施例的详细描述，以及参考附图，本发明的其他方面、目的和优点将变得更清楚，其中：
图1显示了应用于本发明的第一实施例的结构分层；
图2显示了根据本发明的第一实施例的纳米灵敏放大器；
图3a和3b显示了具有背控制栅极的示例性晶体管；
图4a显示了根据图2的纳米灵敏放大器的可能的拓扑；
图4b显示了根据图2的沿存储器矩阵的列的纳米灵敏放大器的可能的构成(organization)。
图5显示了主灵敏放大器，被设计为向/从图2中的多个纳米灵敏放大器传输数据；
图6显示了根据本发明的第二实施例的纳米灵敏放大器。
图7显示了技术发展水平的阵列结构(architecture)；
图8a显示了根据本发明的使用两个纳米灵敏放大器库的创新的阵列结构；
图8b显示了用于解码图8a的结构中的库的每个纳米灵敏放大器的总线的详细构成；
图9a显示了根据本发明的使用两个纳米灵敏放大器库的拓展的创新性阵列结构；以及
图9b显示了用于解码图9a的结构中的库的每个纳米灵敏放大器的总线的详细构成。
具体实施方式
根据第一方面，本发明涉及存储器的单元的串联的灵敏放大器(称为纳米灵敏放大器)。
在本发明的第一实施例中应用的结构分层如图1所示，根据图1，纳米灵敏放大器nSA覆盖经过局部位线LBL串联的存储器单元，典型的在128到512个存储器单元之间。
纳米灵敏放大器nSA经主位线MBL向/从主灵敏放大器MSA传送数据。主位线MBL覆盖串联的纳米灵敏放大器nSA，典型的在16到32个纳米灵敏放大器nSA之间。
此外主灵敏放大器MSA连接到称为数据线DL的线，在该线上在存储器单元中循环读取/写入数据。
从本发明的说明书中第一实施例后面的部分可以理解，纳米灵敏放大器nSA提供读取和写入功能，同时通过主灵敏放大器MSA获得刷新功能，所述主灵敏放大器MSA形成纳米灵敏放大器nSA和外围电路之间的接口。
需要从现在注意纳米灵敏放大器nSA具有和主灵敏放大器MSA之间的单连接(主位线MBL)，在嵌入存储器的领域和在独立存储器的领域，根据金属化的宽度都可以用主灵敏放大器MSA满足约束。
如图2所示，根据本发明第一实施例的纳米灵敏放大器nSA仅包括三个晶体管T1、T2和T3。
更特别的，纳米灵敏放大器nSA包括连接到主位线MBL的输入端E，和经输入端E连接到局部位线LBL的输出端S。
纳米灵敏放大器nSA包括写入级，所述写入级包括CMOS反相器，CMOS反相器的输入端直接连接到输入端E，以及CMOS反相器的输出端连接到输出端S。
在用于提供电源的电势的两个端子之间的CMOS反相器分别包括VDD和GND，第一通道类型的晶体管和第二通道类型的晶体管串联。
在说明的实施例中，反相器包括P通道晶体管T1和N通道晶体管T2，所述P通道晶体管T1的源极连接到电势VDD(高电势状态)，所述N通道晶体管T2的源极连接到电势GND(低电势状态)。
反相器的晶体管的栅极连接到一起，以及连接到主位线MBL。晶体管T1和T2的串联组合的中点(反相器的输出端)用于连接到局部位线LBL。
纳米灵敏放大器nSA进一步包括由晶体管T3形成的读取级，在这里晶体管T3是N沟道晶体管，该晶体管T3的栅极连接到反相器的输出端和局部位线LBL，该晶体管T3的漏极连接到反相器的输入端和主位线MBL，以及该晶体管T3的源极连接到施加电源电势PGND的端子。
在本发明的优选实施例的范围内，纳米灵敏放大器nSA制作于绝缘体上半导体衬底上，所述绝缘体上半导体衬底包括通过绝缘层和基极衬底分开的半导体材料的薄层。每个晶体管都具有形成于沟道以下的基极衬底中的背控制栅极，并且能够被偏置从而调整晶体管的阈值电压。偏置分别应用于晶体管T1、T2和T3的背控制栅极，参考图中的Vbg1，Vbg2和Vbg3进行说明。
需要注意，调制阈值电压特别的好处在于允许晶体管被强制操作，从而根据环境确保实际上的阻断或导通。以此操作纳米灵敏放大器nSA可以变得更安全，从而操作裕度(margin)可以增加(这就可以允许纳米灵敏放大器nSA关联更多的存储器单元)。
在图3a中，描述了P沟道晶体管，其具有设置在绝缘层下的基极衬底中的背控制栅极BGP，从而位置为面对前控制栅极G。在这里通过P型掺杂区域形成的背控制栅极BGP通过N导电阱(conductivity well)CN与基极衬底隔离。
在图3b中，描述了N沟道晶体管，其具有设置在BOX绝缘层下的基极衬底中的背控制栅极BGN，从而位置为面对前控制栅极G。在这里通过N型掺杂区域形成的背控制栅极BGN通过P导电阱CP与基极衬底隔离。
在图3a和3b中，晶体管完全耗尽，通过沟道/体区域定义的SeOI晶体管足够薄，以允许顶控制栅极(在通常的电压条件下)引起的场到达埋入氧化物层BOX。
通道具有N型导电性，背控制栅极具有P型导电性的晶体管具有很高的阈值电压。通过在背控制栅极上施加正电压可以降低该阈值电压。通道具有N型导电性，背控制栅极具有N型导电性的晶体管具有额定阈值电压，通过在背控制栅极上施加正电压可以降低该额定阈值电压。
经过背控制栅极的晶体管的阈值电压的变化可以根据公式Vth＝Vt0-α·VBG表达，其中Vth表示晶体管的阈值电压，VBG表示施加到背控制栅极上的电压，Vt0表示额定阈值电压(可以通过工作函数根据是否使用N或P型的背控制栅极移位)，以及α是关于晶体管的几何形状的系数。
可以通过下面描述的图2中的纳米灵敏放大器，而应用不同的写入、读取和保留操作。
读取
在读取存储在存储器单元Ci、Cj的数据的操作中，读取级的晶体管T3是传感器，同时读取级的晶体管T1和T2被阻断从而避免来自被选择单元的信号的误传(corruption)，其中所述存储器单元Ci、Cj连接到局部位线LBL并通过所谓的字线(未显示)的方式被选择。
反相器在其输出端E上具有VDD/2(潜在浮动电压)的电压。
在P沟道晶体管T1的背控制栅极上(例如Vbg1在高电势状态VDD)施加高压，从而设置其阈值电压在VDD/2以上且从而阻断晶体管T1。如果这还是不能保证是足够的，还可以通过通常使用的在电路中已经存在的电压，例如VDD/2，在读取操作中降低晶体管T2的电源电势VDD。
另外，在N沟道晶体管T2的背控制栅极上(例如Vbg2在低电势状态GND)施加低压，从而设置其阈值电压在VDD/2以上且从而阻断晶体管T1。如果这还是不能保证是足够的，还可以通过通常使用的在电路中已经存在的电压，例如VDD/2，在该操作中增加晶体管T1的电源电势GND，例如几百毫伏。
被选择读取的单元典型的情况是，如果包含“1”则提供200-300mV，如果包含“0”则提供0mV。
在N沟道灵敏晶体管T3的背控制栅极上(例如Vbg3在高电势状态VDD)施加高压，从而将其阈值电压降低到其栅极通过局部位线LBL提供的电平以下。这里晶体管T3的电源电势PGND是低电势状态，例如GND。
如果局部位线LBL上出现“1”，那么导通灵敏晶体管T3，然后主灵敏放大器MSA可以或者检测通过晶体管T3在主位线MBL中流通的电流，或者感测主位线MBL上电压电平的改变(由于T3导通而下降)，如果节点初始是浮动的。
如果局部位线LBL上出现“0”，那么阻断灵敏晶体管T3，然后主灵敏放大器MSA可以或者检测主位线MBL中的零电流，或者感测主位线MBL的未调整电压电平。
写入
在写入存储在存储器单元Ci、Cj中的数据的操作中，其中所述存储器单元Ci、Cj连接到局部位线LBL并通过字线的方式被选择，阻断读取级的晶体管T3，从而避免从主灵敏放大器MSA经主位线MBL带来的信号误传，同时读取级的晶体管T1和T2尽可能高效率的将信号从主位线MBL传导到局部位线LBL。
在下面，在写入“0”(写入0操作)和写入“1”(写入1操作)之间做出区别。
写入0
经过主位线MBL，反相器级在其输入端具有“1”。
在P沟道晶体管T1的背控制栅极1上(例如Vbg1在GND)施加低电势状态，从而尽可能降低阈值电压(优选到VDD/2以下，例如绝对值为大约100-200mV)。阻断晶体管T1，在这个范围内其在前控制栅极上接受高电势状态。晶体管T1的电源电势保留在VDD，从而其它的并联的(即分享相同的电源电势的)纳米灵敏放大器可以同时执行写入“1”。
在读取级N沟道晶体管T2的背控制栅极上(例如Vbg2在VDD)施加高电势状态，从而降低阈值电压(优选到VDD/2以下，例如绝对值为大约100-200mV)。晶体管T2在其前控制栅极上接受高电势状态并因而导通。在此范围内其阈值电压降低，晶体管T2的导通电平升高(或者此外如果保留同样的导通电平，可以减小晶体管T2的尺寸)。
在N沟道晶体管T3的背控制栅极上(例如Vbg3在低电势状态GND)施加低电势状态，从而具有高阈值电压，优选的在VDD/2以上。当局部位线LBL在低电势状态，由于写入反相器的晶体管T2的作用，晶体管T3被阻断，从而不误传主位线MBL上发出的“1”。
在这里，晶体管T3的电源电势PGND是低电势状态，例如GND。但是电源电势PGND可以增加，从而得到接近VDD/2的值(在T3的阈值电压以下)，从而确保晶体管T3实际上相对于主位线MBL是透明的(transparent)，以及特别是在不同操作的转换过程中不产生冲突。
写入1
经过主位线MBL，反相器级在其输入端具有“0”，晶体管T1和T2的操作顺序相对于写入0的操作被倒置。
这样，在N沟道晶体管T2的背控制栅极上(例如Vbg2在VDD)施加高电势状态，从而尽可能降低阈值电压(优选到VDD/2以下，例如绝对值为大约100-200mV)。阻断晶体管T2，在这个范围内其在前控制栅极上接受高电势状态，以及晶体管T2的电源电势保留在GND，从而其它的并联的(即分享相同的电源电势的)纳米灵敏放大器可以同时执行写入“0”。
在P沟道晶体管T1的背控制栅极上(例如Vbg1在GND)施加低电势状态，从而具有低阈值电压(优选到VDD/2以下，例如绝对值为大约100-200mV)。晶体管T1在其前控制栅极上接受高电势状态并因而导通。在此范围内其阈值电压降低，晶体管T1的导通电平升高(或者此外如果保留同样的导通电平，可以减小晶体管T1的尺寸)。
在读取级N沟道晶体管T3的背控制栅极上(例如Vbg3在低电势状态GND)施加低电势状态，从而增加其阈值电压，优选的在VDD/2以上。在这里晶体管T3的电源电势PGND在低电势状态，例如GND。
当局部位线LBL在高电势状态，由于写入反相器的晶体管T1的作用，晶体管T3被导通，但是不误传主位线MBL发出的“0”，因为其源极和漏极都在相同的值(低电势状态GND)。电源电势PGND还是可以增加的，从而保留接近VDD/2的值(在T3的阈值电压以下)，由此确保晶体管T3实际上相对于主位线MBL是透明的(transparent)，并且特别是在不同操作的转换过程中不产生冲突。
保留
寻求避免任何的静态电流，从而通过理想的最小化漏电的方式阻断三个晶体管。
在优选的实施例中，通过写入的先决条件，即将局部位线放电到低电势状态GND，通过准备随后的读取或者写入操作而实施保留操作。
反相器在其输入端具有VDD/2的电压(潜在浮动电压)。
在P沟道晶体管T1的背控制栅极上(例如Vbg1在高电势状态VDD)施加高压，从而设置其阈值电压在VDD/2以上且从而阻断晶体管T1。如果这还是不能保证是足够的，还可以在保留操作中降低晶体管T2的电源电势VDD。
另外，在N沟道晶体管T2的背控制栅极上(例如Vbg2在高电势状态VDD)施加高压，从而降低其阈值电压(到约100-150mV)。晶体管T2被导通，允许局部位线LBL放电，以及迫使其至低电势状态GND，从而使其为下一个访问做好准备。由于电路处于保留状态，不会选取存储器单元，因而也就没有电流。
在此范围内，局部位线LBL在低电势状态GND，晶体管T3被阻断，从而没有电流流过。在晶体管T3的背控制栅极上(例如Vbg3在低电势状态GND)施加低压，这增加了晶体管T3的阈值电压，并能最小化漏电。
在图4a中，描述了在两列中形成的图2中的纳米灵敏放大器的可能拓扑。仅需要三种金属：用于晶体管互连的金属1，用于分布电源电势PGND，GND和VDD的金属2，用于主位线MBL的金属3。
在DRAM情况下，纳米灵敏放大器的宽度对应于两条金属线或者两列单元。
应当注意三个背控制栅极是有源的，且从而可以受RC延迟的支配。从而可以选择将其周期性的、理想的是以字线驱动的相同的重复频率再生。
对存储器单元而言，需要将其连接到局部位线的金属1的线和将其连接到字线的金属2的线。这使金属3的线在主位线MBL中自由穿过。
在此范围，存储器矩阵的每列需要纳米灵敏放大器，可能的构成可以包括从头到尾设置纳米灵敏放大器，如图4b所示，第一纳米灵敏放大器在其输入端具有信号MBLE，以及经过局部位线沿第一(偶数)列对串联的单元寻址，其它纳米灵敏放大器在其输入端具有信号MBL0，以及经局部位线沿第二(奇数)列对串联的单元寻址，所述第二(奇数)列在存储器矩阵中直接位于第一列之后。
用于操作图2中所示的纳米灵敏放大器的优选条件是晶体管的阈值电压接近VDD/2，以及通过在大约包括100mV和VDD/2+150mV之间的范围内偏置背控制栅极的阈值电压的变化。
这些条件涉及起始于55-45nm的光刻等级(VDD的量级是1V，阈值电压的量级是350mV，以及以比例效应减少；在2007-2008可以得到45nm的节点)，以及对于SeOI衬底的薄层而言厚度的量级是2-20nm，以及SeOI衬底的埋入绝缘层的量级是5-50nm。
需要注意，纳米灵敏放大器主要被开发用于DRAM存储器。但是，也可以用于任何类型的RAM存储器(SRAM，PCRAM，CBRAM和ZRAM)和闪存(在这种情况下，在写入和删除(擦除)的操作中需要保留相对较高的电压；这可以通过例如使用两个串联的晶体管得到，而不是使用晶体管T1到T3中的单独的一个)。
如前面看到的，在DRAM情况下，纳米灵敏放大器执行读取和写入操作，但不执行刷新/恢复操作；后者通过主灵敏放大器MSA而执行，后面联系图5描述可能的实施例。DRAM单元实际上需要周期性的刷新，从而补偿电荷损失并且在每次读取访问之后恢复。
主灵敏放大器MSA一方面经过主位线MBL连接到纳米灵敏放大器，另一方面通过数据线DL连接到外围电路。
放大器MSA包括在电势VDD和GND之间串联的三个晶体管T6到T8。晶体管T6是P沟道晶体管，其前控制栅极被信号Ф2所控制。晶体管T7是N沟道晶体管，其前控制栅极连接到主位线MBL。晶体管T8是P沟道晶体管，其前控制栅极被信号Ф3所控制。
放大器MSA进一步包括主位线MBL和VDD/2的电源电势之间的N沟道晶体管T10，以及其前控制栅极被信号Ф1所控制。
放大器MSA还包括主位线MBL和V+的电源电势之间的P沟道晶体管T9，以及其前控制栅极连接到对应于晶体管T6和T7的中间点的节点A。
如后面将详细解释的，晶体管T6到T10整体形成在读取过程中放大单元发出的信号(在局部位线LBL上，朝向纳米放大器)的级。
节点A连接到高阻抗反相器HZ1，通过控制信号Ф4控制其反相功能的应用(在图5中，Ф4B表示Ф4的互补)。
高阻抗反相器HZ1的输出端闭合返回到主位线MBL。
如下文将详细解释的，反相器HZ1从而形成可切换的高阻抗反相器级，用于在读取操作之后，发回放大信号到主位线。
高阻抗级HZ2被信号Ф5所控制(Ф5B表示Ф5的互补)，使数据线DL连接到主位线MBL。
MSA放大器的初始化如下文所示。
Ф2被设置为“1”，而Ф3被设置为“0”。当晶体管T6到T8被阻断时，T6、T7和T8被设置为浮动。
晶体管T9的电源电势V+此外被设置为VDD/2。
HZ1和HZ2两级都是浮动的，而对于晶体管T10而言将预充电主位线MBL到VDD/2，经控制信号Ф1应用负脉冲。
通过MSA放大器在下面执行读取“1”的操作和恢复“1”的操作。
读取单元发送“1”到局部位线LBL。纳米灵敏放大器nSA的晶体管T3将主位线MBL放电到低电势状态GND。然后晶体管T7被阻断。
晶体管T9的电源电势V+从VDD/2增加到VDD。
晶体管T8的栅极的控制信号Ф3被设置为高电势状态VDD，从而使晶体管T8导通。当晶体管T7被阻断时，切断朝向节点A的通路。
晶体管T6的栅极的控制信号Ф2被设置为低电势状态GND，从而使晶体管T6导通。节点A的电势再增加到VDD，引起晶体管T9阻断。
控制信号Ф4将使HZ1级导通。后者导通主位线MBL到低电势状态GND(通过反转节点A的高电势状态)，并发回低电势状态GND至纳米放大器nSA，这将重写“1”(和前面讨论的通过纳米放大器nSA进行的写入1的写入操作作比较)。
控制信号Ф5将使HZ2级导通。后者发送主位线MBL的信号(从HZ1级产生)到数据线DL，用于通过输入/输出外围电路处理(数据线DL浮动，从而接受从主位线MBL来的信号)。
通过放大器MSA在下面执行读取“0”的操作和恢复“0”的操作。
读取单元发送“0”到局部位线LBL。纳米灵敏放大器nSA的晶体管T3保留阻断，以及主位线MBL保留在VDD/2。然后晶体管T7导通。
晶体管T9的电势V+从VDD/2增加到VDD。
晶体管T8的栅极的控制信号Ф3被设置为高电势状态VDD，从而使晶体管T8导通。
晶体管T6的栅极的控制信号Ф2被设置为低电势状态GND，从而使晶体管T6导通。
晶体管T6相对于晶体管T7和T8的串联而言是弱晶体管，节点A的电势下降到“0”。这使晶体管T9到导通(也是弱的)状态，这就使局部位线(从V+)到VDD。接下来，晶体管T7使节点A接近低电势状态GND。
控制信号Ф4将使HZ1级导通。后者使主位线MBL到高电势状态VDD(通过反转节点A的低电势状态)，并发回高电势状态至纳米放大器nSA，这将重写“0”(和前面讨论的通过纳米放大器nSA进行的写入0的写入操作作比较)。
控制信号Ф5将使HZ2级导通。后者将主位线MBL的信号(从HZ1级产生)发送到数据线DL，用于通过输入/输出外围电路处理(数据线DL浮动，从而接受从主位线MBL来的信号)。
下面是通过MSA放大器执行写入操作。从MSA放大器的角度而言，该操作和读取操作相似。仅有的区别产生于主位线MBL的初始导通，因为其电源经HZ2级来自于数据线。
下列步骤是相同的，除了考虑到最后一点(传送到数据线)，其不在写入操作的上下文中。
需要注意在图5中，以背控制栅极说明不同的晶体管T6-T10，每个都分别连接到相关的前控制栅极。该描述仅仅为了清楚起见，需要理解的是，实际上背控制栅极以最适合于增加MSA放大器性能的方式被偏置。
例如，晶体管T7和T9的背控制栅极可以被偏置，从而这些晶体管具有相对高的阈值电压，并弱于其它晶体管。
在上述内容中，在DRAM存储器的应用的范围中披露了MSA放大器的实施例。需要记住的是，由于噪音的问题和SRAM存储器遇到的可变性的问题，前面描述的MSA放大器有利的可以使用于强化信号的质量，以及增强电路的安全性。
相同类型的MSA放大器可以用于RAM存储器(PCRAM，CBRAM，FBC-DRAM等等)。其还可以用于闪存，同时注意需要支持存储器单元所需要的相对高的电压。
图6中显示了根据本发明第二实施例的纳米灵敏放大器μSA。
该第二实施例的优点在于，除了写入和读取操作外，纳米灵敏放大器nSA还可以保证刷新/恢复操作。从而不需要诉诸于主灵敏放大器MSA，所述主灵敏放大器MSA主要由表面区域的增益表示。
此外，在第一实施例的范围内用于主位线MBL的金属(金属3)在特定情况下相对于存储器单元的尺寸而言被证明为太宽。第二实施例克服了该缺陷。
图6中的纳米灵敏放大器nSA包括CMOS反相器形成的写入级，P沟道晶体管T1和N沟道晶体管T2形成所述CMOS反相器，该P沟道晶体管T1的源极连接到电势V1以及N沟道晶体管T2的源极连接到电势V2。
反相器的输入端连接到节点N1，该节点N1间接连接到纳米灵敏放大器的输入端(该纳米灵敏放大器被设计为连接到主位线MBL)。
反相器的输出端连接到纳米灵敏放大器的输出端(该纳米灵敏放大器被设计为连接到局部位线LBL)。
图6中的纳米灵敏放大器nSA进一步包括读取级，所述读取级包括晶体管T3，其栅极连接到反相器的输出端(从而也连接到局部位线LBL)，以及其漏极连接到反相器的输入端(节点N1)。
读取级包括额外的晶体管T4，与灵敏晶体管互补，额外晶体管T4和灵敏晶体管T3形成CMOS反相器，其输入端连接到写入级的输出端(从而连接到局部位线LBL)以及其输出端连接到写入级的反相器的输入端(以及从而连接到节点N1)。晶体管T4和T3在电源电势V4和V3之间串联。写入T1、T2和读取T3、T4，反相器之间交叉耦合，这将使纳米灵敏放大器独立执行刷新/恢复操作。
为了完成，图6中的纳米灵敏放大器nSA包括晶体管T5(示例中以N沟道晶体管说明)形成的解码级，该晶体管T5的栅极被解码信号YDEC控制，其源极连接到主位线MBL以及其漏极连接到节点N1。
在优选实施例的范围内，图6中的纳米灵敏放大器nSA形成在绝缘体上半导体，且T1到T5的每个晶体管具有能够被偏置的背控制栅极Vbg1-Vbg5，从而修改对应晶体管的阈值电压。
这里描述了不同的写入、读取和保留操作，其可以通过图6的纳米灵敏放大器执行。
保留
寻求避免任何静电流，以及寻求准备对局部位线LBL放电到低电势状态GND之后的读取或写入操作。
电源电势V1在低电势状态，而晶体管T1的背控制栅极在高电势状态。然后晶体管T1的阈值电压增加。电源电势V1在低电势状态(典型为0V)，同时晶体管T2的背控制栅极在高电势状态。晶体管T2的阈值电压被降低。
电源电势V3在高电势状态(VDD)，而晶体管T3的背控制栅极在高电势状态。然后晶体管T3的阈值电压被降低。电源电势V4在高电势状态(VDD)，同时晶体管T4的背控制栅极在高电势状态。晶体管T4的阈值电压再被提高。
这使节点N1被引入高电势状态，以及局部位线LBL被引入低电势状态。
未解码的信号YDEC被施加到晶体管T5的栅极(解码器在保留操作中不是有源的)，以及晶体管T5被阻断。
(从保留)读取
初始条件如下。
局部位线LBL在低电势状态。
电源电势V1在低电势状态，而晶体管T1的背控制栅极在高电势状态。然后增加晶体管T1的阈值电压，而后晶体管T1被阻断。
电源电势V2在高电势状态，而晶体管T2的背控制栅极在低电势状态。然后增加晶体管T2的阈值电压，而后晶体管T2被阻断。
电源电势V3在低电势状态(0V)，而晶体管T3的背控制栅极在高电势状态。然后降低晶体管T3的阈值电压，同时晶体管T3被阻断。电源电势V4在VDD/2或者更高，而晶体管T4的背控制栅极在低电势状态。然后降低晶体管T4的阈值电压。结果是节点N1被引导为VDD/2或者更高。
对晶体管T5而言，在此范围内永远阻断，没有解码器是有源的。
在打开选择单元的字线之后接着以下面的方式读取。
当待读取的数据是“0”，局部位线LBL保留在低电势状态。在这种情况下，实际上局部位线LBL和单元都在低电势状态(GND)，从而当允许电荷从一个到另一个时，由于已经达成平衡所以什么都不发生。
电源电势V1在低电势状态，而晶体管T1的背控制栅极在高电势状态。然后增加晶体管T1的阈值电压，而后晶体管T1被阻断。电源电势V2在高电势状态，而晶体管T2的背控制栅极在低电势状态。然后增加晶体管T2的阈值电压，而后晶体管T2被阻断。
电源电势V3在低电势状态(0V)，而晶体管T3的背控制栅极在高电势状态。然后降低晶体管T3的阈值电压，同时晶体管T3被阻断，由于连接到局部位线LBL的晶体管T3栅极为0V。
电源电势V4被增加到VDD，而晶体管T4的背控制栅极在低电势状态。然后增加晶体管T4的阈值电压。结果是节点N1被引导为VDD。
接下来，V1增加，而晶体管T1的背控制栅极被引入低电势状态。然后降低晶体管T1的阈值电压；T1被阻断，在此范围内，其栅极连接到处于VDD的节点N1。晶体管T2的栅极也连接到处于VDD的节点N1，由此晶体管T2被导通。然后局部位线LBL被调为0V，从而数据被刷新。
晶体管T5被阻断，在此范围内，没有有源的解码器。当节点N1的电势稳定在VDD时，晶体管T5被导通。
在待读取的数据是“1”的情况下，局部位线LBL初始在低电势状态。在此情况下，在打开字线时，实际上没有得到平衡。电荷将从而在单元和局部位线LBL之间循环，从而平衡电压。最终电压对应于局部位线LBL和单元之间的电容的比值(局部位线LBL越长，其信号就越弱)。将通过纳米灵敏放大器nSA读取该电压。
电源电势V1在低电势状态，而晶体管T1的背控制栅极在高电势状态。然后增加晶体管T1的阈值电压，而后晶体管T1被阻断。电源电势V2在高电势状态，而晶体管T2的背控制栅极在低电势状态。然后增加晶体管T2的阈值电压，而后晶体管T2被阻断。
电源电势V3在低电势状态(0V)，而晶体管T3的背控制栅极在高电势状态。然后降低晶体管T3的阈值电压，同时晶体管T3由于其连接到局部位线LBL的栅极具有比T3的阈值电压更高的电势而被导通。
电源电势V4被增加到VDD，而晶体管T4的背控制栅极在低电势状态。然后增加晶体管T4的阈值电压。结果是节点N1被引导为0V。
接下来，V1增加，而Vbg1被引入低电势状态。然后降低晶体管T1的阈值电压；T1被导通，在此范围内，其栅极连接到处于0V的节点N1。晶体管T2，其栅极也连接到处于0V的节点N1，由此晶体管T2被阻断。然后局部位线LBL被调为VDD，从而数据可以被刷新。
晶体管T5被阻断，在此范围内，没有有源的解码器。当节点N1的电势稳定在0V时，晶体管T5被导通。而后，N1节点上的信号被传送到主位线MBL。
(从初始状态)“写0”写入
主位线MBL在高电势状态。
晶体管T5被导通，节点N1调整为高电势状态。
需要注意的是，晶体管T5也可以具有衬底的效果，不传递N1上的整个信号。但是，这并不是很重要，在此范围内4个晶体管T1到T4将放大并恢复信号至“干净”的逻辑等级。
V4从VDD/2或更高的电势调整到低电势状态。然后晶体管T4被阻断。
V1从低电势状态被调整到VDD，同时Vbg1被从高电势状态调整到低电势状态。T1的阈值电压低：T1被阻断(N1栅极在高电势状态)。晶体管T2被导通，同时晶体管T3被阻断，这允许局部位线LBL被调整到0V。
接下来，V4从低电势状态被调整到VDD。现在通过晶体管T1到T4形成放大器中的信息是稳定的。
(从初始状态)“写1”写入
主位线MBL在低电势状态。
晶体管T5被导通，节点N1调整为低电势状态。
V4从VDD/2或更高的电势调整到低电势状态。然后晶体管T4被阻断。
V1从低电势状态被调整到VDD，同时Vbg1被调整到低电势状态。T1的阈值电压低：T1被导通，这允许局部位线LBL被调整到VDD。
晶体管T2被阻断，同时晶体管T3被导通。
接下来，V4从低电势状态被调整到VDD。然后T4被阻断。
此后考虑到图6中的纳米灵敏放大器进行了不同的物理考虑。
如前文所述，局部位线LBL被预充电到GND，同时主位线MBL被预充电到VDD(或者在读取过程中与V4同一电平)。
晶体管T1和T2尽可能的小，可以通过其背控制栅极优点而增强其导通时和阻断时的性能。
晶体管T3应当驱动节点N1，以及在读取操作中保留主位线MBL；T3尽可能小，从而最小化局部位线NBL上的前栅极的电荷，以及可以通过其背控制栅极增加其性能以用于迅速导通N1和MBL。
可以用晶体管T4保证刷新操作，以及不考虑晶体管T5的体效应。选择的晶体管尽可能小。
晶体管T5应当和晶体管T3具有大致相同的尺寸，是需要考虑背控制栅极作出相同的选择。晶体管T5本质上并不是关键的，但需要大约8到128条总线，从而能够作为解码器操作。
最后，图6中的纳米灵敏放大器比图2中的宽，本质上是因为解码总线YDEC。然而该总线可以在两个相邻的矩阵之间共享，如果这些矩阵存储不同的数据位。
然而，图6中的纳米灵敏放大器不需要任何主灵敏放大器，可以用其补偿增大的尺寸，直到YDEC总线具有合理的尺寸。
以此可以进一步不考虑在第一实施例中的金属3过载的限制，在此范围内，主位线被解码。
必须注意，图2中显示的根据第一实施例的纳米灵敏放大器基于“半闭锁”结构，而图6中显示的根据本发明第二实施例的纳米灵敏放大器被构造为“全闭锁”结构。提出的示意性结构是优选的示意性结构，但是很清楚这些结构可以建立在其他的示意性结构上，如包括更多的晶体管在闭锁部分或解码器中或预充电部分。
通过使用SeOI上的后栅极，得到(两个实施例中的)纳米灵敏放大器的性能。但是，很清楚该原理也可以用于任何类型的具有两个栅极的双栅极晶体管上，例如多栅极的鳍式场效应晶体管(finFets)。
此外需要注意，通过削减器件的数量和其尺寸从而达成的示意性结构的简化，可以使根据本发明的纳米灵敏放大器的应用比起存储器相对于其它(例如矩阵阵列)电路更具有吸引力，所述存储器例如成像器或模拟转换器。在另一个应用中，纳米灵敏放大器可以用于总线再生器。
如前面所指出，纳米灵敏放大器提供其自己的参考(晶体管T3的阈值电压)以及由此其不需要像图7中提供的传统结构那样提供第二矩阵作为参考(实际上，传统系统需要参考矩阵用于补偿未知偏移值，是因为制造工艺的不规则)。
另外，如下面将进一步详细讨论的，由于纳米灵敏放大器非常紧凑，其可以设计为周期性满足存储器阵列的最小步长，根据现有的光刻技术的状态可以得到该存储器阵列的最小步长。相邻的存储器阵列之间的额外的面积可以进一步用于其它电路，步长上(on-pitch)或者非步长(non-pitch)的电路。
纳米灵敏放大器具有降低的宽度，不需要凭借堆叠技术，所谓的“交错(staggering)”技术，为了寻址几个相邻的存储器单元的列，同时考虑灵敏放大器和单元之间的步长差，几个传统的灵敏放大器电路互相重叠。
如图8a中的示例所示，可以使用两个64个纳米灵敏放大器的库(这里纳米灵敏放大器有效的在“步长上”，其中它们可以是单元步长的两倍大，也可以提供优选在“步长上”的和单元一样大的纳米灵敏放大器)，而不用使用128个交错的传统灵敏放大器的单一的库(如图7)。
此外，通过将列解码器的逻辑放置在纳米灵敏放大器库的库的自由边，如图8a和图8b所示，还可以局部地解码这些纳米灵敏放大器。例如，如果传统电路的结构初始的需要128条总线，从而在图7所示的库中解码每个灵敏放大器，然后，纳米灵敏放大器和其解码器的新的构成仅需要16条总线(8条最重要位MSB和8条次重要位LSB)以满足相同的功能。
特别的优点是纳米灵敏放大器相对于传统的灵敏放大器占用非常小的面积，以及从而在其面积仅需要更少的金属总线以对库解码。大多数列解码器电路可以集成在步长上的区域，以及不再需要位于存储器的外围，即变成步长上的电路并从而其本身变成在面积上很小，且具有更小的功耗和更高的速度。
其他电路的集成被集合进入邻近于纳米灵敏放大器库的步长上区域，所述库可以延伸到例如地址缓冲器本身，如图9a和9b所示。地址缓冲器可以分布于列解码器以下，且对于总线的需要降低到给出示例中的三个地址的两组。第二行的功能可以不“在步长”上，而电路的数量不对应于阵列步长。
其它的功能性也可以用相似的方式置于邻近纳米灵敏放大器库的位置，例如电压产生器(voltage generator)、泵(pumps)、模拟功能，或者冗余控制。事实上没有限制，以及在纳米灵敏放大器中缺少位线参考对于优化电路所有的外围功能提供了灵活性。
已经显示了将列解码器置于与纳米灵敏放大器库相邻使所需总线的数量降低了因子4(倍)。此外，当剩余的总线在步长上的区域中集成时则更短。局部解码的方法的直接后果是由于邻近性，总线驱动器(缓冲器)的数量导致的面积增益被降低，以及它们更小同时负载更低。由于相同的原因，功耗也更低。由于寄生现象更小，所以不需要额外的成本就可以提高速度。
放置其它电路也可以对该电路带来好处。例如，放置不同的电压发生器邻近其负载(Vplate，VBLH等)对于这些功能能够降低或者消除大多数的干扰源(欧姆损失、电容耦合)。
很清楚图8a-8b和图9a-9b中的构成只是示例，本领域技术人员很容易想到其他模块的构成也是可能的，特别是灵敏放大器也可以构成为仅在阵列的一侧，或者两个模块可以被构成在阵列的任意一侧以分别对奇数和偶数位线寻址。

Claims (19)

1.一种串联的存储器单元(Ci，Cj)的灵敏放大器，包括：
-写入级，包括CMOS反相器(T1-T2)，其输入端直接或间接的连接到灵敏放大器的输入端，以及其输出端连接到灵敏放大器的输出端，所述灵敏放大器被设计为连接到局部位线(LBL)，对所述串联的单元寻址；
-读取级，包括灵敏晶体管(T3)，其栅极连接到反相器的输出端，以及其漏极连接到反相器的输入端。
2.根据权利要求1所述的串联的存储器单元(Ci，Cj)的灵敏放大器，其中写入级的输入端直接连接到反相器的输入端，所述输入端被设计为连接到主位线(MBL)，所述主位线将寻址多个并联的灵敏放大器。
3.根据权利要求1所述的串联的存储器单元(Ci，Cj)的灵敏放大器，其中读取级包括额外的晶体管(T4)，以补偿灵敏晶体管，额外的晶体管和灵敏晶体管形成CMOS反相器，其输入端连接到读取级的输出端，以及其输出端连接到写入级的反相器的输入端。
4.根据权利要求3所述的串联的存储器单元(Ci，Cj)的灵敏放大器，其中写入级的输入端经过解码级间接连接到反相器的输入端，所述解码级包括晶体管(T5)，其漏极连接到灵敏放大器的输入端，以及其源极连接到写入级的输入端。
5.根据前述任何一项权利要求所述的串联的存储器单元(Ci，Cj)的灵敏放大器，其中一个或多个晶体管是多栅极晶体管。
6.根据前述任何一项权利要求所述的串联的存储器单元(Ci，Cj)的灵敏放大器，其特征在于所述灵敏放大器形成于绝缘体上半导体衬底上，所述绝缘体上半导体衬底包括通过绝缘层与基极衬底分开的半导体材料的薄层，以及其中每个晶体管都具有背控制栅极，所述背控制栅极形成在沟道以下的基极衬底中，以及能够被偏置从而调整晶体管的阈值电压。
7.一种控制根据权利要求5所述的串联的存储器单元(Ci，Cj)的灵敏放大器的方法，其中在所述串联的单元中的用于写入、读取和保留数据的操作过程中，晶体管的栅极之一的偏置被调整。
8.一种控制根据权利要求6所述的串联的存储器单元(Ci，Cj)的灵敏放大器的方法，其中在所述串联的单元中在用于写入、读取和保留数据的操作过程中，调整背控制栅极的偏置。
9.根据权利要求8所述的方法，其中在读取操作中，通过控制背控制栅极的偏置，提高写入级的晶体管的阈值电压，以及降低读取级的晶体管的阈值电压。
10.根据权利要求8所述的方法，其中在写入操作中，通过控制背控制栅极的偏置，降低写入级的晶体管的阈值电压，以及提高读取级的晶体管的阈值电压。
11.根据权利要求8所述的方法，其中在保留操作中，经过写入级的晶体管的其中之一对局部位线放电，对于写入级而言，控制背控制栅极的偏置，从而降低其阈值电压。
12.一种主灵敏放大器(MSA)，所述主灵敏放大器被设计为经过主位线(MBL)连接到根据权利要求1到6中任意一项所述的多个灵敏放大器，其特征在于该主灵敏放大器包括在读取操作中放大通过单元发出的信号(T6-T10)的步骤，以及在读取操作之后用于向主位线上发回放大信号的可切换高阻抗反相器级(HZ1)。
13.一种灵敏放大器(nSA)包括：
-写入级，包括CMOS反相器(T1-T2)，其输入端直接或间接的连接到灵敏放大器的输入端，以及其输出端连接到灵敏放大器的输出端，所述灵敏放大器被设计为连接到局部线路；
-读取级，包括灵敏晶体管(T3)，其栅极连接到反相器的输出端，以及其漏极连接到反相器的输入端；
以及其中写入级和读取级的一个或多个晶体管是独立的双栅极晶体管。
14.一种连接到局部位线和字线的单元的矩阵阵列，其特征在于该矩阵阵列包括根据权利要求1到6中任意一项或权利要求13所述的灵敏放大器。
15.根据权利要求14所述的连接到局部位线和字线的单元的矩阵阵列，其中灵敏放大器形成于绝缘体上半导体衬底上。
16.根据权利要求15所述的连接到局部位线和字线的单元的矩阵阵列，其中灵敏放大器被设置在一个或者多个灵敏放大器库中，以及进一步包括置于与每一个库相邻的列解码器并被设置为直接驱动所述库。
17.根据权利要求16所述的连接到局部位线和字线的单元的矩阵阵列，进一步包括逻辑电路，其置于与灵敏放大器库或者列解码器相邻处。
18.一种存储器，包括根据权利要求14到17中任意一项所述的单元的矩阵阵列。
19.一种单元的矩阵阵列，包括灵敏放大器和列解码器，其中灵敏放大器被设置为以非交错方式在一个或多个灵敏放大器库中，以及其中列解码器置于与每个库相邻并被配置为直接驱动所述库。
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