JP2011192373A - メモリ用ナノセンス増幅器 - Google Patents

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Abstract

【課題】大容量化してもセンス増幅器数の増大を回避し、チップ面積の低減が可能なメモリ用センス増幅器を提供する。
【解決手段】メモリの一連のセル用のセンス増幅器であって、ＣＭＯＳインバータを備えており、その入力部が前記センス増幅器の入力端子へ直接または間接的に接続され、かつ、その出力部が前記一連のセルをアドレス指定する局所ビットラインへ接続されることを意図して前記センス増幅器の出力端子へ接続されている書き込みステージと、センストランジスタを備えており、そのゲートが前記インバータの出力部へ接続され、かつ、そのドレインが前記インバータの入力部へ接続されている読み取りステージとを含む。
【選択図】図２

Description

本発明は、一般にメモリに関し、より詳細には一連のメモリセルのセンス増幅器に関する。
従来のセンス増幅器では一般に、ライン、いわゆるビットラインを介して約２５６〜１０２４個のメモリセルがアドレス指定される。この従来のセンス増幅器は更に詳しくは、ビットラインと、基準線として使用される相補的ビットラインとで作動する差動増幅器である。
動的なＤＲＡＭメモリの性能を増大させるための従来技術は、センス増幅器によってアドレス指定されたセルの数の減少にある（参照がビットラインの長さの減少に対しても行われる）。しかしながら、メモリを構成するセルのすべてをアドレス指定するためには、より多くのセンス増幅器を設ける必要があり、メモリの管理のために、有効表面積を消費して実際のメモリの不利益となる限り、これにより、全体的な有効性が失われることとなる。
この効率の損失に対処するために、非特許文献１には、局所ビットラインを介して、少しのセル（典型的には３２個のセル）をアドレス指定するが、極めて少ない（典型的には３個の）トランジスタからなるセンス増幅器、いわゆるマイクロセンス増幅器に基づいたアーキテクチャ階層が示されている。
この論文は、異なるメモリセルが絶縁体上シリコン基板（ＳＯＩ）上に作られるアーキテクチャを提案している、ということに留意されたい。これらの異なるマイクロセンス増幅器は、バルク基板上またはＳＯＩ基板上のいずれか一方に形成されている。
それぞれのマイクロセンス増幅器には、２本の主ビットラインＲＢＬ（読み取りビットライン）及びＷＢＬ（書き込みビットライン）に接続された２つの入力端子がある。これらの主ビットラインは、そのマイクロセンス増幅器の出力端子へ接続された局所ビットラインＬＢＬを介して並列にアドレス指定されたセルの読み取り／書き込み操作を制御する。
２本の主ビットラインを採用することで、この論文によって提案されたアーキテクチャは、独立型メモリを製造するために置き換えられることができず、そのために、組込メモリの製造に制限されたままである、という問題が明らかになる。
更に、各マイクロセンス増幅器は、より少ないメモリセル（典型的には１６〜３２個）しかアドレス指定できないので、比較的多くのマイクロセンス増幅器（２Ｍｂｉｔメモリに対し６４ｋ〜１２８ｋ）が必要になる。したがって、マイクロセンス増幅器のサイズが比較的小さくなる（３個のトランジスタのみ）にもかかわらず、センス増幅器機能のために著しく表面を消費し、メモリ機能の不利益になるという上記の短所が部分的に残される。
Ｊ．Ｂａｒｃｈ氏ら、「Ａ ５００ ＭＨｚ Ｒａｎｄｏｍ Ｃｙｃｌｅ，１．５ ｎｓ Ｌａｔｅｎｃｙ，ＳＯＩ Ｅｍｂｅｄｄｅｄ ＤＲＡＭ Ｍａｃｒｏ Ｆｅａｔｕｒｉｎｇ ａ Ｔｈｒｅｅ−Ｔｒａｎｓｉｓｔｏｒ Ｍｉｃｒｏ Ｓｅｎｓｅ Ａｍｐｌｉｆｉｅｒ」、ＩＳＳＣＣ（２００７）（４８６〜４８７ページ）
本発明の目的は、上記論文において提案されたアーキテクチャ階層の短所を乗り越えることができる技術を提案することである。
課題を解決する手段
この目的のために、本発明は、第１の態様によれば、書き換え可能メモリの一連のセル用センス増幅器であって、
ＣＭＯＳインバータを備えており、その入力部がセンス増幅器の入力端子へ直接または間接的に接続され、かつ、その出力部が一連のセルをアドレス指定する局所ビットラインへ接続されることを意図してセンス増幅器の出力端子へ接続されている書き込みステージと、
センストランジスタを備えており、そのゲートがインバータの出力部へ接続され、かつ、そのドレインがインバータの入力部へ接続されている読み取りステージと
を含むセンス増幅器を提案する。
第１実施形態によれば、書き込みステージの入力部は、インバータの入力端子へ直接、接続されており、該入力端子は、並列接続された複数のセンス増幅器をアドレス指定するであろう主ビットラインへ接続されるように意図されている。
第２実施形態によれば、読み取りステージは、センストランジスタに対して相補的である付加的トランジスタを備え、該付加的トランジスタとセンストランジスタとがＣＭＯＳインバータを形成しており、その入力部が書き込みステージの出力部へ接続され、かつ、その出力部が書き込みステージのインバータの入力部へ接続されている。
この第２実施形態では、書き込みステージの入力部は、トランジスタを備えている復号化用ステージを介してインバータの入力端子へ間接的に接続されていてもよく、このトランジスタのドレインはセンス増幅器の入力端子へ接続され、かつ、そのソースは書き込みステージの入力部へ接続されている。
センス増幅器の１つ以上のトランジスタは、マルチゲート・トランジスタである。これらのマルチゲート・トランジスタのゲートの１つのバイアスかけは、一連のセル内におけるデータの書き込み、読み取りおよび保持のための操作の間に修正することができる。
本発明の第１の態様によるセンス増幅器は、絶縁層によってベース基板から隔てられた半導体材料からなる薄い層を備えている絶縁体上半導体基板の上に優先的に作られており、トランジスタの各々は、ベース基板内でチャネルの下方に形成され、トランジスタの閾値電圧を調整するためにバイアスをかけることが可能なバック・コントロール・ゲートを有している。
第２の態様によれば、本発明は、ＳｅＯＩ基板の上に作られた本発明の第１の態様によるセンス増幅器を制御するための方法であって、バック・コントロール・ゲートのバイアスが、一連のセル内におけるデータの書き込み、読み取りおよび保持のための操作の間に修正される方法に関する。
読み取り操作の間に、バック・コントロール・ゲートのバイアスを制御することによって、書き込みステージのトランジスタの閾値電圧は上げることができ、また、読み取りステージのトランジスタの閾値電圧は下げることができる。
書き込み操作の間に、バック・コントロール・ゲートのバイアスを制御することによって、書き込みステージのトランジスタの閾値電圧は下げることができ、また、読み取りステージの１つの（または複数の）トランジスタの閾値電圧は上げることができる。
保持操作の間に、局所ビットラインは、書き込みステージのトランジスタの１つを介して放電することができ、そのために、バック・コントロール・ゲートのバイアスは、その閾値電圧を低下させるように制御される。
更に別の態様によれば、本発明は、局所ビットラインおよびワードラインへ接続されたセルのマトリックスアレイであって、本発明の第１の態様によるセンス増幅器を含むことを特徴とするセルのマトリックスアレイに関する。
これらのセルのマトリックスアレイでは、センス増幅器は、１つ以上のセンス増幅器バンクに配置されてもよく、また、このマトリックスアレイは、それぞれのバンクに隣接して配置され、かつ、該バンクを直接駆動するように構成されたカラム復号器を更に備えていてもよい。更に、論理回路をセンス増幅器バンクまたはカラム復号器に隣接して配置することができる。
別の態様によれば、本発明はセルのマトリックスアレイを含むメモリに関する。
メモリセルおよびメモリのセンス増幅器は、絶縁体上半導体基板の上に優先的に作られている。
さらに別の態様によれば、本発明は、主ビットラインを介して、本発明の上記第１の態様における第１実施形態による複数のセンス増幅器へ接続されるように意図された主センス増幅器であって、読み取り操作の間にセルによって送信された信号を増幅するステージと、上記読み取り操作に続いて、増幅された上記信号を上記主ビットラインの上に返送する切換可能な高インピーダンス・インバータステージとを備えていることを特徴とする主センス増幅器に関する。
更に別の態様によれば、本発明は、センス増幅器であって、
ＣＭＯＳインバータを備えており、その入力部がセンス増幅器の入力端子へ直接あるいは間接的に接続され、かつ、その出力部が局所ラインへ接続されるように意図されたセンス増幅器の出力端子へ接続されている書き込みステージと、
センストランジスタを備えており、そのゲートが上記インバータの出力部へ接続され、かつ、そのドレインが上記インバータの入力部へ接続されている読み取りステージと
を含んでおり、
上記書き込みステージおよび上記読み取りステージの１つ以上のトランジスタが独立型ダブルゲート・トランジスタである、センス増幅器に関する。
さらに別の態様によれば、本発明は、センス増幅器およびカラム復号器を備えているセルのマトリックスアレイであって、上記センス増幅器が１つ以上のセンス増幅器バンク内に交互配置のない（ｎｏｎ−ｓｔａｇｇｅｒｅｄ）方式で配置されていると共に、カラム復号器がそれぞれのバンクに隣接して配置され、かつ、前記バンクを直接駆動するように構成されている、セルのマトリックスアレイに関する。
本発明の他の態様、目的および利点は、非限定的な例として付与されたその好ましい実施形態の以下の詳細な説明を読み、添付された図面を参照することで、いっそう明らかになるであろう。
本発明の第１実施形態に適用されたアーキテクチャ階層を示す図である。 本発明の第１実施形態によるナノセンス増幅器を示す図である。 バック・コントロール・ゲートを有する典型的なトランジスタを示す図である。 バック・コントロール・ゲートを有する典型的なトランジスタを示す図である。 図２によるナノセンス増幅器の可能なトポロジーを示す図である。 メモリマトリックスのカラムに沿った、図２によるナノセンス増幅器の可能な構成を示す図である。 図２による複数のナノセンス増幅器へ向けて／からデータを転送するように意図された主センス増幅器を示す図である。 本発明の第２実施形態によるナノセンス増幅器を示す図である。 従来技術のアレイアーキテクチャを示す図である。 本発明によるナノセンス増幅器を２バンクで使用する革新的なアレイアーキテクチャを示す図である。 図８ａのアーキテクチャにおけるバンクのナノセンス増幅器の各々を復号化するためのバスの詳しい構成を示す図である。 本発明によるナノセンス増幅器を２バンクで使用する革新的な拡張アレイアーキテクチャを示す図である。 図９ａのアーキテクチャにおけるバンクのナノセンス増幅器の各々を復号化するためのバスの詳しい構成を示す図である。
第１の態様による本発明は、メモリの一連のセルのセンス増幅器（いわゆるナノセンス増幅器）に関する。
本発明の第１実施形態に適用されたアーキテクチャ階層が図１に示されており、それによれば、ナノセンス増幅器ｎＳＡは、局所ビットラインＬＢＬを介して、一連のメモリセル、典型的には１２８〜５１２個のメモリセルをカバーしている。
このナノセンス増幅器ｎＳＡは、主ビットラインＭＢＬを介して、主センス増幅器ＭＳＡへ向けて／からデータを転送する。主ビットラインＭＢＬは、一連のナノセンス増幅器ｎＳＡ、典型的には１６〜３２個のナノセンス増幅器ｎＳＡをカバーしている。
主センス増幅器ＭＳＡは更にまた、ライン、いわゆるデータラインＤＬへ接続されており、データラインＤＬ上では、読み取り／書き込みデータがメモリセル内で循環する。
本発明の第１実施形態の記載から、ナノセンス増幅器ｎＳＡが読み取りおよび書き込みの機能をもたらし、一方で、ナノセンス増幅器ｎＳＡと周辺回路との間のインターフェイスを形成する主センス増幅器ＭＳＡによって、リフレッシュ機能が達成されるということに留意されたい。
ナノセンス増幅器ｎＳＡは主センス増幅器ＭＳＡとの間に単一の接続部（主ビットラインＭＢＬ）を有しているということ、及び、組込メモリの領域と独立型メモリの領域との双方において金属化の幅（metallization width）の点に関する制約を満たすことができるということに、今から気づくであろう。
図２に示されたように、本発明の第１実施形態によるナノセンス増幅器ｎＳＡは、３つのトランジスタＴ１、Ｔ２、Ｔ３のみを含んでいる。
このナノセンス増幅器ｎＳＡは更に詳しくは、主ビットラインＭＢＬへ接続された入力端子Ｅと、この入力端子Ｅを介して、局所ビットラインＬＢＬへ接続された出力端子Ｓとを備えている。
このナノセンス増幅器ｎＳＡは、ＣＭＯＳインバータを備える書き込みステージを備えており、その入力部が入力端子Ｅへ直接、接続され、かつ、その出力部が出力端子Ｓへ接続されている。
ＣＭＯＳインバータは、電源電位を印加するための２つの端子、即ち、それぞれＶＤＤおよびＧＮＤの間に、第１型のチャネルがあるトランジスタと、これに直列状となる第２型のチャネルがあるトランジスタとを備えている。
図示されたこの実施形態では、インバータは、そのソースが電位ＶＤＤ（高い電圧状態）へ接続されたＰ型トランジスタＴ１と、そのソースが電位ＧＮＤ（低い電圧状態）へ接続されたＮ型トランジスタＴ２とを備えている。
インバータのトランジスタのゲートは、結合され、かつ、主ビットラインＭＢＬへ接続されている。トランジスタＴ１およびＴ２の直列状連結の中間点（インバータの出力部）は、局所ビットラインＬＢＬへ接続されている。
このナノセンス増幅器ｎＳＡは、トランジスタＴ３、ここではＮ型チャネルトランジスタによって形成された読み取りステージを更に備えており、そのトランジスタのゲートは、インバータの出力部および局所ビットラインＬＢＬに接続され、そのトランジスタのドレインは、インバータの入力部および主ビットラインＭＢＬに接続され、更に、そのトランジスタのソースは、電源電位ＰＧＮＤを印加するための端子に接続されている。
本発明の好ましい実施形態の範囲内で、ナノセンス増幅器ｎＳＡは、絶縁層によってベース基板から隔てられた半導体材料からなる薄い層を備える絶縁体上半導体基板（semiconductor-on-insulator substrate）の上に作られている。これらのトランジスタの各々は、ベース基板内でチャネルの下方に形成されていると共に、そのトランジスタの閾値電圧を調整するためにバイアスをかけることのできるバック・コントロール・ゲートを有している。トランジスタＴ１、Ｔ２およびＴ３のバック・コントロール・ゲートにそれぞれ印加されたバイアスは、参照符号Ｖｂｇ１、Ｖｂｇ２およびＶｂｇ３によって図に示されている。
閾値電圧の調整は、状況に左右されるものの、それによって、実際に阻止されるかまたは導通するかということを保証するように、トランジスタの動作を強制することができる点で特に有利である、ということに気づくであろう。これと共に、ナノセンス増幅器ｎＳＡの動作をいっそう確実に行うことができ、従って、その動作マージンは増大するであろう（これにより、より多数のメモリセルの、ナノセンス増幅器ｎＳＡとの関連が可能になる）。
図３ａには、フロント・コントロール・ゲートＧに対向して置かれるように、ＢＯＸ絶縁層の下のベース基板内に配置されたバック・コントロール・ゲートＢＧＰを有するＰ型トランジスタが示されている。バック・コントロール・ゲートＢＧＰはここでは、ベース基板からＮ型伝導性ウェルＣＮによって隔てられたＰ型ドープ領域により形成されている。
図３ｂには、フロント・コントロール・ゲートＧに対向して置かれるように、絶縁層の下のベース基板内に配置されたバック・コントロール・ゲートＢＧＮを有するＮ型トランジスタが示されている。バック・コントロール・ゲートＢＧＮはここでは、ベース基板からＰ型伝導性ウェルＣＰによって隔てられたＮ型ドープ領域により形成されている。
図３ａおよび図３ｂにおいて、これらのトランジスタは、（通常の電圧条件下の）トップコントロールゲートによって誘導された電界が埋め込み酸化層ＢＯＸに達することができる程度に十分薄いチャネル／ボディ領域によって定義された完全空乏型のＳｅＯＩトランジスタである。
チャネルがＮ型の伝導性とＰ型伝導性のバック・コントロール・ゲートとを有するトランジスタは、きわめて高い閾値電圧を持っている。この閾値電圧はその後、バック・コントロール・ゲートに正の電圧を印加することによって、減少するであろう。チャネルがＮ型の伝導性とＮ型伝導性のバック・コントロール・ゲートとを有するトランジスタは、それがバック・コントロール・ゲートに正の電圧を印加することによって減少するであろう名目上の（nominal）閾値電圧を有する。
バック・コントロール・ゲートを介するトランジスタの閾値電圧の変化は、Ｖｔｈ＝Ｖｔ０−α．ＶＢＧと定式化することができる。ここで、Ｖｔｈはトランジスタの閾値電圧を表し、ＶＢＧはバック・コントロール・ゲートに印加された電圧を表し、Ｖｔ０は（Ｎ型またはＰ型のいずれのバック・コントロール・ゲートが使用されるかに応じて仕事関数によってシフト可能な）名目上の閾値電圧を表し、αはトランジスタの形状に関する係数を表している。
図２のナノセンス増幅器によって適用することのできる異なった書き込み、読み取りおよび保持のための操作は、以下に説明される。
読み取り
局所ビットラインＬＢＬへ接続されたメモリセルＣｉ、Ｃｊ内に記憶され、かつ、ライン、いわゆるワードライン（図示せず）によって選択された、データの読み取り操作の間において、読み取りステージのトランジスタＴ３はセンサであり、一方、読み取りステージのトランジスタＴ１およびＴ２は、選択されたセルからの信号の毀損を回避するためにブロックされる。
インバータは、その入力部ＥにＶＤＤ／２の電圧（潜在的に浮動する電圧）を有する。
高い電圧が、Ｐ型トランジスタＴ１のバック・コントロール・ゲートへ印加されるが（Ｖｂｇ１は例えば、高い電圧状態ＶＤＤにある）、その理由は、その閾値電圧をＶＤＤ／２より高く設定し、それによって、トランジスタＴ１をブロックするためである。もし、これが充分であると分からないときには、この読み取り操作の間にトランジスタＴ２の電源電位ＶＤＤを、ＶＤＤ／２のような回路にすでに存在している電圧を典型的には用いて、減少させることも可能である。
更に、低い電圧が、Ｎ型トランジスタＴ２のバック・コントロール・ゲートへ印加されるが（Ｖｂｇ２は例えば、低い電圧状態ＧＮＤにある）、その理由は、その閾値電圧をＶＤＤ／２より高く設定し、それによって、トランジスタＴ１をブロックするためである。もし、これが充分であると分からないときには、この操作の間にトランジスタＴ１の電源電位ＧＮＤを、ＶＤＤ／２のような回路にすでに存在している電圧を典型的には用いて、例えば数百ミリボルトだけ増大させることも可能である。
読み取られるように選択されたセルは、典型的には、それが「１」を含んでいるときには２００〜３００ｍＶをもたらし、「０」を含んでいるときには０ｍＶをもたらす。
高い電圧が、Ｎ型センストランジスタＴ３のバック・コントロール・ゲートへ印加されるが（Ｖｂｇ３は例えば、高い電圧状態ＶＤＤにある）、その理由は、その閾値電圧を局所ビットラインＬＢＬによってゲートにもたらされた水準より低くするためである。トランジスタＴ３の電源電位ＰＧＮＤはここでは、低い電圧状態、例えばＧＮＤにある。
局所ビットラインＬＢＬに「１」が存在している場合、センストランジスタＴ３は導通状態にされ、主センス増幅器ＭＳＡはその後、トランジスタＴ３を通って主ビットラインＭＢＬ内に流れている電流を検出するか、または、そのノードが初めに浮動していた場合には、主ビットラインＭＢＬにおける電圧レベルの変動（Ｔ３が導通状態にあるため低下する）を感知する。
局所ビットラインＬＢＬに「０」が存在している場合、センストランジスタＴ３はブロックされ、主センス増幅器ＭＳＡはその後、主ビットラインＭＢＬにゼロ電流を検出するか、または、主ビットラインＭＢＬに変更されなかった電圧レベルを感知する。
書き込み
局所ビットラインＬＢＬへ接続されたメモリセルＣｉ、Ｃｊ内に記憶され、かつ、ワードラインによって選択されたデータの書き込み操作の間において、読み取りステージのトランジスタＴ３は、主ビットラインＭＢＬを介した主センス増幅器ＭＳＡからの信号の毀損を回避するためにブロックされ、一方、読み取りステージのトランジスタＴ１およびＴ２は、この主ビットラインＭＢＬからの信号を局所ビットラインＬＢＬに向けてできるだけ効率的に導く。
以下において、「０」の書き込み（０の書き込み操作）と「１」の書き込み（１の書き込み操作）との間で、区別が行われる。
０の書き込み
インバータステージは、その入力部において、主ビットラインＭＢＬを介して、「１」を有している。
低い状態の電圧が、Ｐ型トランジスタＴ１のバック・コントロール・ゲート１へ印加されるが（Ｖｂｇ１は例えば、ＧＮＤにある）、その理由は、その閾値電圧をできるだけ低くするためである（好ましくは、ＶＤＤ／２よりも低く、例えば、絶対値で約１００〜２００ｍＶ）。トランジスタＴ１は、そのフロント・コントロール・ゲートに高い状態の電圧を受ける限り、ブロックされる。トランジスタＴ１の電源電位はＶＤＤに維持されるので、並列接続された（すなわち、同一の電源電位を共有している）他のナノセンス増幅器は、同時に「１」の書き込みを実行することができる。
高い状態の電圧が、Ｎ型トランジスタＴ２のバック・コントロール・ゲートへ印加されるが（Ｖｂｇ２は例えば、ＶＤＤにある）、その理由は、その閾値電圧を低くするためである（好ましくは、ＶＤＤ／２よりも低く、例えば、絶対値で約１００〜２００ｍＶ）。トランジスタＴ２は、そのフロント・コントロール・ゲートに高い状態の電圧を受け、それゆえ導通している。その閾値電圧が低くされたものである限り、トランジスタＴ２の伝導レベルは増大される（または、更に、同一の伝導レベルが維持される場合には、トランジスタＴ２のサイズを減少させることができる）。
低い状態の電圧が、読み取りステージのＮ型トランジスタＴ３のバック・コントロール・ゲートへ印加されるので（Ｖｂｇ３は例えば、低い電圧状態ＧＮＤにある）、それは、高い閾値電圧、好ましくはＶＤＤ／２よりも高い閾値電圧を有している。書き込みインバータのトランジスタＴ２の作用のために局所ビットラインＬＢＬが低い電圧状態にあるので、トランジスタＴ３は、ブロックされ、従って、主ビットラインＭＢＬに送信された「１」に悪い影響を及ぼすことがない。
トランジスタＴ３の電源電位ＰＧＮＤはここでは、低い電圧状態、例えばＧＮＤにある。しかしながら、この電源電位ＰＧＮＤは、（Ｔ３の閾値電圧よりも低い）ＶＤＤ／２に近い値を獲得するために増大させることができるが、その理由は、トランジスタＴ３が、主ビットラインＭＢＬについて実際にトランスペアレントであり、特に異なる操作同士の間の移行の際に、その中にコンフリクトを発生させることがない、ということを保証するからである。
１の書き込み
インバータステージは、その入力部において、主ビットラインＭＢＬを介して、「０」を有しており、また、トランジスタＴ１およびＴ２の操作の順序は、０の書き込み操作に対して逆である。
このようにして、高い状態の電圧が、Ｎ型トランジスタＴ２のバック・コントロール・ゲートへ印加されるが（Ｖｂｇ２は例えば、ＶＤＤにある）、その理由は、その閾値電圧をできるだけ低くするためである（好ましくは、ＶＤＤ／２よりも低く、例えば、絶対値で約１００〜２００ｍＶ）。トランジスタＴ２は、そのフロント・コントロール・ゲートに高い状態の電圧を受ける限り、ブロックされ、また、トランジスタＴ２の電源電位はＧＮＤに維持されるので、並列接続された（すなわち、同一の電源電位を共有している）他のナノセンス増幅器は、同時に「０」の書き込みを実行することができる。
低い状態の電圧が、Ｐ型トランジスタＴ１のバック・コントロール・ゲートへ印加されるので（Ｖｂｇ１は例えば、ＧＮＤにある）、それは、低い閾値電圧（好ましくは、ＶＤＤ／２よりも低く、例えば、絶対値で約１００〜２００ｍＶ）を有している。トランジスタＴ１は、そのフロント・コントロール・ゲートに高い状態の電圧を受け、それゆえ、導通している。その閾値電圧が低くされたものである限り、トランジスタＴ１の伝導レベルは増大される（または、更に、同一の伝導レベルが維持される場合には、トランジスタＴ１のサイズを減少させることができる）。
低い状態の電圧が、読み取りステージのＮ型トランジスタＴ３のバック・コントロール・ゲートへ印加されるが（Ｖｂｇ３は例えば、低い電圧状態ＶＤＤにある）、その理由は、その閾値電圧を好ましくはＶＤＤ／２よりも高く、増大させるためである。トランジスタＴ３の電源電位ＰＧＮＤはここでは、低い電圧状態、例えばＧＮＤにある。
書き込みインバータのトランジスタＴ１の作用のために局所ビットラインＬＢＬが高い電圧状態にあるので、トランジスタＴ３は、導通しているが、そのソースおよびそのドレインが共に同一の値（低い電圧状態ＧＮＤ）にあるので、主ビットラインＭＢＬに送信された「０」に悪い影響を及ぼすことがない。しかしながら、この電源電位ＰＧＮＤは、（Ｔ３の閾値電圧よりも低い）ＶＤＤ／２に近い値を獲得するために増大させることができるが、その理由は、トランジスタＴ３が、主ビットラインＭＢＬについて実際にトランスペアレントであり、特に異なる操作同士の間の移行の際に、その中にコンフリクトを発生させることがない、ということを保証するからである。
保持
静電流を回避し、それによって、漏洩を理想的に最小限にすることで３個のトランジスタをブロックすることが必要である。
優先的な実施形態では、保持操作は、次に行われる読み取りまたは書き込みの操作を準備し、かつ、局所ビットラインを書き込みのための前状態である低い電圧状態ＧＮＤへ放電することで、適用される。
インバータは、その入力部にＶＤＤ／２の電圧（潜在的に浮動する電圧）を有する。
高い電圧が、Ｐ型トランジスタＴ１のバック・コントロール・ゲートへ印加されるが（Ｖｂｇ１は例えば、高い電圧状態ＶＤＤにある）、その理由は、その閾値電圧をＶＤＤ／２より高く設定し、また、それによって、トランジスタＴ１をブロックするためである。もし、これが充分であると分からないときには、この保持操作の間にトランジスタＴ２の電源電位ＶＤＤを減少させることも可能である。
更に、高い電圧が、Ｎ型トランジスタＴ２のバック・コントロール・ゲートへ印加されるが（Ｖｂｇ２は例えば、高い電圧状態ＶＤＤにある）、その理由は、その閾値電圧を低くする（約１００〜１５０ｍＶまで）ためである。トランジスタＴ２は導通しており、そのことは、局所ビットラインＬＢＬが放電されて、低い電圧状態ＧＮＤに強制されることを可能にし、それによって、それを次のアクセスのために準備することができる。回路が保持状態にあるので、セルはまったく選択されず、従って、電流は存在しない。
局所ビットラインＬＢＬが低い電圧状態ＧＮＤにある限り、トランジスタＴ３はブロックされ、従って、それを通って電流が流れることはない。低い電圧をトランジスタＴ３のバック・コントロール・ゲートへ印加することができ（Ｖｂｇ３は例えば、低い電圧状態ＧＮＤにある）、これによって、その閾値電圧が増大すると共に、漏洩を最小限にすることができる。
図４ａには、２つのカラム上に作られた図２のナノセンス増幅器の可能なトポロジーが示されている。３つの金属のみが必要である。すなわち、トランジスタの相互接続用の金属１、電源電位ＰＧＮＤ、ＧＮＤおよびＶＤＤの分配用の金属２、主ビットラインＭＢＬ用の金属３である。
ナノセンス増幅器の幅は、ＤＲＡＭの場合には、セルの２つの金属ラインまたは２つのカラムに対応している。
３つのバック・コントロール・ゲートは、アクティブなものであり、従って、ＲＣ遅延を受けることがあるということに留意されたい。従って、理想的にはワードラインドライバと同一の反復周波数で、それらを周期的に再生（regenerate）させるために選択することは可能である。
メモリセルには、それを局所ビットラインへ取り付けるための金属１のラインと、それをワードラインへ取り付けるための金属２のラインとが必要である。このことによって、主ビットラインＭＢＬを通すために、金属３のラインはフリー状態にされる。
メモリマトリックスの各々のカラムがナノセンス増幅器を必要とする限り、可能な構成は、図４ｂに示されるように、頭尾（head-to-tail）にナノセンス増幅器、即ち、その入力端子に信号ＭＢＬＥを有していると共に、その局所ビットラインを介して、第１（偶数の）カラムに沿った一連のセルをアドレス指定する第１のナノセンス増幅器と、その入力端子に信号ＭＢＬＯを有していると共に、その局所ビットラインを介して、メモリマトリックスにおける第１カラムに直接隣接する第２（奇数の）カラムに沿った一連のセルをアドレス指定する他のナノセンス増幅器と、を配置することからなっている。
図２のナノセンス増幅器の操作のための優先条件は、ＶＤＤ／２に近い、トランジスタの閾値電圧であり、そして、１００ｍＶとＶＤＤ／２＋１５０ｍＶとの間におよそ含まれる範囲においてバック・コントロール・ゲートにバイアスをかけることによる、これらの閾値電圧の変動である。
これらの条件には、５５〜４５ｎｍで始まるリソグラフィーレベル（１ＶのオーダーのＶＤＤ、３５０ｍＶのオーダーであって、寸法効果と共に減少する閾値電圧。ノード４５ｎｍは２００７年〜２００８年に達成された。）と、ＳｅＯＩ基板の薄い層については２〜２０ｎｍのオーダーの厚さ、ＳｅＯＩ基板の埋め込み絶縁層については５〜５０ｎｍのオーダーの厚さとが含まれる。
このナノセンス増幅器は主としてＤＲＡＭメモリのために開発されているということに気づくであろう。しかしながら、それは、フラッシュメモリと同様に（この場合には、書き込み操作および削除（消去）操作の間における比較的高い電圧の維持という要件で。このことは例えば、トランジスタＴ１〜Ｔ３について単一のトランジスタではなく、２個のトランジスタを直列に使用することによって達成することができる）、任意の型のＲＡＭメモリ（ＳＲＡＭ、ＰＣＲＡＭ、ＣＢＲＡＭ、ＺＲＡＭ）で作動する。
ＤＲＡＭの場合に関して先に見られたように、ナノセンス増幅器は、読み取り操作および書き込み操作を実行するが、リフレッシュ／リストア操作は実行することがなく、後者は、主センス増幅器ＭＳＡによって実行される。主センス増幅器ＭＳＡの可能な実施形態は、図５に関連して以下に説明される。ＤＲＡＭセルは、電荷の損失を補償するために周期的にリフレッシュされると共に、各読み取りアクセスの後にリストアされることが実際に必要である。
主センス増幅器ＭＳＡは、一方では主ビットラインＭＢＬを介してナノセンス増幅器へ接続され、他方ではデータラインＤＬを介して周辺回路へ接続されている。
増幅器ＭＳＡは、電位ＶＤＤと電位ＧＮＤとの間に、３個のトランジスタＴ６〜Ｔ８を直列状に備えている。トランジスタＴ６はＰ型トランジスタであり、そのフロント・コントロール・ゲートは信号Φ２によって制御される。トランジスタＴ７はＮ型トランジスタであり、そのフロント・コントロール・ゲートは主ビットラインＭＢＬへ接続されている。トランジスタＴ８はＰ型トランジスタであり、そのフロント・コントロール・ゲートは信号Φ３によって制御される。
増幅器ＭＳＡは、主ビットラインＭＢＬとＶＤＤ／２での電源電位との間にＮ型トランジスタＴ１０を更に備えており、そのフロント・コントロール・ゲートは信号Φ１によって制御される。
増幅器ＭＳＡは、主ビットラインＭＢＬと電源電位Ｖ＋との間にＰ型トランジスタＴ９も備えており、そのフロント・コントロール・ゲートは、トランジスタＴ６とトランジスタＴ７との中間点に対応するノードＡへ接続されている。
以下でさらに詳しく説明されるように、トランジスタＴ６〜Ｔ１０の全体によって、読み取り操作の間に（ナノセンス増幅器へ向かう局所ビットラインＬＢＬにおける）セルによって送信された信号を増幅するためのステージが形成されている。
ノードＡは高インピーダンス・インバータＨＺ１へ接続されており、その逆関数の適用は、制御信号Φ４によって制御される（図５において、Φ４ＢはΦ４の相補を表している）。
高インピーダンス・インバータＨＺ１の出力部は、主ビットラインＭＢＬ上にループバックされている。
以下でいっそう詳しく説明されるように、インバータＨＺ１は、従って、読み取り操作に続いて主ビットラインにおける増幅信号を返送するための、切り換え可能な高インピーダンスのインバータステージを形成している。
信号Φ５（Φ５ＢはΦ５の相補を表している）によって制御される高インピーダンス・ステージＨＺ２により、データラインＤＬを主ビットラインＭＢＬへ接続することができる。
ＭＳＡ増幅器の初期化は、次のとおりである。
Φ２が「１」に設定され、Φ３が「０」に設定される。トランジスタＴ６およびＴ８がブロックされているので、Ｔ６、Ｔ７およびＴ８の設定は浮動的（floating）である。
更に、トランジスタＴ９の電源電位Ｖ＋がＶＤＤ／２に設定される。
両方のステージＨＺ１およびＨＺ２は浮動的であり、トランジスタＴ１０は、それに関し、制御信号Φ１による負のパルス適用によって、主ビットラインＭＢＬをＶＤＤ／２まで予備充電（pre-charge）する。
ＭＳＡによって実施された、「１」を読み取ってこの「１」をリストアするための操作は、次のとおりである。
読み取られたセルが局所ビットラインＬＢＬ上に「１」を送信する。ナノセンス増幅器ｎＳＡのトランジスタＴ３が主ビットラインＭＢＬを低い電圧状態ＧＮＤまで放電する。その後、トランジスタＴ７がブロックされる。
トランジスタＴ９の電源電位Ｖ＋が、ＶＤＤ／２からＶＤＤまで増大される。
トランジスタＴ８のゲートの制御信号Φ３が、トランジスタＴ８を導通状態にするために、高い電圧状態ＶＤＤに設定される。トランジスタＴ７がブロックされているので、それはノードＡへ向かうパスを切断するであろう。
トランジスタＴ６のゲートの制御信号Φ２が、トランジスタＴ６を導通状態にするために、低い電圧状態ＧＮＤに設定される。その後、ノードＡの電位が、トランジスタＴ９のブロックを引き起こすＶＤＤまで増大される。
制御信号Φ４によって、ＨＺ１ステージが導通状態にされるであろう。ＨＺ１ステージは、主ビットラインＭＢＬを（ノードＡの高い電圧状態の反転によって）低い電圧状態ＧＮＤへ導き、次いで、この低い電圧状態を、その後に「１」を書き換えるであろうナノセンス増幅器ｎＳＡに返送する（ナノセンス増幅器ｎＳＡによる１の書き込みについての先の考察を参照のこと）。
制御信号Φ５によって、ＨＺ２ステージが導通状態にされるであろう。ＨＺ２ステージはその後、（ＨＺ１ステージに端を発する）主ビットラインの信号を、入力／出力用周辺回路による処理のためにデータラインＤＬまで送信するであろう（データラインＤＬは、主ビットラインＭＢＬからの信号を受け入れるために浮動状態にある）。
増幅器ＭＳＡによって実行された、「０」を読み取ってこの「０」をリストアするための操作は、次のとおりである。
読み取られたセルが、「０」を局所ビットラインＬＢＬ上に送信する。ナノセンス増幅器ｎＳＡのトランジスタＴ３はブロックされたままであり、また、主ビットラインＭＢＬはＶＤＤ／２に維持される。よって、トランジスタＴ７は導通している。
トランジスタＴ９の電位Ｖ＋が、ＶＤＤ／２からＶＤＤまで増大される。
トランジスタＴ８のゲートの制御信号Φ３が、トランジスタＴ８を導通状態にするために、高い電圧状態ＶＤＤに設定される。
トランジスタＴ６のゲートの制御信号Φ２が、トランジスタＴ６を導通状態にするために、低い電圧状態ＧＮＤに設定される。
トランジスタＴ６は、トランジスタＴ７およびＴ８の直列関係と比べると、弱いトランジスタであり、ノードＡの電位は「０」まで降下する。このことによって、トランジスタＴ９が導通（かつ弱い）状態になり、局所ビットラインが（Ｖ＋から）ＶＤＤになるという結果がもたらされる。次いで、トランジスタＴ７がノードＡを低い電圧状態ＧＮＤに近づけるであろう。
制御信号Φ４によって、ステージＨＺ１が導通状態にされるであろう。ＨＺ１ステージは、主ビットラインＭＢＬを（ノードＡの低い電圧状態の反転によって）高い電圧状態ＶＤＤへ導き、次いで、この高い電圧状態を、その後に「０」を書き換えるであろうナノセンス増幅器ｎＳＡに返送する（ナノセンス増幅器ｎＳＡによる０の書き込みについての先の考察を参照のこと）。
制御信号Φ５によって、ＨＺ２ステージが導通状態にされるであろう。ＨＺ２ステージはその後、（ＨＺ１ステージに端を発する）主ビットラインＭＢＬからの信号を、入力／出力用周辺回路による処理のためにデータラインＤＬまで送信するであろう（データラインＤＬは、主ビットラインＭＢＬからの信号を受け入れるために浮動状態にある）。
ＭＳＡ増幅器によって実行された書き込み操作は次のとおりである。ＭＳＡ増幅器の視点から見ると、この操作は読み取り操作に類似している。ただ１つの相違点は、ＨＺ２ステージを介したデータラインからの電力供給のために、主ビットラインＭＢＬの初期導通によって生じる。
以下の諸ステップは、書き込み操作に対し理由付けがない最後の点（データラインへの移送）に関するものを除いて、同一である。
図５において、異なるトランジスタＴ６〜Ｔ１０がバック・コントロール・ゲートと共に示されていて、それぞれのゲートは対応するフロント・コントロール・ゲートへそれぞれ接続されていることに気づくであろう。この図示は、明瞭化のためにだけなされたものであり、実際には、これらのバック・コントロール・ゲートは、ＭＳＡ増幅器の性能を増大させるために最も適した方式でバイアスがかけられている。
例として、トランジスタＴ７およびＴ９のバック・コントロール・ゲートは、これらのトランジスタが比較的高い閾値電圧を有し、それゆえ他のトランジスタよりも弱いように、バイアスをかけることができる。
上記の場合には、ＭＳＡ増幅器の１つの実施形態がＤＲＡＭメモリへの適用の範囲内で報告されている。ＳＲＡＭメモリが直面するノイズと変動性との問題のせいで、上記のＭＳＡ増幅器は、信号の質を高めるため、かつ、そのような回路の安全性を高めるためにその中で有利に使用することができる、ということが留意されるであろう。
同一種類のＭＳＡ増幅器を、ＲＡＭメモリ（ＰＣＲＡＭ、ＣＢＲＡＭ、ＦＢＣ−ＤＲＡＭなど）と共に使用することができる。また、該ＭＳＡ増幅器を、メモリセルによって必要とされる比較的高い電圧を維持するという要件に留意しながら、フラッシュメモリと共に使用することもできる。
本発明の第２実施形態によるナノセンス増幅器μＳＡが、図６に示されている。
この第２実施形態によれば、ナノセンス増幅器ｎＳＡは、書き込み操作および読み取り操作に加えて、リフレッシュ／リストア操作も保証することができる、という点で有利であることがわかる。従って、主センス増幅器ＭＳＡを用いる必要がない。このことは、表面積の利得によって顕著に表現される。
更に、第１実施形態の範囲内で主ビットラインＭＢＬとして使用される金属（金属３）は、ある状況の下では、メモリセルの寸法に対してあまりにも幅が広いことがわかるであろう。この第２実施形態によれば、この短所を乗り越えることができる。
図６のナノセンス増幅器ｎＳＡは、ソースが電位Ｖ１に接続されＰ型トランジスタＴ１と、ソースが電位Ｖ２に接続されたＮ型トランジスタＴ２とで形成されたＣＭＯＳインバータにより形成された、書き込みステージを含んでいる。
このインバータの入力部はノードＮ１へ接続され、このノードＮ１はナノセンス増幅器の入力端子（主ビットラインＭＢＬへ接続されるように意図されている）へ間接的に接続されている。
このインバータの出力部はナノセンス増幅器の出力端子（局所ビットラインＬＢＬへ接続されるように意図されている）へ接続されている。
図６のナノセンス増幅器ｎＳＡは、トランジスタＴ３を備えている読み取りステージを更に含んでおり、トランジスタＴ３のゲートは、インバータの出力部へ（従って、局所ビットラインＬＢＬへも）接続されており、トランジスタＴ３のドレインは、インバータの入力部（ノードＮ１）へ接続されている。
この読み取りステージは、センストランジスタに対して相補的なものである付加的トランジスタＴ４を備えており、この付加的トランジスタＴ４およびセンストランジスタＴ３はＣＭＯＳインバータを形成し、その入力部は書き込みステージの出力部へ（従って、局所ビットラインＬＢＬへ）接続されており、その出力部は書き込みステージのインバータの入力部へ（従って、ノードＮ１へ）接続されている。トランジスタＴ４およびＴ３は、電源電位Ｖ４およびＶ３の間で直列状態にある。書き込みインバータＴ１，Ｔ２および読み取りインバータＴ３，Ｔ４は従って、たすきがけ状に結合されており、それによって、このナノセンス増幅器は単独で、リフレッシュ／リストア操作を実行することができるであろう。
つまり、図６のナノセンス増幅器ｎＳＡは、トランジスタＴ５（図示された例ではＮ型トランジスタ）によって形成された復号化用ステージを備えており、トランジスタＴ５のゲートは復号化信号ＹＤＥＣによって制御され、そのソースは主ビットラインＭＢＬへ接続され、そのドレインはノードＮ１へ接続されている。
好ましい実施形態の範囲内で、図６のナノセンス増幅器ｎＳＡは絶縁体上半導体基板（ＳＯＩ基板）の上に作られており、また、トランジスタＴ１〜Ｔ５の各々は、対応するトランジスタの閾値電圧を調整するためにバイアスをかけることのできるバック・コントロール・ゲートＶｂｇ１〜Ｖｂｇ５を有している。
異なった書き込み操作、読み取り操作および保持操作は、図６のナノセンス増幅器によって実施することができ、これらは以下で説明される。
保持
静電流を回避することと、局所ビットラインＬＢＬを低い電圧状態ＧＮＤへ放電後、読み取り操作または書き込み操作を準備することとが要求される。
電源電位Ｖ１は低い電圧状態にあり、トランジスタＴ１のバック・コントロール・ゲートは高い電圧状態にある。それゆえ、トランジスタＴ１の閾値電圧が上げられる。電源電位Ｖ１は低い電圧状態（典型的には０Ｖ）にあり、トランジスタＴ２のバック・コントロール・ゲートは高い電圧状態にある。それゆえ、トランジスタＴ２の閾値電圧が下げられる。
電源電位Ｖ３は高い電圧状態（ＶＤＤ）にあり、トランジスタＴ３のバック・コントロール・ゲートは高い電圧状態にある。それゆえ、トランジスタＴ３の閾値電圧が下げられる。電源電位Ｖ４は高い電圧状態（ＶＤＤ）にあり、トランジスタＴ４のバック・コントロール・ゲートは高い電圧状態にある。それゆえ、トランジスタＴ４の閾値電圧が上げられる。
これによって、ノードＮ１を高い電圧状態に導き、局所ビットラインＬＢＬを低い電圧状態に導くことができる。
復号化信号ＹＤＥＣはトランジスタＴ５のゲートへ適用されず（復号器は保持操作の間に作動しない）、トランジスタＴ５はブロックされる。
（保持からの）読み取り
初期状態は次のとおりである。
局所ビットラインＬＢＬは低い電圧状態にある。
電源電位Ｖ１は低い電圧状態にあり、トランジスタＴ１のバック・コントロール・ゲートは高い電圧状態にある。それゆえ、トランジスタＴ１の閾値電圧が上げられ、従って、トランジスタＴ１はブロックされる。
電源電位Ｖ２は高い電圧状態にあり、トランジスタＴ２のバック・コントロール・ゲートは低い電圧状態にある。それゆえ、トランジスタＴ２の閾値電圧が上げられ、従って、トランジスタＴ２はブロックされる。
電源電位Ｖ３は低い電圧状態（０Ｖ）にあり、トランジスタＴ３のバック・コントロール・ゲートは高い電圧状態にある。それゆえ、トランジスタＴ３の閾値電圧が下げられ、トランジスタＴ３はブロックされる。電源電位Ｖ４はＶＤＤ／２かまたはそれより高い電圧状態にあり、トランジスタＴ４のバック・コントロール・ゲートは低い電圧状態にある。それゆえ、トランジスタＴ４の閾値電圧が下げられる。その結果、ノードＮ１はＶＤＤ／２かまたはそれより高い電圧状態になる。
トランジスタＴ５は、復号器が作動しない限り、常にブロックされている。
読み取りは、セルを選択するであろうワードラインの開放に引き続いて、次のようにして続けられる。
読み取られるデータが「０」である場合には、局所ビットラインＬＢＬは低い電圧状態のままである。この場合には実際に、局所ビットラインＬＢＬは、セルと同様に、低い電圧状態（ＧＮＤ）にあるので、一方から他方への電荷の移送が可能であるときには、すでに均衡が存在しているので、何も起こらない。
電源電位Ｖ１は低い電圧状態にあり、トランジスタＴ１のバック・コントロール・ゲートは高い電圧状態にある。それゆえ、トランジスタＴ１の閾値電圧が上げられ、従って、トランジスタＴ１はブロックされる。電源電位Ｖ２は高い電圧状態にあり、トランジスタＴ２のバック・コントロール・ゲートは低い電圧状態にある。それゆえ、トランジスタＴ２の閾値電圧が上げられ、従って、トランジスタＴ２はブロックされる。
電源電位Ｖ３は低い電圧状態（０Ｖ）にあり、トランジスタＴ３のバック・コントロール・ゲートは高い電圧状態にある。それゆえ、トランジスタＴ３の閾値電圧が下げられるが、一方、トランジスタＴ３は、局所ビットラインＬＢＬに接続されたそのゲートが０Ｖにあるので、ブロックされる。
電源電位Ｖ４はＶＤＤまで上げられ、トランジスタＴ４のバック・コントロール・ゲートは低い電圧状態にある。それゆえ、トランジスタＴ４の閾値電圧が上げられる。その結果、ノードＮ１はＶＤＤになる。
次いで、Ｖ１が上げられ、一方、トランジスタＴ１のバック・コントロール・ゲートは低い電圧状態にされる。トランジスタＴ１の閾値電圧は下げられ、Ｔ１は、そのゲートがＶＤＤにあるノードＮ１に接続されている限り、ブロックされる。トランジスタＴ２は、そのゲートもＶＤＤにあるノードＮ１に接続されているが、導通している。それゆえ、局所ビットラインＬＢＬは、データをリフレッシュすることができるように、０Ｖになる。
トランジスタＴ５は、復号器が作動しない限り、ブロックされている。トランジスタＴ５は次いで、ノードＮ１の電位がＶＤＤで安定しているときには、導通状態にされる。
読み取られるデータが「１」である場合、局所ビットラインＬＢＬは、初めは低い電圧状態にある。この場合には実際に、ワードラインが開放されると、均衡が達成されない。従って、電荷は、セルと局所ビットラインＬＢＬとの間で、電圧を等しくするために循環するであろう。最終的な電圧は、局所ビットラインＬＢＬのキャパシタンスとセルのキャパシタンスとの比に対応する（局所ビットラインＬＢＬが長ければ長いほど、その信号は弱くなるであろう）。この電圧は、ナノセンス増幅器ｎＳＡによって読み取られるであろう。
電源電位Ｖ１は低い電圧状態にあり、トランジスタＴ１のバック・コントロール・ゲートは高い電圧状態にある。それゆえ、トランジスタＴ１の閾値電圧が上げられ、従って、トランジスタＴ１はブロックされる。電源電位Ｖ２は高い電圧状態にあり、トランジスタＴ２のバック・コントロール・ゲートは低い電圧状態にある。それゆえ、トランジスタＴ２の閾値電圧が上げられ、従って、トランジスタＴ２はブロックされる。
電源電位Ｖ３は低い電圧状態（０Ｖ）にあり、トランジスタＴ３のバック・コントロール・ゲートは高い電圧状態にある。それゆえ、トランジスタＴ３の閾値電圧が下げられ、トランジスタＴ３は、局所ビットラインＬＢＬに接続されたそのゲートがＴ３の閾値電圧よりも高い電位を有しているので、導通している。
電源電位Ｖ４はＶＤＤまで上げられ、トランジスタＴ４のバック・コントロール・ゲートは低い電圧状態にある。それゆえ、トランジスタＴ４の閾値電圧が上げられる。その結果、ノードＮ１は０Ｖになる。
次に、Ｖ１が増大され、Ｖｂｇ１は低い電圧状態にされる。トランジスタＴ１の閾値電圧は下げられ、Ｔ１は、そのゲートが０ＶにあるノードＮ１に接続されている限り、導通している。トランジスタＴ２は、そのゲートも０ＶにあるノードＮ１に接続されているが、ブロックされる。それゆえ、局所ビットラインＬＢＬは、そのデータをリフレッシュすることができるように、ＶＤＤになる。
トランジスタＴ５は、復号器が作動しない限り、ブロックされている。トランジスタＴ５は次いで、ノードＮ１の電位が０Ｖで安定しているときには、導通状態にされる。その後、ノードＮ１に存在している信号が主ビットラインＭＢＬへ転送される。
（初期状態からの）「０」の書き込み
主ビットラインＭＢＬは高い電圧状態にある。
トランジスタＴ５は導通しており、ノードＮ１を高い電圧状態にする。
しかしながら、トランジスタＴ５は、基板効果（substrate effect）を有しており、Ｎ１上の信号の全体を通さないことを留意されたい。しかしながら、このことは、４個のトランジスタＴ１〜Ｔ４が、論理レベルをきれいにする（clean）ために、その信号を増幅し、リストアする限り、それほど重要ではない。
Ｖ４は、ＶＤＤ／２またはそれよりも高い電圧状態から低い電圧状態にされる。その後、トランジスタＴ４はブロックされる。
Ｖ１は低い電圧状態からＶＤＤにされ、Ｖｂｇ１は高い電圧状態から低い電圧状態にされる。Ｔ１の閾値電圧は低く、Ｔ１はブロックされる（Ｎ１ゲートは高い電圧状態にある）。トランジスタＴ２は導通しており、トランジスタＴ３はブロックされ、これにより、局所ビットラインＬＢＬを０Ｖにすることができる。
次に、Ｖ４は、低い電圧状態からＶＤＤにされる。現状では、情報は、トランジスタＴ１〜Ｔ４によって形成された増幅器内で安定している。
（初期状態からの）「１」の書き込み
主ビットラインＭＢＬは低い電圧状態にある。
トランジスタＴ５は導通しており、ノードＮ１を低い電圧状態にする。
Ｖ４は、ＶＤＤ／２またはそれよりも高い電圧状態から低い電圧状態にされる。その後、トランジスタＴ４はブロックされる。
Ｖ１は低い電圧状態からＶＤＤにされ、Ｖｂｇ１は低い電圧状態にされる。Ｔ１の閾値電圧は低く、Ｔ１は導通しており、これにより、局所ビットラインＬＢＬをＶＤＤにすることができる。
トランジスタＴ２はブロックされ、トランジスタＴ３は導通している。
次に、Ｖ４は、低い電圧状態からＶＤＤにされる。その後、Ｔ４はブロックされる。
図６のナノセンス増幅器に関して、さまざまな物理的考察が以下に提示される。
先に示されたように、局所ビットラインＬＢＬはＧＮＤへ予備充電され、主ビットラインＭＢＬはＶＤＤへ（または、読み取り操作の間にＶ４と同一のレベルへ）予備充電される。
トランジスタＴ１およびＴ２はできるだけ小さいものであり、これらの性能はバック・コントロール・ゲートにより増大しており、また、このことは、トランジスタＴ１およびＴ２が導通しているときとブロックされているときとの両方で当てはまる。
トランジスタＴ３は、読み取り操作の間に、ノードＮ１を駆動し、その後に主ビットラインＭＢＬを駆動するであろう。Ｔ３は、局所ビットラインＬＢＬにおけるそのフロントゲートの電荷を最小限にするために、できるだけ小さいものであり、また、その性能は、Ｎ１およびＭＢＬを迅速に導くためのそのバック・コントロール・ゲートによって、高められるであろう。
トランジスタＴ４を用いて、リフレッシュ操作を保証することと、トランジスタＴ５のボディ効果（body effect）を乗り越えることとが可能である。それは、できるだけ小さいものとして選択される。
トランジスタＴ５は、バック・コントロール・ゲートに関して同一の選択が必要であれば、トランジスタＴ３と同一の大きさを近似的に有しているであろう。トランジスタＴ５は、本来、重要なものではないが、復号器として作動することができるためには、約８〜１２８本のバスを必要とする。
結局、図６のナノセンス増幅器は、基本的にはその復号化バスＹＤＥＣのために、図２のそれよりも幅が広い。しかしながら、このバスは、２つのマトリックスが異なるデータビットを記憶するときには、これらのマトリックスの間で共有することができる。
しかしながら、図６のナノセンス増幅器は主センス増幅器を必要とせず、それにより、ＹＤＥＣバスが妥当な大きさを有している限り、大きさの増大を補償することができる。
それにより、主ビットラインが復号化される限り、第１実施形態の場合における金属３の起こりうる密集による制限を乗り越えることがさらに可能である。
図２に表わされた第１実施形態によるナノセンス増幅器は「ハーフラッチ」構造に基づいており、一方、図６に表わされた第２実施形態によるナノセンス増幅器は「フルラッチ」構造に基づいているということに気づくべきである。提案されたこれらの回路図は好ましいものであるが、これらの構造を、ラッチング部内、または復号器内もしくは予備充電部内のいずれかにより多くのトランジスタを備える他の回路図に組み込むことができる、ということは明らかである。
これらのナノセンス増幅器（両方の実施形態）の性能は、ＳｅＯＩにおけるバックゲートの使用により得られている。しかしながら、この原理は、例えばマルチゲート型ｆｉｎＦｅｔのような第２のゲートを有する任意の型のダブルゲート・トランジスタに適用することもできるということは明らかである。
更に、装置の数の減少とそれらの大きさの縮小による回路図の簡略化によって、本発明によるナノセンス増幅器の適用が、例えば撮像装置またはアナログ変換器のように、メモリ以外の回路（例えばマトリックスアレイなど）にとって、きわめて魅力的となるということに気づくべきである。
先に示されたように、このナノセンス増幅器によれば、それ自体の参照（トランジスタＴ３の閾値電圧）がもたらされ、従って、図７に表わされた従来のアーキテクチャにおけるような参照として機能する第２のマトリックスの存在を必要としない（実際に、従来のシステムは、製造工程における不規則性による未知のオフセット値を補償するための参照マトリックスを必要とする）。
加えて、以下で更に詳しく検討されるように、このナノセンス増幅器はきわめてコンパクトなものであるので、それは、最先端のリソグラフィー技術で達成することのできるメモリアレイの最小ピッチに合う周期性で配置することができる。更に、隣接するメモリアレイ同士の間の付加的な領域は、他の回路、オンピッチ回路、またはピッチなし回路のために利用することができる。
このナノセンス増幅器は減少した幅を有しているので、スタッキング技術、いわゆる「交互配置」（staggering）技術を採用する必要がない。この交互配置技術は、センス増幅器とセルとの間のピッチ差を考慮に入れつつ、メモリセルのいくつかの隣接するカラムをアドレス指定するために、いくつかの従来型センス増幅回路について互いの後方に配置するための技術である。
１２８個の従来の交互配置型センス増幅器（図７）からなる単一バンクを使用するのではなく、図８ａの例に示されたように、６４個のナノセンス増幅器からなる２つのバンクを使用することができる（ここで、これらのナノセンス増幅器は、これらがセルのピッチの２倍の大きさである点で、有効に「オンピッチ」であるといわれており、セルと同程度の大きさである、完全に「オンピッチ」のナノセンス増幅器を提供することもまた可能である）。
図８ａおよび図８ｂに表されたように、ナノセンス増幅器バンクの１つのバンクの「自由」端にカラム復号器の論理回路を配置することによって、これらのナノセンス増幅器を局所的に復号化することもまた可能になる。例えば、従来の回路のアーキテクチャが、図７におけるもののようなバンクの内で各センス増幅器を復号化するために、初めに１２８本のバスを必要とするときには、ナノセンス増幅器とその復号器との新しい構成は、同一の機能性を実現するために１６本のバス（８個の最上位ビットＭＳＢと、８個の最下位ビットＬＳＢ）を必要とするだけである。
この特徴は、ナノセンス増幅器が従来のセンス増幅器よりも顕著に少ない領域を占めるので特に有利であり、従って、バンクを復号化するためにその領域を覆うわずか２〜３本の金属バスだけが必要である。カラム復号器の大部分は、オンピッチ領域の中に集積化することができ、メモリの周辺にある必要はもはやなくなり、すなわち、オンピッチ回路になり、従って、それ自体、面積がきわめて小さくなり、また、ごく低い電力消費と、より高い速度とを有する。
ナノセンス増幅器バンクに隣接するオンピッチ領域の中への他の回路ブロックの集積化は、例えば、図９ａおよび９ｂに示されたように、アドレスバッファそれら自体へ拡張することができる。これらのアドレスバッファは、カラム復号器の下に配置することができ、バスについての要件は、所与の例では３アドレスからなる２つの群まで減少する。この第２行の機能は、回路の数がアレイピッチに対応していないので、「オンピッチ」でなくてもよい。
他の機能性、例えば、電圧発生器、ポンプ、アナログ機能または冗長制御のようなものも、類似した方法で、ナノセンス増幅器バンクに隣接して配置することができる。実質的には制約はまったくなく、また、ナノセンス増幅器内にビットラインの参照がないので、回路のあらゆる周辺機能を最適化するための柔軟性がもたらされる。
カラム復号器をナノセンス増幅器バンクに隣接して配置することにより、必要とされるバスの総計がファクター４で減少するということが示された。更にまた、残っているバスは、オンピッチ領域に集積化されているので、より短いものである。局所復号化手法（local decoding approach）の直接の結果は、面積の利得である。これは、近接性のおかげでバスドライバ（バッファ）の数が減少するためである。また、バスドライバは、より小さく、より少なく搭載される。電力消費も、同じ理由で減少する。寄生（parasitics）がより少ないため、余分なコストをかけずに速度を増加させることができる。
回路に対して、別の回路を配置することも有益であろう。例えば、異なる電圧発生器をそれらの負荷（Ｖｐｌａｔｅ、ＶＢＬＨなど…）に隣接して配置する機会を有することで、これらの機能に対する障害の原因（オーミック損失、容量性結合）の大部分を減少または削除することができる。
図８ａ〜８ｂおよび９ａ〜９ｂに示された構成は例であること、また、当業者は他のブロック構成が可能であることを予期するであろうということは、明らかである。具体的には、アレイの一方側だけにセンス増幅器を構成してもよく、または、奇数のビットラインおよび偶数のビットラインをそれぞれアドレス指定するために、２つのブロックをアレイの両側に配置することができる。
Ｃｉ，Ｃｊ メモリセル
ｎＳＡ ナノセンス増幅器
ＬＢＬ 局所ビットライン
ＭＢＬ 主ビットライン
ＭＳＡ 主センス増幅器
Ｔ１，Ｔ２，Ｔ３，Ｔ４，Ｔ５，Ｔ６〜Ｔ１０ トランジスタ
ＨＺ１ 高インピーダンス・インバータステージ
ＨＺ２ 高インピーダンス・ステージ

Claims (19)

  1. メモリの一連のセル（Ｃｉ、Ｃｊ）のセンス増幅器（ｎＳＡ）であって、
    ＣＭＯＳインバータ（Ｔ１〜Ｔ２）を備えており、その入力部が前記センス増幅器の入力端子へ直接または間接的に接続され、かつ、その出力部が前記一連のセルをアドレス指定する局所ビットライン（ＬＢＬ）へ接続されることを意図して前記センス増幅器の出力端子へ接続されている書き込みステージと、
    センストランジスタ（Ｔ３）を備えており、そのゲートが前記インバータの出力部へ接続され、かつ、そのドレインが前記インバータの入力部へ接続されている読み取りステージと
    を含むセンス増幅器。
  2. 前記書き込みステージの入力部は、前記インバータの入力端子へ直接、接続され、前記入力端子は、並列接続された複数のセンス増幅器をアドレス指定するであろう主ビットライン（ＭＢＬ）へ接続されるように意図されている、請求項１に記載のセンス増幅器。
  3. 前記読み取りステージは、前記センストランジスタに対して相補的である付加的トランジスタ（Ｔ４）を備えており、前記付加的トランジスタおよび前記センストランジスタがＣＭＯＳインバータを形成し、その入力部が前記読み取りステージの出力部へ接続され、かつ、その出力部が前記書き込みステージの前記インバータの入力部へ接続されている、請求項１に記載のセンス増幅器。
  4. 前記書き込みステージの入力部は、そのドレインが前記センス増幅器の入力端子へ接続され、かつ、そのソースが前記書き込みステージの入力部へ接続されているトランジスタ（Ｔ５）を備えている復号化用ステージを介して、前記インバータの入力端子へ間接的に接続されている、請求項３に記載のセンス増幅器。
  5. 前記トランジスタの１つ以上は、マルチゲート・トランジスタである、請求項１乃至４のいずれかに記載のセンス増幅器。
  6. 絶縁層によってベース基板から隔てられた半導体材料からなる薄い層を備えている絶縁体上半導体基板の上に作られていることと、前記トランジスタの各々は、前記ベース基板内でチャネルの下方に形成され、前記トランジスタの閾値電圧を調整するためにバイアスをかけることが可能なバック・コントロール・ゲートを有することとを特徴とする、請求項１乃至５のいずれかに記載のセンス増幅器。
  7. 前記トランジスタのゲートの１つのバイアスかけは、前記一連のセル内におけるデータの書き込み、読み取りおよび保持のための操作の間に修正される、請求項５に記載のセンス増幅器の制御方法。
  8. 前記バック・コントロール・ゲートのバイアスかけは、前記一連のセル内におけるデータの書き込み、読み取りおよび保持のための操作の間に修正される、請求項６に記載のセンス増幅器の制御方法。
  9. 読み取り操作の間に、前記バック・コントロール・ゲートのバイアスかけを制御することによって、前記書き込みステージのトランジスタの閾値電圧が上げられ、前記読み取りステージの１つの（または複数の）トランジスタの閾値電圧が下げられる、請求項８に記載の方法。
  10. 書き込み操作の間に、前記バック・コントロール・ゲートのバイアスかけを制御することによって、前記書き込みステージのトランジスタの閾値電圧が下げられ、前記読み取りステージの１つの（または複数の）トランジスタの閾値電圧が上げられる、請求項８に記載の方法。
  11. 保持操作の間に、前記局所ビットラインは、前記書き込みステージのトランジスタの１つを介して放電され、そのために、前記バック・コントロール・ゲートのバイアスかけは、その閾値電圧を下げるように制御される、請求項８に記載の方法。
  12. 請求項１乃至６のいずれかに記載の複数のセンス増幅器に主ビットライン（ＭＢＬ）を介して接続されるように意図された主センス増幅器（ＭＳＡ）であって、
    読み取り操作の間にセルによって送信された信号（Ｔ６〜Ｔ１０）を増幅するステップと、前記読み取り操作に続いて、増幅された前記信号を前記主ビットラインの上に返送する切換可能な高インピーダンス・インバータステージ（ＨＺ１）と
    を備えていることを特徴とする主センス増幅器。
  13. センス増幅器（ｎＳＡ）であって、
    ＣＭＯＳインバータ（Ｔ１〜Ｔ２）を備えており、その入力部が前記センス増幅器の入力端子へ直接または間接的に接続され、かつ、その出力部が局所ラインへ接続されるように意図された前記センス増幅器の出力端子へ接続されている書き込みステージと、
    センストランジスタ（Ｔ３）を備えており、そのゲートが前記インバータの出力部へ接続され、かつ、そのドレインが前記インバータの入力部へ接続されている読み取りステージと
    を含んでおり、
    前記書き込みステージおよび前記読み取りステージの１つ以上のトランジスタが独立型ダブルゲート・トランジスタである、
    センス増幅器。
  14. 局所ビットラインおよびワードラインへ接続されたセルのマトリックスアレイであって、請求項１乃至６のいずれかに記載の、または請求項１３に記載のセンス増幅器を含むことを特徴とする、セルのマトリックスアレイ。
  15. 前記センス増幅器は絶縁体上半導体基板の上に作られている、請求項１４に記載のセルのマトリックスアレイ。
  16. 前記センス増幅器は１つ以上のセンス増幅器バンクに配置されており、また、それぞれのバンクに隣接して配置され、かつ、前記バンクを直接駆動するように構成されたカラム復号器を更に備えている、請求項１５に記載のセルのマトリックスアレイ。
  17. 前記センス増幅器バンクまたは前記カラム復号器に隣接して配置された論理回路を更に備えている、請求項１６に記載のセルのマトリックスアレイ。
  18. 請求項１４乃至１７のいずれかに記載のセルのマトリックスアレイを含むメモリ。
  19. センス増幅器およびカラム復号器を備えているセルのマトリックスアレイであって、前記センス増幅器が１つ以上のセンス増幅器バンクに交互配置のない（ｎｏｎ−ｓｔａｇｇｅｒｅｄ）方式で配置されていると共に、カラム復号器がそれぞれのバンクに隣接して配置され、かつ、前記バンクを直接駆動するように構成されている、セルのマトリックスアレイ。
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