JP2020042892A - 半導体装置、及びダイナミックロジック回路 - Google Patents

半導体装置、及びダイナミックロジック回路 Download PDF

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Abstract

【課題】動作速度が向上された半導体装置を提供する。【解決手段】半導体装置は書込みワード線、読出しワード線、書込みビット線、読出しビット線、第１配線、及びメモリセルを有する。メモリセルは、同じ導電型の第１乃至第３トランジスタ、及び容量素子を有する。第１乃至第３トランジスタのゲートは、書込みワード線、容量素子の第１端子、読出しワード線にそれぞれ電気的に接続される。容量素子の第２端子は、読出しビット線に電気的に接続される。第１トランジスタのソース及びドレインの一方は書込みビット線に電気的に接続され、他方は第２トランジスタのゲートに電気的に接続される。第２トランジスタ及び第３トランジスタは、読出しビット線と第１配線との間に電気的に直列に接続される。第１乃至第３トランジスタのチャネル形成領域は、例えば、金属酸化物層を有する。【選択図】図５

Description

本出願の明細書で開示する発明の一形態は、半導体装置、その動作方法、その使用方法、及びその作製方法等に関する。なお、本発明の一形態は例示した技術分野に限定されるものではない。
本明細書において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品、は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置及び電子機器等は、それ自体が半導体装置である場合や、半導体装置を有している場合がある。
チャネル形成領域に金属酸化物を有するトランジスタ（以下、「金属酸化物トランジスタ」、「酸化物半導体トランジスタ」、または「ＯＳトランジスタ」と呼ぶ場合がある。）が知られている。例えば、非特許文献１に記載の組み込み記憶装置では、１Ｔ１Ｃ（１トランジスタ１容量素子）セルの書込みトランジスタにＯＳトランジスタが用いられている。非特許文献２に記載の記憶装置では、２Ｔ１Ｃ型ゲインセルの書込みトランジスタにＯＳトランジスタが用いられ、読出しトランジスタにはＳｉトランジスタが用いられている。
なお、本明細書では、非特許文献１、２のように、メモリセルにＯＳトランジスタが設けられている記憶装置のことを、「ＯＳ記憶装置」と呼ぶ場合がある。
ロジック回路は、スタティックロジック回路、ダイナミックロジック回路、及び疑似（ｐｓｅｕｄｏ）ロジック回路等に分類できる。ダイナミックロジック回路は、ダイナミックノードにデータを一時的に保持することで動作する回路であるため、スタティックロジック回路と比較して、トランジスタのリーク電流が問題となる。例えば、特許文献１には、ＯＳトランジスタを用いることで、ダイナミックノードの電圧の低下を抑える技術が開示されている。
特開２０１７−１７６９３号公報
Ｔ．Ｏｎｕｋｉ ｅｔ ａｌ．，"Ｅｍｂｅｄｄｅｄ Ｍｅｍｏｒｙ ａｎｄ ＡＲＭ Ｃｏｒｔｅｘ−Ｍ０ Ｃｏｒｅ Ｕｓｉｎｇ ６０−ｎｍ Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ Ｏｘｉｄｅ ＦＥＴ Ｉｎｔｅｇｒａｔｅｄ Ｗｉｔｈ ６５−ｎｍ Ｓｉ ＣＭＯＳ，"ＩＥＥＥ Ｊ．Ｓｏｌｉｄ−Ｓｔａｔｅ Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．５２，Ｎｏ．４，ｐｐ．９２５−９３２，２０１７． Ｔ．Ｉｓｈｉｚｕ ｅｔ ａｌ．，"Ａ １４０ＭＨｚ １Ｍｂｉｔ ２Ｔ１Ｃ Ｇａｉｎ−Ｃｅｌｌ Ｍｅｍｏｒｙ ｗｉｔｈ ６０−ｎｍ Ｉｎｄｉｕｍ−Ｇａｌｌｉｕｍ−Ｚｉｎｃ Ｏｘｉｄｅ Ｔｒａｎｓｉｓｔｏｒ Ｅｍｂｅｄｄｅｄ ｉｎｔｏ ６５−ｎｍ ＣＭＯＳ Ｌｏｇｉｃ Ｐｒｏｃｅｓｓ Ｔｅｃｈｎｏｌｏｇｙ，"Ｓｙｍｐ．ＶＬＳＩ Ｃｉｒｃｕｉｔｓ Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．１６２−１６３，２０１７．
本発明の一形態の課題は、単一導電型トランジスタで構成される新規な半導体装置及びその動作方法の提供、トランジスタ数の低減、動作速度の向上、消費費電力の低減、または高書換え耐性の実現である。
本発明の一形態はこれらの課題の全てを解決する必要はない。複数の課題の記載は互いの課題の存在を妨げるものではない。列記した以外の課題は本明細書の記載から自ずと明らかになり、これらの課題も本発明の一形態の課題となり得る。
（１） 本発明の一形態は、書込みワード線、読出しワード線、書込みビット線、読出しビット線、第１配線、及びメモリセルを有する半導体装置であり、メモリセルは、同じ導電型の第１乃至第３トランジスタ、及び容量素子を有する。第１乃至第３トランジスタのゲートは、書込みワード線、容量素子の第１端子、読出しワード線にそれぞれ電気的に接続され、容量素子の第２端子は、読出しビット線に電気的に接続され、第１トランジスタのソース及びドレインの一方は書込みビット線に電気的に接続され、他方は第２トランジスタのゲートに電気的に接続され、第２トランジスタ及び第３トランジスタは読出しビット線と第１配線との間に電気的に直列に接続される。
（２） 上記形態（１）において、第１乃至第３トランジスタそれぞれにバックゲートが設けられ、各バックゲートは第１乃至第３電圧がそれぞれ入力される。
（３） 本発明の一形態は、入力ノード、第１乃至第４配線、並びに同じ導電型の第１乃至第４トランジスタを有するダイナミックロジック回路であり、第１トランジスタのゲートは第１信号が入力され、第１トランジスタのソース及びドレインは第１配線及び入力ノードにそれぞれ電気的に接続され、第２配線と第３配線との間に第２トランジスタ乃至第４トランジスタは直列に電気的に接続され、第２トランジスタのゲートは第２信号が入力され、第４トランジスタのゲートは第２信号の反転信号が入力され、第３トランジスタのゲートは入力ノードに電気的に接続され、第３トランジスタはバックゲートを有し、当該バックゲートは第４配線に電気的に接続される。
（４） 本発明の一形態は、入力ノード、第１ダイナミックノード、第２ダイナミックノード、並びに同じ導電型の第１乃至第６トランジスタを有するダイナミックロジック回路であり、第１ダイナミックノードには第１トランジスタ乃至第３トランジスタのドレインが電気的に接続され、第２ダイナミックノードには第４トランジスタ乃至第６トランジスタのドレインが電気的に接続され、入力ノードには第１トランジスタ及び第４トランジスタのソースが電気的に接続され、第２、第３、第５及び第６トランジスタのソースは第１電圧が入力され、第１トランジスタ及び第６トランジスタのゲートは第１信号が入力され、第４トランジスタ及び第３トランジスタのゲートは第２信号が入力され、第２トランジスタ及び第５トランジスタのゲートは第３信号が入力されるダイナミックロジック回路。
（５） 本発明の一形態は、第１入力ノード、第２入力ノード、出力ノード、第１容量素子、第２容量素子、及び同じ導電型の第１乃至第６トランジスタを有するバッファ回路であり、第１容量素子の第１端子には第１入力ノードが電気的に接続され、第２容量素子の第１端子には第２入力ノードが電気的に接続され、第１容量素子の第２端子には第１トランジスタのソース、第２トランジスタのドレイン、及び第３トランジスタのゲートが電気的に接続され、第２容量素子の第２端子には第４トランジスタのソース、第５トランジスタのドレイン及び第６トランジスタのゲートが電気的に接続され、出力ノードには第３トランジスタのソースおよび第６トランジスタのドレインが電気的に接続されている。
本明細書において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合がある。これらの場合、序数詞の使用は構成要素の個数を限定するものではない。例えば、「第１」を「第２」または「第３」に置き換えて、本発明の一形態を説明することができる。
本明細書において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に開示されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
トランジスタは、ゲート、ソース、及びドレインと呼ばれる３個の端子を少なくとも備える。トランジスタは、さらにバックゲートを有する場合がある。ゲートは、トランジスタの導通状態を制御する制御端子である。ソースまたはドレインとして機能する２個の端子は、トランジスタの入出力端子である。２個の入出力端子は、トランジスタの導電型（ｎチャネル型、ｐチャネル型）及びトランジスタの３個の端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書において、ソースとドレインの用語は、入れ替えることが可能とする。また、本明細書では、ゲート以外の２個の端子を第１端子、第２端子等と呼ぶ場合がある。
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、ＧＮＤと記載されていても、必ずしも０Ｖを意味しない場合もある。
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
本明細書において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。
本発明の一形態によって、単一導電型トランジスタで構成される新規な半導体装置及びその動作方法の提供、トランジスタ数の低減、動作速度の向上、消費電力の低減、または高書換え耐性の実現が可能となる。
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、及び新規な特徴については、本明細書の記載及び図面から自ずと明らかになるものである。
Ａ：記憶装置の構成例を示すブロック図。Ｂ：メモリセルの構成例を示す回路図。 メモリセルアレイの構成例を示す回路図。 行デコーダの構成例を示す回路図。 デコーダの構成例を示す回路図。 周辺回路の構成例を示す回路図。 Ａ：出力回路の構成例を示す回路図。Ｂ：出力回路の動作例を示すタイミングチャート。 記憶装置の動作例を示すタイミングチャート。 記憶装置の動作例を示すタイミングチャート。 読出しビット線、読出し回路の出力波形の模式図。 メモリセルの構成例を示す回路図。 アプリケーションプロセッサのチップの構成例を示す斜視模式図。 Ａ：演算処理装置の構成例を示すブロック図。Ｂ：処理エンジンと組み込み記憶装置の積層例を模式的に示すブロック図。 電子機器の構成例を示す模式図。 Ａ、Ｂ：ＯＳトランジスタの構成例を示す断面図。 Ａ：作製した４段シフトレジスタの回路図。Ｂ：４段シフトレジスタの動作波形を示す図。 メモリセルの読出しアクセス時間の計算結果を示す図。 Ａ、Ｂ：記憶装置の室温でのシュムプロット（ＶＤＤＭ／ＶＨ 対 ｔＷＰＷ）、（ＶＤＤＭ／ＶＨ 対 ｔＲＡＣ）。 Ａ：テスト回路の回路図。Ｂ：読出しトランジスタの電流−電圧特性の測定結果を示す図。Ｃ：読出しトランジスタのしきい値電圧の計算結果を示す図。 Ａ：テスト回路の回路図。Ｂ：電圧ＶＳＮの計算結果を示す図。 Ａ：記憶装置の顕微鏡写真。Ｂ：記憶装置の仕様を示す表。
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態及び実施例の記載内容に限定して解釈されるものではない。
以下に示される実施の形態及び実施例は適宜組み合わせることが可能である。また１の実施の形態の中に、複数の構成例（作製方法例、動作方法例、使用方法例等も含む。）が示される場合は、互いの構成例を適宜組み合わせること、及び他の実施の形態に記載された１または複数の構成例と適宜組み合わせることも可能である。
図面において、大きさ、層の厚さ、又は領域は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。なお図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
〔実施の形態１〕
半導体装置の一例として、ＯＳトランジスタで構成される記憶装置について説明する。図１Ａに示す記憶装置１００はメモリセルアレイ１１０、周辺回路１２０を有する。記憶装置１００には、ＶＤＤＭ、ＶＳＳＭ、Ｖｂｇ１〜Ｖｂｇ３等の電圧が入力される。電圧ＶＤＤＭ、ＶＳＳＭは、それぞれ高電源電圧、低電源電圧である。例えば、電圧ＶＳＳＭは接地電位（ＧＮＤ）である。
メモリセルアレイ１１０及び周辺回路１２０はＯＳトランジスタで構成されている。メモリセルアレイ１１０は複数のメモリセル１１を有する。一例として、メモリセル１１の配列は３２行３２列である。周辺回路１２０は、行デコーダ１２２、書込み回路１２４、読出し回路１２５、出力回路１２６を有する。周辺回路１２０には、データＤＩＮ［３１：０］、アドレス信号ＲＡ［４：０］、ＲＡＢ［４：０］、及び各種の制御信号が入力される。一例として、記憶装置１００のメモリ幅は３２ビットであり、データＤＩＮ［３１：０］、ＤＯＵＴ［３１：０］はそれぞれ書込みデータ、読出しデータである。
ＯＳトランジスタに適用される金属酸化物は、Ｚｎ酸化物、Ｚｎ−Ｓｎ酸化物、Ｇａ−Ｓｎ酸化物、Ｉｎ−Ｇａ酸化物、Ｉｎ−Ｚｎ酸化物、Ｉｎ−Ｍ−Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）などがある。また、インジウム及び亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。また、本明細書において、Ｉｎ−Ｍ−Ｚｎ酸化窒化物などの金属酸化窒化物は、金属酸化物の範疇に含まれることとする。
ＯＳトランジスタの信頼性、電気特性の向上のため、ＣＡＡＣ−ＯＳ、ｎｃ−ＯＳなどの結晶部を有する金属酸化物を用いることが好ましい。ＣＡＡＣ−ＯＳとは、ｃ−ａｘｉｓ−ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。ＣＡＡＣ−ＯＳは、ｃ軸配向性を有し、かつａ−ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。なお、歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域との間で格子配列の向きが変化している箇所を指す。ｎｃ−ＯＳとは、ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒの略称である。
金属酸化物はバンドギャップが大きい（例えば、２．５ｅＶ以上）ため、ＯＳトランジスタのオフ電流は極めて小さい。例えば、ソースとドレイン間の電圧が３．５Ｖ、室温（２５℃）下において、チャネル幅１μｍ当たりのオフ電流を１×１０−２０Ａ未満、１×１０−２２Ａ未満、あるいは１×１０−２４Ａ未満とすることができる。極小オフ電流は、ドレイン電流のオン／オフ比が２０桁以上１５０桁以下であることを可能にする。したがって、ＯＳトランジスタを用いたメモリ素子は、ＯＳトランジスタを介して保持ノードからリークする電荷量が極めて少ないので、不揮発性メモリ素子として用いることが可能である。
金属酸化物は、バンドギャップが大きく、電子が励起されにくいこと、ホールの有効質量が大きいことなどから、ＯＳトランジスタは、一般的なＳｉトランジスタと比較して、アバランシェ崩壊等が生じにくい場合がある。従って、例えばアバランシェ崩壊に起因するホットキャリア劣化等を抑制できる場合がある。ホットキャリア劣化を抑制できることで、高ドレイン電圧でＯＳトランジスタを駆動することができる。
ＯＳトランジスタは、電子を多数キャリアとする蓄積型トランジスタである。そのため、ｐｎ接合を有する反転型トランジスタ（代表的には、Ｓｉトランジスタ）と比較して短チャネル効果の一つであるＤＩＢＬ（Ｄｒａｉｎ−Ｉｎｄｕｃｅｄ Ｂａｒｒｉｅｒ Ｌｏｗｅｒｉｎｇ）の影響が小さい。つまり、ＯＳトランジスタは、Ｓｉトランジスタよりも短チャネル効果に高い耐性を有する。
ＯＳトランジスタは、短チャネル効果に対する耐性が高いために、ＯＳトランジスタの信頼性を劣化させずに、チャネル長を縮小できるので、ＯＳトランジスタを用いることで回路の集積度を高めることができる。チャネル長が微細化するのに伴いドレイン電界が強まるが、上掲したように、ＯＳトランジスタはＳｉトランジスタよりもアバランシェ崩壊が起きにくい。
ＯＳトランジスタは、短チャネル効果に高い耐性を有するので、ゲート絶縁層をＳｉトランジスタよりも厚くすることが可能である。例えば、チャネル長及びチャネル幅が５０ｎｍ以下の微細なＯＳトランジスタであっても、１０ｎｍ程度の厚いゲート絶縁層を設けることが可能な場合がある。厚いゲート絶縁層によって、ゲート寄生容量を低減することができるので、回路の動作速度を向上できる。ゲートリーク電流が低減されるので、静的消費電力を低減できる。
＜＜メモリセル＞＞
図１Ｂに示すように、書込みワード線ＷＷＬ、読出しワード線ＲＷＬ、書込みビット線ＷＢＬ、読出しビット線ＲＢＬ、配線ＰＬ、ＢＧＣ１〜ＢＧＣ３に、メモリセル１１は電気的に接続されている。配線ＰＬ、ＢＧＣ１〜ＢＧＣ３には、例えば、電圧ＶＤＤＭ、Ｖｂｇ１、Ｖｂｇ２、Ｖｂｇ３がそれぞれ入力される。
メモリセル１１は、３Ｔ１Ｃ型ゲインセルであり、トランジスタＭ１〜Ｍ３、容量素子ＣＳ１、ノードＳＮを有する。トランジスタＭ１〜Ｍ３はそれぞれ書込みトランジスタ、読出しトランジスタ、選択トランジスタである。ノードＳＮは保持ノードである。
トランジスタＭ１のゲート、ソース、ドレイン及びバックゲートは、書込みワード線ＷＷＬ、ノードＳＮ、書込みビット線ＷＢＬ、及び配線ＢＧＣ１にそれぞれ電気的に接続する。トランジスタＭ２のゲート、ソース、ドレイン及びバックゲートは、ノードＳＮ、読出しビット線ＲＢＬ、トランジスタＭ３のソース、及び配線ＢＧＣ２にそれぞれ電気的に接続する。トランジスタＭ３のゲート、ドレイン及びバックゲートは読出しワード線ＲＷＬ、配線ＰＬ、ＢＧＣ３にそれぞれ電気的に接続する。容量素子ＣＳ１の第１端子、第２端子はノードＳＮ、読出しビット線ＲＢＬにそれぞれ電気的に接続する。
ノードＳＮを充放電することでデータが書き込まれ、トランジスタＭ３をオンにすることでデータが読出される。よって、メモリセル１１は、原理的に書換え回数に制限はなく、データの書込み及び読出しを低エネルギーで行え、データ保持に電力を消費しない。トランジスタＭ１が極小オフ電流のＯＳトランジスタであるので、メモリセル１１はデータ保持特性が高い。
トランジスタＭ１〜Ｍ３のバックゲートに電圧Ｖｂｇ１〜Ｖｂｇ３をそれぞれ入力することで、トランジスタＭ１〜Ｍ３のしきい値電圧（以下、「Ｖｔ」と呼ぶ場合がある）を各々設定することができる。少なくともトランジスタＭ２にバックゲートを設けることが好ましい。後述するように、電圧Ｖｂｇ２によってトランジスタＭ２のＶｔを負電圧側にシフトさせることで、高いデータ保持特性と、読出しの高速化とが可能となる。
＜＜メモリセルアレイ＞＞
図２にメモリセルアレイ１１０の回路構成例を示す。配線ＰＬは隣接する２行で共有されている。なお、メモリセルアレイ１１０において、例えば、配線ＰＬは隣接する２列で共有されてもよい。配線ＢＧＣ１〜ＢＧＣ３の一部または全部は隣接する２行で共有されてもよい。
本明細書において、複数の読出しビット線ＲＢＬのうちの１個を特定する必要があるときは、読出しビット線ＲＢＬ＜０＞等と記載する。読出しビット線ＲＢＬと記載した場合は、任意の読出しビット線ＲＢＬを指している。他の要素についても同様である。例えば、読出しビット線ＲＢＬ＜０＞は第０行の読出しビット線を表し、メモリセル１１＜３１，０＞は第３１行第０列のメモリセル１１を表す。特定のメモリセル１１の要素を他のメモリセル１１の要素と区別するために、符号に行及び列番号を追加した符号を使用する場合がある。例えば、トランジスタＭ１＜０，０＞は、メモリセル１１＜０，０＞のトランジスタＭ１を表す。
＜＜周辺回路＞＞
周辺回路１２０は、単一導電型（ここでは、ｎチャネル型）のトランジスタで構成される。不純物導入技術によって、シリコンの導電型を制御することは容易である。対照的に、金属酸化物半導体の導電型の制御は非常に困難である。例えば、インジウムを含む金属酸化物（例えば、Ｉｎ酸化物）、あるいは亜鉛を含む金属酸化物（例えば、Ｚｎ酸化物）では、ｎ型半導体は作製できているが、ｐ型半導体は作製できていない。ＯＳトランジスタのみで構成された実用化レベルの相補型ロジック回路（ＣＭＯＳロジック回路とも呼ぶ）は作製されていない。そのため、周辺回路１２０には、相補型ロジック回路ではなく、単一導電型（ここでは、ｎチャネル型）トランジスタで構成されるロジック回路が用いられる。なお、本明細書において、単一導電型トランジスタで構成される回路のことを「単一導電型回路」と呼ぶ場合がある。
周辺回路１２０には、ダイナミックロジック回路が用いられる。ダイナミックロジック回路は、評価期間においてダイナミックノードの電圧を保持する必要がある。Ｓｉトランジスタはオフ特性が十分でないため、Ｓｉトランジスタで構成されるダイナミックロジック回路は、動作周波数が低すぎると、またはクロック信号が停止すると、ダイナミックノードの電圧が維持されない。これに対し、ＯＳトランジスタで構成されるダイナミックロジック回路（以下、「ＯＳダイナミックロジック回路」と呼ぶ場合がある）は、ＯＳトランジスタは極小オフ電流であるのでダイナミックノードからの電荷リークを抑えることができる。つまり、クロック信号の周波数を必要以上に高くしなくてもよいので、動的消費電力を抑えることができる。さらに、クロックゲーティング、及びパワーゲーティングが可能である。実施例１において、このようなＯＳダイナミックロジック回路の特長を具体的に説明する。
一般的に、ダイナミックロジック回路は、スタティックロジック回路よりもトランジスタ数を削減できる。ＯＳダイナミックロジック回路には、ダイナミックノードの電圧を保持するための回路（例えば、キーパー回路）を設ける必要がない。したがって、ＯＳダイナミックロジック回路を周辺回路１２０に適用することで、記憶装置１００の面積を縮小できる。
以下、図３〜図５、図６Ａ、図６Ｂ、図７〜図９を参照して、周辺回路１２０の具体的な構成を説明する。
＜行デコーダ１２２＞
図３に示すように、行デコーダ１２２には、電圧ＶＤＤＭ、ＶＳＳＭ、アドレス信号ＲＡ［４：０］、ＲＡＢ［４：０］、信号ＷＥ、ＲＥ、ＰＲＥＮ、ＰＲＥＰが入力される。
信号ＷＥ、ＲＥはそれぞれ書込みイネーブル信号、読出しイネーブル信号である。信号ＷＥ、ＲＥは記憶装置１００の状態を設定する。信号ＷＥ、ＲＥ共に“Ｌ”（低レベル）であるとき、記憶装置１００はスタンバイ状態である。記憶装置１００は、信号ＷＥが“Ｈ”（高レベル）であるとき、データの書込みを行い、信号ＲＥが“Ｈ”であるときデータの読出しを行う。
信号ＰＲＥＰと信号ＰＲＥＮとは互いに反転関係にある。ＯＳダイナミックロジック回路において、信号ＰＲＥＮ、ＰＲＥＰはクロック信号として機能し、ダイナミックノードのプリチャージまたはプリディスチャージを制御する。
行デコーダ１２２はデコーダ１３０、ワード線ドライバ１３２を有する。デコーダ１３０はアドレス信号ＲＡ［４：０］、ＲＡＢ［４：０］をデコードし、アクセス対象となる行を指定する機能をもつ。ワード線ドライバ１３２は、デコーダ１３０が指定する行の書込みワード線ＷＷＬまたは読出しワード線ＲＷＬを選択する（「アサートする」とも呼ぶ）機能をもつ。
（デコーダ１３０）
デコーダ１３０は、プリチャージ型パストランジスタロジック回路で構成されており、トランジスタＭ１９、複数の回路２０を有する。複数の回路２０の配置は高さ４の完全２分木構造であり、回路２０の数は３１（＝２５−１）である。２分木構造の根に設けられている回路２０の入力ノードと、電圧ＶＤＤＭ用電源線との間にトランジスタＭ１９は設けられている。トランジスタＭ１９のゲートは信号ＰＲＥＮが入力される。トランジスタＭ１９はプルアップ回路として機能する。信号ＰＲＥＮはデコーダ１３０のイネーブル信号として機能する。
なお、本明細書では、電圧ＶＤＤＭ用電源線を「ＶＤＤＭ線」と記載する場合がある。他の電源線についても同様の記載を行う場合がある。
ワード線ドライバ１３２は、３２個の回路２２を有する。回路２２は、２分木構造の葉に設けられている回路２０に電気的に接続されている。回路２２＜ｊ＞（ｊは０乃至３１の整数）の２個の出力ノードは、書込みワード線ＷＷＬ＜ｊ＞、読出しワード線ＲＷＬ＜ｊ＞にそれぞれ電気的に接続する。
図４に、深さｐ（ｐは０乃至４の整数）に配置されている回路２０の構成例を示す。回路２０はトランジスタＭ２０、Ｍ２１で構成されるパストランジスタロジック回路である。回路２０において、ノードＡ０は入力ノードであり、ノードＸ１、Ｘ０は出力ノードである。トランジスタＭ２０、Ｍ２１のゲートはアドレス信号ＲＡ［４−ｐ］、ＲＡＢ［４−ｐ］がそれぞれ入力される。
回路２０は、１入力−２出力デマルチプレクサとして機能する。アドレス信号ＲＡ［４−ｐ］が“Ｈ”（＝“１”）であるとき、ノードＡ０とノードＸ１が導通し、アドレス信号ＲＡ［４−ｐ］が“Ｌ”（＝“０”）であるとき、ノードＡ０とノードＸ０が導通する。
トランジスタＭ１９において、バックゲートとゲートとが接続されている。したがって、トランジスタＭ１９のＶｔはダイナミックに変化する。トランジスタＭ１９がオンであるとき、バックゲートにゲートと同じ正電圧が入力され、トランジスタＭ１９のＶｔは負電圧側にシフトするので、トランジスタＭ１９の電流駆動能力は向上する。したがって、Ｖｔによる出力電圧の低下（以下、「Ｖｔ落ち」と呼ぶ場合がある）を抑えられる。同様に、トランジスタＭ２０、Ｍ２１のＶｔもダイナミックに変化する。
最終段の回路２０のノードＡ０には、６個のＯＳトランジスタが直列に電気的に接続されている。各ＯＳトランジスタのバックゲートとゲートとを電気的に接続することで、デコーダ１３０の動作速度の向上、及び出力ノードの電圧降下の抑制が可能である。
（ワード線ドライバ１３２）
図５に示すように、回路２２はディスチャージ型ダイナミックロジック回路であり、トランジスタＭ２３〜Ｍ２８、ノードＡ１、Ｙ１、Ｙ２を有する。ノードＡ１は、入力ノードであり、最終段の回路２０のノードＸ０またはＸ１に電気的に接続される。ノードＹ１、Ｙ２はダイナミックノードであり、それぞれ、書込みワード線ＷＷＬ、読出しワード線ＲＷＬが電気的に接続されている。
トランジスタＭ２３、Ｍ２４のゲートは信号ＰＲＥＰが入力され、トランジスタＭ２５、Ｍ２８のゲートは信号ＲＥが入力され、トランジスタＭ２６、Ｍ２７のゲートは信号ＷＥが入力される。トランジスタＭ２３〜Ｍ２８のバックゲートはそれぞれゲートに電気的に接続されている。バックゲートとゲートとが電気的に接続されたＯＳトランジスタで回路２２を構成することで、Ｖｔ制御用の電圧を外部から入力することなく、動作速度を向上できる。
トランジスタＭ２３、Ｍ２５は、ノードＹ１と電圧ＶＳＳＭ用の電源線（以下、「ＶＳＳＭ線」と呼ぶ。）との間に並列に電気的に接続されている。トランジスタＭ２４、Ｍ２６は、ノードＹ２とＶＳＳＭ線との間に並列に電気的に接続されている。トランジスタＭ２７はノードＡ１とノードＹ１の導通を制御し、トランジスタＭ２８はノードＡ１とノードＹ２の導通を制御する。
信号ＰＲＥＰが“Ｈ”である期間は、ディスチャージ期間であり、信号ＰＲＥＰが“Ｌ”である期間は評価期間である。ディスチャージ期間は、ノードＹ１、Ｙ２の電圧は“Ｌ”に初期化される。具体的には、トランジスタＭ２３、Ｍ２４はオンであるので、ノードＹ１、Ｙ２それぞれに電圧ＶＳＳＭが入力される。よって、ディスチャージ期間では、書込みワード線ＷＷＬ、読出しワード線ＲＷＬは非選択状態である。
信号ＷＥ、ＲＥは、回路２２のイネーブル信号として機能する。評価期間において、信号ＷＥまたはＲＥが“Ｈ”になると回路２２はアクティブになり、ノードＡ１の論理に応じてノードＹ１またはノードＹ２の論理は決定される。具体的には、信号ＷＥが“Ｈ”である場合、書込みワード線ＷＷＬが選択状態であるか非選択状態であるかが決定される。他方、信号ＲＥが“Ｈ”である場合、読出しワード線ＲＷＬが選択状態であるか非選択状態であるかが決定される。
信号ＷＥが“Ｈ”である場合、読出しワード線ＲＷＬは、電圧ＶＳＳＭが入力されるため、非選択状態が維持される。書込みワード線ＷＷＬはノードＡ１に導通されるため、ノードＡ１の電圧が“Ｈ”であれば選択状態になり、ノードＡ１の電圧が“Ｌ”であれば非選択状態が維持される。信号ＲＥが“Ｈ”である場合、書込みワード線ＷＷＬは電圧ＶＳＳＭが入力されるので、非選択状態が維持される。読出しワード線ＲＷＬはノードＡ１に導通されるため、ノードＡ１の電圧が“Ｈ”であれば選択状態になり、ノードＡ１の電圧が“Ｌ”であれば非選択状態が維持される。
＜書込み回路１２４＞
書込み回路１２４において、図５に示す回路２４が書込みビット線ＷＢＬごとに設けられている。回路２４は、ノードＡ３、Ｙ３、トランジスタＭ４１〜Ｍ４４を有する。
ノードＡ３及びＹ３はそれぞれ入力ノード、出力ノードである。回路２４＜ｉ＞（ｉは０乃至３１の整数）において、ノードＡ３はデータＤＩＮ［ｉ］が入力され、ノードＹ３は書込みビット線ＷＢＬ＜ｉ＞に電気的に接続する。
トランジスタＭ４１〜Ｍ４４は、ＶＳＳＭ線とＶＤＤＭ線との間に直列に電気的に接続されている。トランジスタＭ４２のゲートがノードＡ３であり、トランジスタＭ４１のドレインとトランジスタＭ４２のソースとの接続ノードがノードＹ３である。トランジスタＭ４１、Ｍ４３、Ｍ４４のゲートは信号ＰＲＥＰ、ＰＲＥＮ、ＷＥがそれぞれ入力される。トランジスタＭ４１〜Ｍ４４において、バックゲートとゲートとは電気的に接続されている。バックゲートとゲートが電気的に接続されているＯＳトランジスタで回路２４を構成することで、Ｖｔ制御用の電圧を外部から入力することなく、回路２４の動作速度を向上できる。
回路２４はディスチャージ型ダイナミックロジック回路であり、ノードＹ３がダイナミックノードである。信号ＰＲＥＰ、ＰＲＥＮは回路２４のクロック信号として機能する。信号ＰＲＥＰが“Ｈ”である期間がディスチャージ期間であり、信号ＰＲＥＰが“Ｌ”である期間が評価期間である。ディスチャージ期間では、ノードＹ３に電圧ＶＳＳＭを入力して、ノードＹ３を放電している。評価期間において、信号ＷＥが“Ｈ”になることで、ノードＹ３の論理はノードＡ３と同じ論理になる。つまり、“Ｈ”の信号ＷＥが入力されると、回路２４はデータＤＩＮを書込みビット線ＷＢＬに入力する。
＜読出し回路１２５＞
読出し回路１２５には、読出しビット線ＲＢＬごとに回路２５（図５参照）が設けられている。回路２５はトランジスタＭ５１〜Ｍ５４、ノードＡ４、Ｙ４を有する。ノードＡ４は入力ノードであり、読出しビット線ＲＢＬに電気的に接続されている。ノードＹ４は出力ノードであり、読出しビット線ＲＢＬから読出されたデータＲＯを出力する。ノードＹ４は、出力回路１２６に設けられている回路２６に電気的に接続されている。後述するように、回路２６は、出力バッファ回路として機能する。
トランジスタＭ５２、Ｍ５１、Ｍ５３は、ＶＳＳＭ線とＶＤＤＭ線との間に直列に電気的に接続されている。トランジスタＭ５１のドレインとトランジスタＭ５３のソースとの接続ノードがノードＹ４である。トランジスタＭ５１のゲートはノードＡ４と電気的に接続され、トランジスタＭ５２、Ｍ５３のゲートには信号ＣＲＥ、ＣＲＥＢがそれぞれ入力される。信号ＣＲＥと信号ＣＲＥＢは互いに反転関係にある。トランジスタＭ５１、Ｍ５２のバックゲートは、電圧ＢＧＲ１、ＢＧＲ２用の電源線に電気的に接続される。トランジスタＭ５３において、バックゲートとゲートとが電気的に接続されている。
トランジスタＭ５４において、ゲートとバックゲートとが電気的に接続され、ゲートには信号ＲＳＴが入力される。トランジスタＭ５４は、ノードＡ４と電圧ＶＣＨ用電源線との導通を制御する。トランジスタＭ５４はノードＡ４の電圧を初期化するリセット回路として機能する。信号ＲＳＴはノードＡ４の初期化を制御する。トランジスタＭ５４がオンになると、ノードＡ４は電圧ＶＣＨに固定される。ノードＡ４の初期化動作は、読出しビット線ＲＢＬをディスチャージして、読出しビット線ＲＢＬの電圧を“Ｌ”にするための動作である。よって、電圧ＶＣＨは電圧ＶＤＤＭよりも低く、低電圧（例えば、電圧ＶＳＳＭと等しい電圧）である。
回路２５はチャージ型ダイナミックロジック回路である。ノードＹ４は、ダイナミックノードである。信号ＣＲＥ、ＣＲＥＢは回路２５のクロック信号として機能する。信号ＣＲＥＢが“Ｈ”である期間がチャージ期間であり、信号ＣＲＥＢが“Ｌ”である期間が評価期間である。チャージ期間ではノードＹ４に電圧ＶＤＤＭが入力される。評価期間ではトランジスタＭ５３はオフであり、トランジスタＭ５２はオンであるので、ノードＹ４の電圧はノードＡ４の電圧に応じて変化する。具体的には、ノードＡ４の電圧が“Ｈ”／“Ｌ”であるとき、ノードＹ４の電圧は“Ｌ”／“Ｈ”である。
トランジスタＭ５１、Ｍ５２のバックゲート電圧を調整可能としているのは、読出し速度を向上するためである。少なくともトランジスタＭ５１のバックゲート電圧を調節できることが好ましい。例えば、トランジスタＭ５１のオン電流特性を向上させるため、電圧ＢＧＲ１は電圧ＶＳＳＭ以上であることが好ましい。トランジスタＭ５１のＶｔを負電圧側にシフトすることで、評価期間において、ノードＹ４の電圧がデータ判定可能な電圧になるまでの時間を短縮できる。例えば、信号ＣＲＥとして供給される”Ｈ”と同じ電圧、または電圧ＶＤＤＭと同じ電圧を、電圧ＢＧＲ１に用いることで、回路２５で使用する電圧数を増やさない。
例えば、電圧ＢＧＲ２は、電圧ＢＧＲ１と同じ電圧を用いることができる。トランジスタＭ５１、Ｍ５２双方のオン電流特性を向上させることで、ノードＹ４の電圧がデータ判定可能な電圧になるまでの時間をさらに短縮できる。
＜出力回路１２６＞
出力回路１２６は、３２個の回路２６を有する。回路２６はデータＲＯからデータＤＯの生成、及びデータＤＯの一時的な保持を行う。図６Ａに示すように、回路２６はノードＡ５、Ａ６、Ｂ５、Ｂ６、Ｙ５、トランジスタＭ６０〜Ｍ６７、容量素子ＣＯ１、ＣＯ２を有する。回路２６は、電圧ＶＤＤＭ、ＶＤＤＭ１〜ＶＤＤＭ３、ＶＳＳＭ、ＶＳＳＭ１〜ＶＳＳＭ３、ＶＢＧＩＮＶ、ＶＢＧＯ、ＶＢＧＤＤ、ＶＢＧＳＳ、信号ＳＧＤ１、ＳＧＤ２が入力される。ノードＡ５は回路２５のノードＹ４と電気的に接続される。例えば、電圧ＶＤＤＭ３は高電源電圧であり、電圧ＶＤＤＭ１は電圧ＶＤＤＭ２よりも高い電圧である。電圧ＶＳＳＭ１〜ＶＳＳＭ３は低電源電圧である。本実施の形態では、電圧ＶＤＤＭを３．３Ｖ、電圧ＶＤＤＭ１を４．０Ｖ、電圧ＶＤＤＭ２を１．０Ｖ、電圧ＶＤＤＭ３を５．０Ｖとする。また、電圧ＶＳＳＭ、電圧ＶＳＳＭ１、電圧ＶＳＳＭ２、および電圧ＶＳＳＭ３を０Ｖとする。
トランジスタＭ６０、Ｍ６１はインバータ回路２６Ａを構成する。インバータ回路２６Ａは、データＲＯを反転し、データＲＯＢを生成する。トランジスタＭ６１は、ダイオード接続構造であり、かつバックゲートは電圧ＶＢＧＩＮＶが入力される。トランジスタＭ６０においてゲートとバックゲートとが電気的に接続されている。トランジスタＭ６０のゲートはノードＡ５に電気的に接続され、データＲＯが入力される。ノードＢ５は、インバータ回路２６Ａの出力ノードである。
例えば、電圧ＶＢＧＩＮＶによってトランジスタＭ６１のＶｔを負電圧側にシフトさせることで、インバータ回路２６Ａの動作速度を向上できる。なお、トランジスタＭ６１のバックゲートをゲートに電気的に接続して、Ｖｔをダイナミックに変化させてもよい。
容量素子ＣＯ１、ＣＯ２、トランジスタＭ６２〜Ｍ６７は出力バッファ回路２６Ｂを構成する。出力バッファ回路２６Ｂは、差動入力、容量結合型のバッファ回路である。容量素子ＣＯ１の２個の端子は、ノードＡ５、Ａ６にそれぞれ電気的に接続され、容量素子ＣＯ２の２個の端子は、ノードＢ５、Ｂ６にそれぞれ電気的に接続される。ノードＡ６、Ｂ６は、トランジスタＭ６６、Ｍ６７のゲートにそれぞれ電気的に接続される。トランジスタＭ６６のソースとトランジスタＭ６７のドレインとの接続ノードが、ノードＹ５である。
トランジスタＭ６２、Ｍ６４のゲートは、電圧ＶＧＳ１、ＶＧＳ２がそれぞれ入力され、トランジスタＭ６３、Ｍ６５のゲートは信号ＳＧＤ１、ＳＧＤ２が入力される。トランジスタＭ６２〜Ｍ６５のバックゲートは電圧ＶＢＧＯが入力され、トランジスタＭ６６、Ｍ６７のバックゲートは電圧ＶＢＧＤＤ、ＶＢＧＳＳがそれぞれ入力される。
トランジスタＭ６２、Ｍ６４はノードＡ６、Ｂ６にバイアス電流を入力するための電流源として機能する。トランジスタＭ６３、Ｍ６５は、ノードＡ６、Ｂ６を初期化するリセット回路としてそれぞれ機能する。トランジスタＭ６６、Ｍ６７によって、ノードＡ６、Ｂ６の電圧に応じた信号をノードＹ５から出力するバッファ回路が構成される。
トランジスタＭ６２〜Ｍ６７のバックゲート電圧を調節することができるので、出力バッファ回路２６Ｂの駆動能力の向上と、安定した動作と、を実現できる。図６Ａの例ではトランジスタＭ６２〜Ｍ６５のバックゲートにそれぞれ電圧ＶＢＧＯを入力しているが、一部のバックゲートに別の電圧を入力してもよい。または、トランジスタＭ６２〜Ｍ６７の一部のトランジスタにおいて、ゲートとバックゲートとを電気的に接続してもよい。
図６Ｂを参照して、回路２６の動作例を説明する。まず、回路２６の初期化動作が行われる。具体的には、ノードＡ６、Ｂ６に初期電圧を入力する。信号ＳＧＤ１、ＳＧＤ２を“Ｈ”にして、トランジスタＭ６３、Ｍ６５をオンにする。例えば、信号ＳＧＤ１を７．０Ｖ、信号ＳＧＤ２を３．３Ｖにする。すると、ノードＡ６に電圧ＶＤＤＭ１（４．０Ｖ）が供給され、ノードＢ６に電圧ＶＤＤＭ２（１．０Ｖ）が入力される。初期化動作によってトランジスタＭ６６をオン、トランジスタＭ６７をオフになるように、電圧ＶＤＤＭ１、ＶＤＤＭ２、ＶＢＧＤＤ、ＶＢＧＳＳ等が設定される。
なお、図６Ｂの例では、初期化動作期間において“Ｈ”の信号ＲＳＴ、ＣＲＥＢ、及び“Ｌ”の信号ＣＲＥが回路２５に入力され、ノードＡ５は“Ｈ”のデータＲＯが入力されている。よって、ノードＢ５は電圧ＶＳＳＭ３が入力される。
信号ＳＧＤ１、ＳＧＤ２を“Ｌ”（電圧ＶＳＳＭ）にすると、トランジスタＭ６３、Ｍ６５がオフになり、ノードＡ６、Ｂ６の初期化が終了する。初期化動作後は、ノードＡ５とノードＡ６間、ノードＢ５とノードＢ６間はそれぞれ容量結合しているので、ノードＡ５、Ｂ５の電圧に応じて、ノードＡ６、Ｂ６の電圧はそれぞれ変化する。ノードＡ５に入力されるデータＲＯが“Ｈ”から“Ｌ”に変化すると、ノードＡ６の電圧が低下してトランジスタＭ６６がオフになる。また、トランジスタＭ６０がオフになり、ノードＢ５の電圧が上昇する。すると、ノードＢ６の電圧も上昇し、トランジスタＭ６７がオンになり、ノードＹ５はデータＤＯとして“Ｌ”（電圧ＶＳＳＭ）を出力する。逆に、ノードＡ５にデータＲＯとして“Ｈ”が入力されると、ノードＹ５はデータＤＯとして“Ｈ”を出力する。
電圧ＶＤＤＭ１が電圧ＶＤＤＭと同じ電圧である場合、ノードＡ５に“Ｈ”が入力されると、データＤＯとして電圧ＶＤＤＭからトランジスタＭ６６のＶｔだけ低下した電圧が出力される。電圧ＶＤＤＭ１を電圧ＶＤＤＭよりも大きくすることで、ノードＡ５に“Ｈ”が入力された時のデータＤＯの電圧低下を抑えることができる。また、ノードＡ５とノードＡ６を容量素子ＣＯ１で分離し、かつ、上記の初期化動作を行なうことで、実動作時にノードＡ５の充放電でデータＤＯの出力を切り替えることができる。同様にノードＢ５とノードＢ６を容量素子ＣＯ２で分離し、かつ、上記の初期化動作を行なうことで、実動作時にノードＢ５の充放電でデータＤＯの出力を切り替えることができる。すなわち、ノードＡ６およびノードＢ６の充放電が不要になるため、回路２６の動作速度の向上が可能である。
＜＜動作例＞＞
図７、図８は、記憶装置１００の動作例を説明するタイミングチャートである。なお、図８において、ｔＷＣＹは書込みサイクル時間であり、ｔＷＰＷは書込みパルス幅であり、ｔＲＣＹは読出しサイクル時間であり、ｔＲＡＣは読出しアクセス時間である。（ａ１）、（ａ２）、（ａ３）はアドレスであり、（／ａ１）、（／ａ２）、（／ａ３）は（ａ１）、（ａ２）、（ａ３）の反転アドレスである。データＲＯ［３１：０］は、読出し回路１２５がメモリセルアレイ１１０から読み出したデータである。データ（ａ１）はアドレス（ａ１）のメモリセル１１に書き込まれるデータであり、データ（ａ２）は、アドレス（ａ２）のメモリセル１１から読み出されたデータである。
＜初期化動作、スタンバイ状態＞
初期化動作は、書込み動作及び読出し動作が可能な状態に記憶装置１００を設定するための動作であり、例えば、電源投入後に実行される。具体的には、読出しビット線ＲＢＬ、並びに回路２６のノードＡ６、Ｂ６それぞれに初期電圧が入力される。
図７に示すように、信号ＰＲＥＰ、ＣＲＥＢ、ＳＧＤ１、ＳＧＤ２が“Ｈ”になる。信号ＷＥ、ＲＥは“Ｌ”である。回路２５において、読出しビット線ＲＢＬに電圧ＶＣＨが入力される。回路２５において、トランジスタＭ５３はオンになり、ノードＹ４は電圧ＶＤＤＭに固定される。よって、読出し回路１２５は、データＲＯ［３１：０］として、ｆｆｆｆｆｆｆｆ（１６進法）を出力する。回路２６のノードＡ６、Ｂ６には、電圧ＶＤＤＭ１、ＶＤＤＭ２が入力される。信号ＳＧＤ１、ＳＧＤ２が“Ｌ”になると、記憶装置１００はスタンバイ状態になる。
＜書込み動作＞
図８を参照して、書込み動作の一例を説明する。信号ＷＥ、ＲＥはそれぞれ“Ｈ”（“１”）、“Ｌ”（“０”）である場合、記憶装置１００は書込み動作を実行する。
期間Ｔ１では、書込みワード線ＷＷＬ、書込みビット線ＷＢＬのディスチャージが行われる。信号ＰＲＥＰは“Ｈ”である。書込みワード線ＷＷＬ＜０＞〜ＷＷＬ＜３１＞には行デコーダ１２２によって電圧ＶＳＳＭが入力され、書込みビット線ＷＢＬ＜０＞〜ＷＢＬ＜３１＞には書込み回路１２４によって電圧ＶＳＳＭが入力される。書込み動作の間、行デコーダ１２２は読出しワード線ＲＷＬ＜０＞〜ＲＷＬ＜３１＞を電圧ＶＳＳに固定する。
期間Ｔ２では、アドレス信号ＲＡ［４：０］が指定するメモリセル１１にデータが書き込まれる。信号ＰＲＥＰ、ＰＲＥＮは“Ｌ”、“Ｈ”である。書込み回路１２４によって、書込みビット線ＷＢＬ＜０＞〜ＷＢＬ＜３１＞にデータＤＩＮ［０］〜ＤＩＮ［３１］がそれぞれ書き込まれる。行デコーダ１２２はアクティブになり、アドレス信号ＲＡ［４：０］、ＲＡＢ［４：０］をデコードする。例えば、アドレス（ａ１）が“００００１”である場合、行デコーダ１２２は書込みワード線ＷＷＬ＜１＞に“Ｈ”の選択信号を出力する。よって、メモリセル１１＜１，０＞〜１１＜１，３１＞は選択状態になる。トランジスタＭ１＜１，０＞〜Ｍ１＜１，３１＞はオンになり、データＤＩＮ［０］〜ＤＩＮ［３１］はノードＳＮ＜１，０＞〜ＳＮ＜１，３１＞にそれぞれ書き込まれる。信号ＰＲＥＰ、ＰＲＥＮが“Ｈ”、“Ｌ”になると、書き込み動作の１サイクルが終了し、全てのメモリセル１１が非選択状態になる。
＜読出し動作＞
図８を参照して、読出し動作の一例を説明する。信号ＷＥ、ＲＥは“Ｌ”、“Ｈ”である場合、記憶装置１００は読出し動作を実行する。
期間Ｔ３では、読出しビット線ＲＢＬのリセット、及び読出しワード線ＲＷＬのディスチャージが行われる。信号ＰＲＥＰ、ＲＳＴ、ＣＲＥ、ＣＲＥＢはそれぞれ“Ｈ”、“Ｈ”、“Ｌ”、“Ｈ”である。読出しワード線ＲＷＬ＜０＞〜ＲＷＬ＜３１＞は行デコーダ１２２によって電圧ＶＳＳＭに固定される。読出しビット線ＲＢＬ＜０＞〜ＲＢＬ＜３１＞は読出し回路１２５によって電圧ＶＣＨに固定され、回路２５の出力ノード（ノードＹ４）は、電圧ＶＤＤＭに固定される。なお、書込みワード線ＷＷＬ＜０＞〜ＷＷＬ＜３１＞は、読出し動作の間、行デコーダ１２２によって電圧ＶＳＳに固定される。
期間Ｔ４では、メモリセルアレイ１１０からデータ（ａ２）が読み出される。信号ＰＲＥＰ、ＰＲＥＮは“Ｌ”、“Ｈ”である。行デコーダ１２２はアクティブになり、アドレス信号ＲＡ［４：０］、ＲＡＢ［４：０］をデコードする。例えば、アドレス（ａ２）が“０００１０”である場合、行デコーダ１２２は読出しワード線ＲＷＬ＜２＞に“Ｈ”の選択信号を出力して、メモリセル１１＜２，０＞〜１１＜２，３１＞を選択状態にする。トランジスタＭ３＜２，０＞〜Ｍ３＜２，３１＞がそれぞれオンになり、メモリセル１１＜２，０＞〜１１＜２，３１＞の保持データは、読出しビット線ＲＢＬ＜０＞〜ＲＢＬ＜３１＞にそれぞれ書き込まれる。読出し回路１２５は、読出しビット線ＲＢＬ＜０＞〜ＲＢＬ＜３１＞のデータを読出し、データＲＯ［３１：０］として、出力回路１２６に出力する。より具体的には、読出しビット線ＲＢＬの電圧に応じて、回路２５のノードＹ４の電圧が決定する。ノードＹ４の電圧に応じて、回路２６は、データＤＯとして“０”（“Ｌ”）または“１”（“Ｈ”）を出力する。読出しアクセス時間ｔＲＡＣは、信号ＣＲＥおよびＰＲＥＮがそれぞれ“Ｌ”から“Ｈ”に遷移してから、ノードＹ４の電圧が“０”または“１”であるかが確定するまでの時間である。
図５、図８、図９を参照して、メモリセル１１、回路２５の動作例を説明する。図９は、読出し動作での読出しビット線ＲＢＬ、ノードＹ４の出力波形を模式的に示す。
信号ＲＳＴが“Ｈ”になるとトランジスタＭ５４はオンになり、読出しビット線ＲＢＬが放電される。読出しビット線ＲＢＬの寄生容量は比較的大きいため、読出しビット線ＲＢＬへの一定電圧の入力を、充電ではなく放電によって行うことは、読出し速度の向上に有効である。信号ＲＳＴが“Ｌ”になるとトランジスタＭ５４はオフになり、読出しビット線ＲＢＬは電気的に浮遊状態になる。信号ＲＳＴが“Ｈ”である間、トランジスタＭ５３はオンであるため、ノードＹ４にデータ“１”（“Ｈ”）が書き込まれる。
次に、信号ＲＳＴを“Ｌ”にし、読出しワード線ＲＷＬの電圧を“Ｈ”にする。トランジスタＭ３はオンになる。ノードＳＮにデータ“０”が書き込まれている場合は、トランジスタＭ２はオフであるため、読出しビット線ＲＢＬ、ノードＹ４の電圧は変化しない。つまり、データＲＯとして“１”（“Ｈ”）が維持される。
他方、ノードＳＮにデータ“１”が書き込まれている場合は、トランジスタＭ２はオンである。したがって、トランジスタＭ２のドレイン電流によって、読出しビット線ＲＢＬが充電される。ノードＳＮは読出しビット線ＲＢＬと容量結合しているので、読出しビット線ＲＢＬの電圧の上昇に伴い、ブートストラップ効果によりノードＳＮの電圧も上昇する。そのため、トランジスタＭ２のドレイン電流は増加し、読出しビット線ＲＢＬの充電が加速される。やがて、トランジスタＭ５２がオンになると、ノードＹ４は放電され、データＲＯは“０”（“Ｌ”）になる。
なお、データＲＯは、メモリセル１１の保持データの反転データであることに留意されたい。よって、データＤＯも反転データである。データＤＯとメモリセル１１の保持データの論理を同じにするためには、データＲＯを反転できるように回路２６の回路構成を変更すればよい。例えば、ノードＢ５を容量素子ＣＯ１に電気的に接続し、ノードＡ５を容量素子ＣＯ２に電気的に接続する。
なお、容量素子ＣＳ１がノードＳＮとＶＳＳＭ線との間を容量結合している場合、読出しビット線ＲＢＬの電圧は点線で示すように変化する。この場合、ブートストラップ効果は得られないため、読出しビット線ＲＢＬの充電速度は遅い。読出しワード線ＲＷＬが選択状態である期間に、読出しビット線ＲＢＬはデータ判定可能な電圧に昇圧されない場合もある。つまり、ブートストラップ効果を用いることで、読出しアクセス時間ｔＲＡＣの短縮、読出しエラーの低減が可能である。
読出し速度の向上のため、電圧Ｖｂｇ２によってトランジスタＭ２のＶｔを負電圧側にシフトさせ、オン電流特性を向上させることが好ましい。この場合、非選択メモリセル１１から読出しビット線ＲＢＬへのリーク電流の増加が問題になる。非選択メモリセル１１からのリーク電流は、データ保持時間を短くするだけでなく、データの読出しエラーの原因となる。そのため、トランジスタＭ３はオン電流特性よりもオフ電流特性を優先し、電圧Ｖｂｇ３は電圧Ｖｂｇ２よりも低くする。
データを長時間保持するために、トランジスタＭ１のオフ電流は低いことが好ましい。そのため、電圧Ｖｂｇ１は電圧Ｖｂｇ３と等しいか、より低いことが好ましい。
メモリセル１１は３Ｔ１Ｃ型であるため、読出しビット線ＲＢＬの電圧のＶｔ落ちが顕在化するが、ブートストラップ効果により、読出しビット線ＲＢＬの電圧のＶｔ落ちを防ぐことが可能である。つまり、メモリセル１１にブートストラップ効果を備える３Ｔ１Ｃ型ゲインセルを適用することで、高いデータ保持特性と高動作速度とが実現されている記憶装置１００を提供することができる。さらに、読出し回路１２５に充電型ダイナミックロジック回路を採用することは、読出しアクセス時間ｔＲＡＣの短縮に有効である。
（メモリセルの変形例）
図１０に、ブートストラップ効果を備えるメモリセルの他の構成例を示す。図１０に示すメモリセル１２はメモリセル１１の変形例であり、トランジスタＭ５〜Ｍ７、容量素子ＣＳ５、ノードＳＮ、ノードＮ６を有する。トランジスタＭ５〜Ｍ７は、書込みトランジスタ、読出しトランジスタ、選択トランジスタである。トランジスタＭ５〜Ｍ７のバックゲートは、配線ＢＧＣ１〜ＢＧＣ３に電気的に接続される。容量素子ＣＳ５の第１端子、第２端子は、ノードＳＮ、Ｎ６に電気的に接続される。ノードＮ６は、トランジスタＭ６とトランジスタＭ７との接続ノードである。電圧Ｖｂｇ１〜Ｖｂｇ３はメモリセル１１と同様に設定される。
メモリセル１２はメモリセル１１と同様に動作する。読出しワード線ＲＷＬが選択されると、トランジスタＭ７がオンになる。ノードＳＮで“１”を保持しているとき、ノードＮ６はトランジスタＭ６のドレイン電流により充電される。よって、ブートストラップ効果により、ノードＮ６の電圧の上昇に合わせて、ノードＳＮの電圧も上昇する。その結果、読出しビット線ＲＢＬの電圧上昇が加速される。
記憶装置１００にはｐチャネル型トランジスタが用いられない。マスク枚数を低減できるため、作製コストを低減できる。相補型回路は、ラッチアップしないように設計する必要があるが、記憶装置１００はラッチアップから解放されるため、レイアウトの自由度が高く、パターンを高密度に配置することができる。
単一導電型のダイナミックロジック回路が用いられているため、周辺回路１２０のトランジスタ数は少ない。周辺回路１２０のトランジスタ数の削減は、記憶装置１００の小型化、低消費電力化に有効である。表１に、周辺回路１２０のトランジスタ数と、非特許文献２のＯＳ記憶装置の周辺回路のトランジスタ数の比較を示す。なお、周辺回路１２０の３２本のビット線あたりのトランジスタ数は、読出し回路１２５のトランジスタ数であり、出力回路１２６のトランジスタは含まれない。非特許文献２の周辺回路は、ＣＭＯＳスタティックロジック回路で構成されている。非特許文献２のトランジスタ数は、行デコーダ１２２、書込み回路１２４、読出し回路１２５に対応するＣＭＯＳスタティックロジック回路のトランジスタ数の概算値である。
上述したように、本実施の形態によって、高動作速度、高書換え耐性、高データ保持特性、低消費電力、及びトランジスタ数の低減が実現されたＯＳ記憶装置を提供することが可能である。後述の実施例２において、本実施の形態のＯＳ記憶装置の具体的な性能を説明する。
〔実施の形態２〕
ＯＳトランジスタの製造技術はＣＭＯＳ製造技術と互換性があり、ＯＳトランジスタが用いられた単一導電型記憶装置はＣＭＯＳロジック回路上に積層することができる。本実施の形態では、Ｓｉトランジスタが用いられたＣＭＯＳ回路と、ＯＳトランジスタが用いられた単一導電型回路とを有する半導体装置について説明する。
実施の形態１の記憶装置は、ＯＳトランジスタのみで構成する場合、比較的小規模な（例えば、１２８ビット乃至１Ｍビット）記憶装置に好適である。
例えば、図１１に示すアプリケーションプロセッサ（ＡＰ）２００の組み込み記憶装置２０５に、実施の形態１の記憶装置が用いられる。図１１は、ＡＰ２００のチップの模式図である。ＡＰ２００は、システムオンチップである。ＡＰ２００を構成するチップは、ＣＭＯＳトランジスタ層２２１とＯＳトランジスタ層２２２との積層構造をもつ。ＣＭＯＳトランジスタ層２２１には、ＡＰ２００を構成する各種の機能回路、例えば、ＣＰＵ２１０、バス２１１、周辺回路２１３、２１５、入出力インターフェース回路２１７が設けられている。周辺回路２１３、２１５には、電源回路、通信回路、画像処理回路、音響処理回路などが設けられる。
ＯＳトランジスタ層２２２に複数の組み込み記憶装置２０５が設けられる。なお、組み込み記憶装置２０５の数は単数でもよい。組み込み記憶装置２０５と、ＣＰＵ２１０等とのデータのやり取りは、バス２１１を介してＣＰＵ２１０で行われる。組み込み記憶装置２０５は、例えば、ＡＰ２００の設定データを記憶する。このような用途では、外付けのＥＥＰＲＯＭチップを使用することができるが、組み込み記憶装置２０５を用いることは、ＡＰ２００の低コスト化、小型化、低消費電力化等に有効である。
ＣＭＯＳトランジスタ層２２１に複数のＯＳトランジスタ層２２２を積層することができる。例えば、２層のＯＳトランジスタ層２２２を設けた場合、下層に、組み込み記憶装置２０５の周辺回路を設け、上層にメモリセルアレイを設ける。または、下層に周辺回路およびメモリセルアレイを設け、上層にメモリセルアレイを設ける。
もちろん、実施の形態１の記憶装置が適用可能な半導体装置は、アプリケーションプロセッサに限定されない。マイクロコントローラユニット（ＭＣＵ）、ＣＰＵ、ＧＰＵ、ＦＰＧＡ、撮像装置、表示装置など各種の半導体装置に、実施の形態１の記憶装置を設けることができる。
例えば、図１２Ａに示す演算処理装置２３０は、複数の組み込み記憶装置２３５を有する。組み込み記憶装置２３５には実施の形態１の記憶装置を用いることができる。演算処理装置２３０は、バスインターフェース（Ｉ／Ｆ）２３１、複数の処理エンジン（ＰＥ、Ｐｒｏｃｅｓｓｉｎｇ Ｅｎｇｉｎｅ）２３３をさらに有する。バスＩ／Ｆ２３１を介して、演算処理装置２３０と外部記憶装置２３９間のデータ伝送が行われる。外部記憶装置２３９には、例えば、ＤＲＡＭ、フラッシュメモリ、ＳＲＡＭなどが用いられる。
演算処理装置２３０のチップの構造はＡＰ２００と同様の積層構造である。組み込み記憶装置２３５はＯＳトランジスタ層に設けられ、バスＩ／Ｆ２３１、ＰＥ２３３はＣＭＯＳトランジスタ層に設けられる。ＰＥ２３３はＳｉトランジスタが用いられたＣＭＯＳロジック回路で構成され、演算処理を行う。図１２Ｂに示すように、組み込み記憶装置２３５はＰＥ２３３に積層されている。組み込み記憶装置２３５はメモリセルアレイ２３６、周辺回路２３７を有する。メモリセルアレイ２３６、周辺回路２３７はＯＳトランジスタで構成される。組み込み記憶装置２３５はトランジスタ数が少ないため、占有面積を大幅に増やすことなくＰＥ２３３に積層することが可能である。図１２Ｂに示す制御回路２２４は、ＣＭＯＳロジック回路で構成される。制御回路２２４は、例えば、組み込み記憶装置２３５の制御信号の生成、およびＰＥ２３３とバスＩ／Ｆ２３１との間のデータ伝送の制御を行う。
並列演算処理を行うため、複数のＰＥ２３３がアレイ状に設けられている。演算処理装置で並列演算処理を効率よく行うためには、低消費電力、高動作速度、かつ高書換え耐性の組み込み記憶装置が求められている。組み込み記憶装置２３５はこのような要求を満たすことが可能である。ＰＥ２３３に近接して組み込み記憶装置２３５を設けることで、データ伝送に要する時間および電力を低減でき、かつＰＥ２３３を高効率で動作させることができる。低消費電力で高性能な演算処理装置２３０を提供することができるため、演算処理装置２３０は、科学技術計算、機械学習（例えば、深層学習）等に適しており、例えば、機械学習用のアクセラレータとして用いることができる。
図１３に示すように、実施の形態１の記憶装置１００を組み見込んだプロセッサチップ７０１０は、様々な電子機器に組み込むことができる。
ロボット７１００は、照度センサ、マイクロホン、カメラ、スピーカ、ディスプレイ、各種センサ（赤外線センサ、超音波センサ、加速度センサ、ピエゾセンサ、光センサ、ジャイロセンサなど）、および移動機構などを備える。プロセッサチップ７０１０は、これら周辺装置を制御する。
マイクロホンは、使用者の音声および環境音などのオーディオ信号を検知する機能を有する。また、スピーカは、音声および警告音などのオーディオ信号を発する機能を有する。ロボット７１００は、マイクロホンを介して入力されたオーディオ信号を解析し、必要なオーディオ信号をスピーカから発することができる。ロボット７１００は、マイクロホン、およびスピーカを用いて、使用者とコミュニケーションをとることが可能である。
カメラは、ロボット７１００の周囲の画像を撮像する機能を有する。また、ロボット７１００は、移動機構を用いて移動する機能を有する。ロボット７１００は、カメラを用いて周囲の画像を撮像し、画像を解析して移動する際の障害物の有無などを察知することができる。
飛行体７１２０は、プロペラ、カメラ、およびバッテリなどを有し、自律して飛行する機能を有する。プロセッサチップ７０１０はこれら周辺機器を制御する。例えば、プロセッサチップ７０１０は、カメラで撮影した画像データを解析し、移動する際の障害物の有無などを察知することができる。
掃除ロボット７１４０は、上面に配置されたディスプレイ、側面に配置された複数のカメラ、ブラシ、操作ボタン、各種センサなどを有する。図示されていないが、掃除ロボット７１４０には、タイヤ、吸い込み口等が備えられている。掃除ロボット７１４０は自走し、ゴミを検知し、下面に設けられた吸い込み口からゴミを吸引することができる。例えば、プロセッサチップ７０１０は、カメラが撮影した画像を解析し、壁、家具または段差などの障害物の有無を判断することができる。また、画像解析により、配線などブラシに絡まりそうな物体を検知した場合は、ブラシの回転を止めることができる。
自動車７１６０は、エンジン、タイヤ、ブレーキ、操舵装置、カメラなどを有する。例えば、プロセッサチップ７０１０は、ナビゲーション情報、速度、エンジンの状態、ギアの選択状態、ブレーキの使用頻度などのデータに基づいて、自動車７１６０の走行状態を最適化するための制御を行う。
プロセッサチップ７０１０は、テレビジョン受像（ＴＶ）装置７２００、スマートフォン７２１０、ＰＣ（パーソナルコンピュータ）７２２０、７２３０、ゲーム機７２４０、７２６０等に組み込むことができる。例えば、ＴＶ装置７２００に内蔵されたプロセッサチップ７０１０は画像エンジンとして機能させることができる。例えば、プロセッサチップ７０１０は、ノイズ除去、解像度アップコンバージョンなどの画像処理を行う。スマートフォン７２１０は、携帯情報端末の一例である。スマートフォン７２１０は、マイクロホン、カメラ、スピーカ、各種センサ、および表示部を有する。プロセッサチップ７０１０によってこれら周辺機器が制御される。
ＰＣ７２２０、７２３０はそれぞれノート型ＰＣ、据え置き型ＰＣの例である。ＰＣ７２３０には、キーボード７２３２、およびモニタ装置７２３３が無線又は有線により接続可能である。ゲーム機７２４０は携帯型ゲーム機の例である。ゲーム機７２６０は据え置き型ゲーム機の例である。ゲーム機７２６０には、無線または有線でコントローラ７２６２が接続されている。コントローラ７２６２に、プロセッサチップ７０１０を組み込むこともできる。
〔実施の形態３〕
図１４Ａ、図１４Ｂを参照して、ＯＳトランジスタの構成例を説明する。図１４Ａ、図１４Ｂの左側にＯＳトランジスタのチャネル長方向の断面図を示し、右側にＯＳトランジスタのチャネル幅方向の断面図を示す。
図１４Ａに示すＯＳトランジスタ５００１は絶縁表面に形成される。ここでは、絶縁層５０２１上に形成されている。ＯＳトランジスタ５００１は、絶縁層５０２８、５０２９で覆われている。ＯＳトランジスタ５００１は、絶縁層５０２２〜５０３１、金属酸化物層５０１１〜５０１３、導電層５０５０〜５０５４を有する。
図中の絶縁層、金属酸化物層、導電層等は、単層でも積層でもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、化学気相堆積法（ＣＶＤ法）、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。
金属酸化物層５０１１〜５０１３をまとめて金属酸化物層５０１０と呼ぶ。図１４Ａに示すように、金属酸化物層５０１０は金属酸化物層５０１１、金属酸化物層５０１２、金属酸化物層５０１３の順に積層している部分を有する。ＯＳトランジスタ５００１がオン状態のとき、チャネルは金属酸化物層５０１２に主に形成される。
ＯＳトランジスタ５００１のゲート電極は導電層５０５０で構成され、ソース電極またはドレイン電極として機能する一対の電極は、導電層５０５１、５０５２で構成される。金属酸化物層５０１０、導電層５０５０〜５０５２はそれぞれバリア層として機能する絶縁層５０３１に覆われている。バックゲート電極は導電層５０５３と導電層５０５４との積層で構成される。ＯＳトランジスタ５００１はバックゲート電極を有さない構造としてもよい。後述するＯＳトランジスタ５００３も同様である。ゲート（フロントゲート）側のゲート絶縁層は絶縁層５０２７で構成され、バックゲート側のゲート絶縁層は、絶縁層５０２４〜５０２６の積層で構成される。
図１４Ａは、金属酸化物層５０１０が３層構造の例であるが、これに限定されない。金属酸化物層５０１０は、例えば、金属酸化物層５０１１または金属酸化物層５０１３のない２層構造とすることができるし、金属酸化物層５０１１〜５０１３の何れか１層で構成してもよい。または、金属酸化物層５０１０を４層以上の金属酸化物層で構成してもよい。
導電層５０５０〜５０５４に用いられる導電材料には、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。
例えば、導電層５０５３は、水素に対するバリア性を有する導電層（例えば、窒化タンタル層）とし、導電層５０５４は、導電層５０５３よりも導電率の高い導電層（例えばタングステン層）とすることが好ましい。このような構造であることで、導電層５０５３と導電層５０５４の積層は配線としての機能と、金属酸化物層５０１０への水素の拡散を抑制する機能とをもつ。
絶縁層５０２１〜５０３１に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層５０２１〜５０３１はこれらの絶縁材料でなる単層、または積層して構成される。絶縁層５０２１〜５０３１を構成する層は、複数の絶縁材料を含んでいてもよい。
本明細書において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
ＯＳトランジスタ５００１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層）によって金属酸化物層５０１０が包み込まれる構造であることが好ましい。このような構造であることで、金属酸化物層５０１０から酸素が放出されること、金属酸化物層５０１０への水素の侵入を抑えることができるので、ＯＳトランジスタ５００１の信頼性、電気特性を向上できる。例えば、絶縁層５０３１をバリア層として機能させ、かつ絶縁層５０２１、５０２２、５０２４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。
図１４Ｂに示すＯＳトランジスタ５００３は、ＯＳトランジスタ５００１の変形例であり、主に、ゲート電極の構造が異なる。絶縁層５０２８、５０３１に形成された開口部に、金属酸化物層５０１３、絶縁層５０２７、導電層５０５０が設けられている。つまり、この開口部を利用して、ゲート電極が自己整合的に形成されている。よって、開口部の大きさによって、ゲート電極幅を制御できるため、チャネル長の短いＯＳトランジスタの作製が容易である。さらに、ゲート電極（５０５０）がゲート絶縁層（５０２７）を介してソース電極およびドレイン電極（５０５１、５０５２）と重なる領域を有していないので、ゲート−ソース間の寄生容量、ゲートードレイン間の寄生容量が低減され、周波数特性が向上される。
本実施例では、ＯＳダイナミックロジック回路について説明する。
６０ｎｍ ＯＳトランジスタ プロセスによって４段シフトレジスタ１８０を作製した。図１５Ａに示すように、４段シフトレジスタ１８０はシフトレジスタ１８１＿１〜１８１＿４を有し、クロック信号φ１〜φ４、電圧ＶＤＤＤ、ＶＳＳＳが入力される。シフトレジスタ１８１＿１はＯＳダイナミックロジック回路であり、トランジスタＭ８１〜Ｍ８６、ノードＩＮ、Ｙ８、Ｙ９を有する。ノードＹ８、Ｙ９はダイナミックノードである。トランジスタＭ８３のゲートが入力ノードであり、ノードＹ９が出力ノードである。ノードＹ９は、シフトレジスタ１８１＿２の入力ノードに電気的に接続される。トランジスタＭ８１はＯＳトランジスタであり、トランジスタＭ８１〜Ｍ８６のチャネル形成領域は、結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物層で形成されている。シフトレジスタ１８１＿２〜１８１＿４は、シフトレジスタ１８１＿１と同じ回路構成である。
図１５Ｂは、４段シフトレジスタ１８０の動作波形の測定結果を示す。電圧ＶＳＳＳ、ＶＤＤＤは０Ｖ、３．３Ｖである。クロック信号φ１〜φ４の“Ｌ”、“Ｈ”は０Ｖ、５．０Ｖである。図１５Ｂにおいて、信号ＩＮはノードＩＮに入力されるパルス信号であり、信号ＯＵＴ１〜ＯＵＴ４は、シフトレジスタ１８１＿１〜１８１＿４の出力信号である。信号ＩＮは、シフトレジスタ１８１＿１〜１８１＿３によって順次シフトされる。シフトレジスタ１８１＿３がシフトしたパルス信号を出力し、クロック信号φ４が立ち下がったときに、クロック信号φ１〜φ４、電圧ＶＤＤＤの入力を停止する。１秒後、クロック信号φ１〜φ４、電圧ＶＤＤＤを再入力すると、シフトレジスタ１８１＿４は、シフトされたパルスを出力する。つまり、パワーゲーティング後に４段シフトレジスタ１８０は正常に動作した。これは、パワーゲーティングの間に、シフトレジスタ１８１＿１〜１８１＿４のノードＹ８、Ｙ９の電圧が保持されているためである。
従って、本実施例によって、ＯＳトランジスタを用いたダイナミックロジック回路は、ダイナミックノードの電圧を保持するための回路を設けなくとも、パワーゲーティングが可能であることが示された。
本実施例では、実施の形態１の記憶装置１００の設計、作製、性能等について説明する。
＜動作速度＞
メモリセル１１、１９について、シミュレーションによってデータ“１”の読出しアクセス時間ｔＲＡＣを計算した。図１６に計算結果を示す。トランジスタＭ１〜Ｍ３のＷ／Ｌ（チャネル幅／チャネル長）は、６０ｎｍ／６０ｎｍである。容量素子ＣＳ１の容量は１．２ｆＦである。トランジスタＭ１〜Ｍ３のバックゲート電圧（Ｖｂｇ１〜Ｖｂｇ３）は、−５Ｖ、８Ｖ、２Ｖであり、電圧ＶＳＳＭ、ＶＤＤＭは０Ｖ、３．３Ｖである。作製プロセスのパラメータはティピカル（Ｔｙｐｉｃａｌ）値であり、温度は室温（Ｒ．Ｔ．）である。
メモリセル１９は、比較例であり、容量素子ＣＳ１の第１端子、第２端子はノードＳＮ、ＶＳＳＭ線に電気的に接続している。この点以外は、メモリセル１１と同じ構成である。読出しワード線ＲＷＬが選択状態になっても、メモリセル１９には、ブートストラップ効果は生じない。他方、メモリセル１１にはブートストラップ効果が発生するため、メモリセル１１の読出しアクセス時間ｔＲＡＣは３３％短縮する。このように、ブートストラップ効果によって、ノードＳＮを昇圧することは、読出し速度の向上に非常に有効である。
６０ｎｍ ＯＳトランジスタ プロセスによって記憶装置１００を作製した。ＯＳトランジスタのチャネル形成領域は結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物層で形成した。図１７Ａ、図１７Ｂは、作製した記憶装置１００の室温でのシュムプロット（ＶＤＤＭ／ＶＨ 対 ｔＷＰＷ）、（ＶＤＤＭ／ＶＨ 対 ｔＲＡＣ）をそれぞれ示す。電圧ＶＨは、制御信号（ＷＥ、ＲＥ、ＰＲＥＰ等）の“Ｈ”の電圧である。メモリセル１１のトランジスタＭ１〜Ｍ３のバックゲート電圧は、−７Ｖ、５Ｖ、０Ｖである。回路２５のトランジスタＭ５１、Ｍ５２のバックゲート電圧は５Ｖである。電圧ＶＤＤＭ／ＶＨが３．３Ｖ／５．０Ｖのときパルス幅ｔＷＰＷ、読出しアクセス時間ｔＲＡＣはそれぞれ２０ｎｓ、４５ｎｓである。つまり、書き込み／読出し時間は２０ｎｓ／４５ｎｓを達成でき、かつ、書込み／読出しエネルギーは９７．９ｐＪ／５８．６ｐＪを達成できている。
＜書き換え耐性・１＞
２Ｔ１Ｃゲインセルであるテスト回路１５を用いて、環境温度が室温（２７℃）の場合の書込み／読出し（書き換え）サイクル試験を行った。図１８Ａに示すように、テスト回路１５は、トランジスタＭ１１、Ｍ１２、容量素子ＣＳ１１、ノードＳＮ、書込みワード線ＷＷＬ、読出しワード線ＲＷＬ、書込みビット線ＷＢＬ、読出しビット線ＲＢＬ、配線ＰＬを有する。トランジスタＭ１１は書込みトランジスタであり、トランジスタＭ１２は読出しトランジスタである。トランジスタＭ１１、Ｍ１２はバックゲートを有するＯＳトランジスタであり、チャネル形成領域は結晶性Ｉｎ−Ｇａ−Ｚｎ酸化物層で形成される。トランジスタＭ１１、Ｍ１２のＷ／Ｌは、５００ｎｍ／５００ｎｍ、６０ｎｍ／６０ｎｍである。
書込み／読出しサイクル試験において、トランジスタＭ１１のバックゲートは−７Ｖに固定され、トランジスタＭ１２のバックゲートは電気的に浮遊状態である。読出しビット線ＲＢＬに１．８Ｖ、配線ＰＬに０Ｖの電圧が入力される。書込みサイクル、読出しサイクルでのパルス幅ｔＷＰＷはそれぞれ１０ｎｓ、１００ｎｓである。書込みワード線ＷＷＬの“Ｈ”／“Ｌ”は３．３Ｖ／０Ｖ、書込みビット線ＷＢＬの“Ｈ”／“Ｌ”は１．８Ｖ／０Ｖである。
書込みサイクルでは、データ“１”または“０”をノードＳＮに交互に書込んだ。データ“１”（または“０”）の書込みサイクル数の累積が１０のｎ乗（ｎは０乃至１４の整数）になる毎に、読出しサイクルを実行した。読出しサイクルでは、先ず、データ“１”または“０”をノードＳＮに書込み、次いで、データ読出し動作を繰り返し、トランジスタＭ１２のＩＰＬ−ＶＲＷＬ特性を測定した。ＩＰＬは、配線ＰＬを流れる電流であり、ＶＲＷＬは読出しワード線ＲＷＬの電圧である。電圧ＶＲＷＬを、データ“１”の読出しサイクルでは−３．０Ｖから１．０Ｖに＋０．０５Ｖずつ変化させ、データ“０”の読出しサイクルでは０Ｖから４．０Ｖに＋０．０５Ｖずつ変化させた。図１８Ｂは、データ“１”／“０”がノードＳＮで保持されているときのＩＰＬ−ＶＲＷＬ特性曲線を示す。平方根外挿法を用いて、測定したＩＰＬ−ＶＲＷＬ特性曲線から、トランジスタＭ１２のＶｔをそれぞれ計算した。図１８Ｃに計算結果を示す。データ“１”を保持しているときと、データ“０”を保持しているときのＶｔの差は、１０１４書込みサイクル後で約２．５Ｖである。したがって、１０１４書込みサイクル後でも、十分なマージンで２つの状態を互いに区別できている。
本書込み／読出しサイクル試験の結果は、テスト回路１５を用いた記憶装置１００は１０１４サイクルに耐えることができ、これは高書換え耐性を意味する。
＜書き換え耐性・２＞
図１９Ａに示すテスト回路１６を用いて、環境温度が８５℃の場合の書込み／読出し（書き換え）サイクル試験を行った。テスト回路１６は、テスト回路１５と同様の２Ｔ１Ｃゲインセルである。テスト回路１６とテスト回路１５の違いは、トランジスタＭ１２に換えて、ｐチャネル型のＳｉトランジスタ（バルクトランジスタ）であるトランジスタＭ１３を用いる点である。トランジスタＭ１２と同様に、トランジスタＭ１３も読出しトランジスタとして機能する。
テスト回路１６を用いた書込み／読出しサイクル試験において、トランジスタＭ１１のバックゲートは−３Ｖに固定されている。読出しビット線ＲＢＬに０Ｖ、配線ＰＬに１．２Ｖの電圧が入力される。書込みワード線ＷＷＬの“Ｈ”／“Ｌ”は２．５Ｖ／−０．８Ｖ、書込みビット線ＷＢＬの“Ｈ”／“Ｌ”は１．２Ｖ／０Ｖである。
テスト回路１５を用いた書込み／読出しサイクル試験と同様に、書込みサイクルでは、データ“１”または“０”をノードＳＮに交互に書込んだ。
また、データ“１”（または“０”）の書込みサイクル数の累積が１０のｎ乗（ｎは０乃至１４の整数）になる毎に、読出しサイクルを実行した。テスト回路１６を用いた書込み／読出しサイクル試験では、読出しサイクル実行時にＩＰＬを測定し、ＩＰＬの値からノードＳＮの電圧ＶＳＮを算出した。
図１９ＢにＶＳＮの計算結果を示す。１０１４書込みサイクル後において、データ“１”を保持しているときのＶＳＮは０．６３Ｖ、データ“０”を保持しているときのＶＳＮは０．０１Ｖであった。データ“１”を保持しているときのＶＳＮと、データ“０”を保持しているときのＶＳＮの差は、約０．６２Ｖである。したがって、１０１４書込みサイクル後でも、２つの状態を互いに区別できている。
本書込み／読出しサイクル試験の結果は、環境温度が８５℃であっても、テスト回路１６を用いた記憶装置１００は１０１４サイクルに耐えることができ、これは高書換え耐性を意味する。
＜仕様＞
図２０Ａは、テスト回路１５を用いた記憶装置１００の顕微鏡写真を示す。なお、図２０Ａには出力回路１２６は示されていない。
図２０Ｂに記憶装置１００の仕様を示す。室温にて、記憶装置１００のスタンバイ状態でのスタティック電力（スタンバイ電力）は９．９ｎＷであり、書き込み動作および読み出し動作でのアクティブ電力は、９７．９μＷ／ＭＨｚおよび２５８．６μＷ／ＭＨｚである。回路２５の負荷容量が１０ｆＦであると想定した場合、アクティブ電力は１２３．６Ｗ／ＭＨｚと計算される。メモリセルアレイ１１０の記憶容量を１Ｍｂｉｔに拡張した場合、上記スタンバイ電力と、計算したアクティブ電力とから、アクティブ電力は１３３．７μＷ／ＭＨｚであると見積もられる。したがって、記憶装置１００は低消費電力である。
＜まとめ＞
６０ｎｍ ＯＳトランジスタ プロセスによって、１ｋビット ＯＳ記憶装置を作製した。書き込み時間は２０ｎｓであり、読出し時間は４５ｎｓであり、１０１４サイクルに耐え、これは高書換え耐性を意味する。作製したＯＳ記憶装置は、高動作速度、低消費電力など、組み込み記憶装置に求められる性能を達成できることが確認された。
１１、１２、１９：メモリセル、 １５、１６：テスト回路、 ２０、２２、２４、２５、２６：回路、 ２６Ａ：インバータ回路、 ２６Ｂ：出力バッファ回路、
１００：記憶装置、 １１０：メモリセルアレイ、 １２０：周辺回路、 １２２：行デコーダ、 １２４：書込み回路、 １２５：読出し回路、 １２６：出力回路、 １３０：デコーダ、 １３２：ワード線ドライバ、
１８０：４段シフトレジスタ、 １８１＿１、１８１＿２、１８１＿３、１８１＿４：シフトレジスタ、
２００：アプリケーションプロセッサ（ＡＰ）、 ２０５：組み込み記憶装置、 ２１０：ＣＰＵ、 ２１１：バス、 ２１３、２１５：周辺回路、 ２１７：入出力インターフェース回路、 ２２１：ＣＭＯＳトランジスタ層、 ２２２：ＯＳトランジスタ層、 ２２４：制御回路、 ２３０：演算処理装置、 ２３３：処理エンジン（ＰＥ）、 ２３５：組み込み記憶装置、 ２３６：メモリセルアレイ、 ２３７：周辺回路、 ２３９：外部記憶装置、
５００１、５００３：ＯＳトランジスタ、 ５０１０、５０１１、５０１２、５０１３：金属酸化物層、 ５０２１、５０２２、５０２３、５０２４、５０２５、５０２６、５０２７、５０２８、５０２９、５０３０、５０３１：絶縁層、 ５０５０、５０５１、５０５２、５０５３、５０５４：導電層、
７０１０：プロセッサチップ、 ７１００：ロボット、 ７１２０：飛行体、 ７１４０：掃除ロボット、 ７１６０：自動車、 ７２００：テレビジョン受像（ＴＶ）装置、 ７２１０：スマートフォン、 ７２２０：パーソナルコンピュータ（ＰＣ）、 ７２３０：パーソナルコンピュータ（ＰＣ）、 ７２３２：キーボード、 ７２３３：モニタ装置、 ７２４０：ゲーム機、 ７２６０：ゲーム機、 ７２６２：コントローラ、
Ａ０、Ａ１、Ａ３、Ａ４、Ａ５、Ａ６、Ｂ５、Ｂ６、Ｎ６、ＳＮ、Ｘ０、Ｘ１、Ｙ１、Ｙ２、Ｙ３、Ｙ４、Ｙ５：ノード、
ＣＯ１、ＣＯ２、ＣＳ１、ＣＳ５、ＣＳ１１：容量素子、
Ｍ１、Ｍ２、Ｍ３、Ｍ５、Ｍ６、Ｍ７、Ｍ１１、Ｍ１２、Ｍ１９、Ｍ２０、Ｍ２１、Ｍ２３、Ｍ２４、Ｍ２５、Ｍ２６、Ｍ２７、Ｍ２８、Ｍ４１、Ｍ４２、Ｍ４３、Ｍ４４、Ｍ５１、Ｍ５２、Ｍ５３、Ｍ５４、Ｍ６０、Ｍ６１、Ｍ６２、Ｍ６３、Ｍ６４、Ｍ６５、Ｍ６６、Ｍ６７、Ｍ８１、Ｍ８２、Ｍ８３、Ｍ８４、Ｍ８５、Ｍ８６：トランジスタ、
ＢＧＬ１、ＢＧＬ２、ＢＧＬ３、ＰＬ：配線、
ＲＢＬ：読出しビット線、 ＲＷＬ：読出しワード線、 ＷＢＬ：書込みビット線、 ＷＷＬ：書込みワード線

Claims (14)

  1. 書込みワード線、読出しワード線、書込みビット線、読出しビット線、第１配線、及びメモリセルを有し、
    前記メモリセルは、保持ノード、第１乃至第３トランジスタ、及び容量素子を有し、
    前記第１乃至第３トランジスタのチャネル形成領域はそれぞれ、金属酸化物層を有し、
    前記１乃至第３トランジスタのゲートは、前記書込みワード線、前記保持ノード、前記読出しワード線にそれぞれ電気的に接続され、
    前記第１トランジスタのソース及びドレインの一方は前記書込みビット線に電気的に接続され、他方は前記保持ノードに電気的に接続され、
    前記第２トランジスタ及び前記第３トランジスタは、前記読出しビット線と前記第１配線との間に直列に電気的に接続され、
    前記容量素子の第１端子は、前記保持ノードに電気的に接続され、
    前記容量素子の第２端子は、前記読出しビット線に電気的に接続されている半導体装置。
  2. 書込みワード線、読出しワード線、書込みビット線、読出しビット線、第１配線、及びメモリセルを有し、
    前記メモリセルは、保持ノード、第１乃至第３トランジスタ、及び容量素子を有し、
    前記第１乃至第３トランジスタのチャネル形成領域はそれぞれ、金属酸化物層を有し、
    前記第１乃至第３トランジスタのゲートは、前記書込みワード線、前記保持ノード、前記読出しワード線にそれぞれ電気的に接続され、
    前記第１トランジスタのソース及びドレインの一方は前記書込みビット線に電気的に接続され、他方は前記保持ノードに電気的に接続され、
    前記第２トランジスタ及び前記第３トランジスタは、前記第１配線と前記読出しビット線との間に電気的に直列に接続され、
    前記容量素子の第１端子は、前記保持ノードに電気的に接続され、
    前記容量素子の第２端子は、前記第２トランジスタと前記第３トランジスタとの接続ノードに電気的に接続されている半導体装置。
  3. 請求項１又は２において、
    前記第１乃至第３トランジスタはそれぞれバックゲートを有し、
    前記第１乃至第３トランジスタのバックゲートには、第１乃至第３電圧がそれぞれ入力され、
    前記第２電圧は、前記第１電圧及び前記第３電圧よりも高い半導体装置。
  4. 請求項３において、
    前記第１電圧は、前記第２電圧及び前記第３電圧よりも低い半導体装置。
  5. 請求項１乃至４の何れか１項において、
    第１ダイナミックロジック回路が設けられ、
    前記第１ダイナミックロジック回路は、第１ダイナミックノード、第４乃至第７トランジスタを有し、
    前記第４乃至第７トランジスタのチャネル形成領域はそれぞれ、金属酸化物層を有し、
    前記第４トランジスタにおいて、ゲートは第１信号が入力され、ソース及びドレインの一方は第４電圧が入力され、他方は前記読出しビット線に電気的に接続され、
    前記第５乃至第７トランジスタは直列に電気的に接続され、
    前記第６トランジスタのゲートは前記読出しビット線に電気的に接続され、
    前記第５トランジスタのゲートは、第２信号が入力され、
    前記第７トランジスタのゲートは、第２信号の反転信号が入力される半導体装置。
  6. 請求項５において、
    前記第４乃至第７トランジスタはそれぞれバックゲートを有し、
    前記第４トランジスタのバックゲートはゲートに電気的に接続され、
    前記第７トランジスタのバックゲートはゲートに電気的に接続され、
    前記第５及び第６トランジスタのバックゲートは、前記第４電圧及び第５電圧がそれぞれ入力される半導体装置。
  7. 請求項１乃至６の何れか１項において、
    第２ダイナミックロジック回路が設けられ、
    前記第２ダイナミックロジック回路は、第１入力ノード、並びに第８乃至第１３トランジスタを有し、
    前記第８乃至第１３トランジスタのチャネル形成領域はそれぞれ、金属酸化物層を有し、
    前記第８トランジスタのゲートは、第３信号が入力され、
    前記第８トランジスタのソース及びドレインの一方は、前記第１入力ノードに電気的に接続され、他方は、前記書込みワード線に電気的に接続され、
    前記第９トランジスタのゲートは第４信号が入力され、
    前記第９トランジスタのソース及びドレインの一方は、前記第１入力ノードに電気的に接続され、他方は、前記読出しワード線に電気的に接続され、
    前記第１０乃至第１３トランジスタのソースは、第６電圧が入力され、
    前記第１０トランジスタ及び前記第１１トランジスタのドレインは前記書込みワード線に電気的に接続され、
    前記第１０トランジスタ及び前記第１１トランジスタのゲートは前記第４信号及び第５信号がそれぞれ入力され、
    前記第１２トランジスタ及び第１３トランジスタのドレインは前記読出しワード線に電気的に接続され、
    前記第１２トランジスタ及び前記第１３トランジスタのゲートは前記第３信号及び前記第５信号がそれぞれ入力される半導体装置。
  8. 請求項７において、
    前記第８乃至第１３トランジスタはそれぞれ、ゲートに電気的に接続されているバックゲートを有する半導体装置。
  9. 請求項７又は８において、
    第３ダイナミックロジック回路が設けられ、
    前記第３ダイナミックロジック回路は、第２入力ノードと、直列に電気的に接続されている第１４乃至第１７トランジスタと、を有し、
    前記第１４乃至第１７トランジスタのチャネル形成領域はそれぞれ、金属酸化物層を有し、
    前記第１４トランジスタのゲートは前記第５信号が入力され、
    前記第１５トランジスタのゲートは前記第２入力ノードに電気的に接続され、
    前記第１４トランジスタと前記第１５トランジスタの接続ノードは、前記書込みビット線に電気的に接続され、
    前記第１６トランジスタのゲートは前記第５信号の反転信号が入力され、
    前記第１７トランジスタのゲートは前記第３信号が入力される半導体装置。
  10. 請求項９において、
    前記第１４乃至第１７トランジスタはそれぞれ、ゲートに電気的に接続されるバックゲートを有する半導体装置。
  11. 入力ノードと、
    第１乃至第４配線と、
    同じ導電型の第１乃至第４トランジスタと、を有し、
    前記第１トランジスタのゲートは第１信号が入力され、
    前記第１トランジスタのソース及びドレインは、前記第１配線、及び前記入力ノードにそれぞれ電気的に接続され、
    前記第２配線と前記第３配線との間に前記第２トランジスタ乃至第４トランジスタは直列に電気的に接続され、
    前記第２トランジスタのゲートは第２信号が入力され、
    前記第４トランジスタのゲートは前記第２信号の反転信号が入力され、
    前記第３トランジスタのゲートは前記入力ノードに電気的に接続され、
    前記第３トランジスタはバックゲートを有し、当該バックゲートは前記第４配線に電気的に接続されるダイナミックロジック回路。
  12. 請求項１１において、
    第５配線を有し、
    前記第２トランジスタはバックゲートを有し、当該バックゲートは前記第５配線に電気的に接続されるダイナミックロジック回路。
  13. 入力ノードと、
    第１ダイナミックノード及び第２ダイナミックノードと、
    同じ導電型の第１乃至第６トランジスタと、を有し、
    前記第１ダイナミックノードには、前記第１トランジスタ乃至第３トランジスタのドレインが電気的に接続され、
    前記第２ダイナミックノードには、前記第４トランジスタ乃至第６トランジスタのドレインが電気的に接続され、
    前記入力ノードには、前記第１トランジスタ及び前記第４トランジスタのソースが電気的に接続され、
    前記第２、第３、第５及び第６トランジスタのソースは第１電圧が入力され、
    前記第１トランジスタ及び前記第６トランジスタのゲートは第１信号が入力され、
    前記第４トランジスタ及び前記第３トランジスタのゲートは第２信号が入力され、
    前記第２トランジスタ及び前記第５トランジスタのゲートは第３信号が入力されるダイナミックロジック回路。
  14. 請求項１３において、
    前記第１乃至第６トランジスタはそれぞれ、ゲートに電気的に接続されているバックゲートを有するダイナミックロジック回路。
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