JP6999578B2 - 半導体装置、電子部品、及び電子機器 - Google Patents

半導体装置、電子部品、及び電子機器 Download PDF

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Description

本出願の明細書、図面、および特許請求の範囲（以下、「本明細書等」と呼ぶ）は、半導体装置とその動作方法などに関する。なお、本発明の一形態は、例示した技術分野に限定されるものではない。
本明細書等において、半導体装置とは、半導体特性を利用した装置であり、半導体素子（トランジスタ、ダイオード、フォトダイオード等）を含む回路、同回路を有する装置等をいう。また、半導体特性を利用することで機能しうる装置全般をいう。例えば、集積回路、集積回路を備えたチップや、パッケージにチップを収納した電子部品は半導体装置の一例である。また、記憶装置、表示装置、発光装置、照明装置、電子部品及び電子機器等は、それ自体が半導体装置である場合があり、また、半導体装置を有している場合がある。
電子機器の低消費電力化が重視されている。そのため、ＣＰＵ等の集積回路（ＩＣ）の低消費電力化は回路設計の大きな課題となっている。ＩＣの消費電力は大きく分けると、動作時の消費電力（ダイナミック電力）と、動作していない時（スタンバイ時）の消費電力（スタティック電力）との２つになる。高性能化のため動作周波数を高めることで、ダイナミック電力が増大する。スタティック電力の大部分はトランジスタのリーク電流によって消費される電力である。リーク電流には、サブシュレッシュルド・リーク電流、ゲート・トンネル・リーク電流、ゲート誘導ドレインリーク（ＧＩＤＬ：Ｇａｔｅ‐ｉｎｄｕｃｅｄ ｄｒａｉｎ ｌｅａｋａｇｅ）電流、ジャンクション・トンネル・リーク電流がある。これらのリーク電流は、トランジスタの微細化によって増大するので、消費電力の増大が、ＩＣの高性能化や高集積化の大きな壁となっている。
半導体装置の消費電力低減のため、パワーゲーティングやクロックゲーティングにより、動作させる必要のない回路を停止させることが行われている。パワーゲーティングでは電源供給を停止するため、スタンバイ電力を無くす効果がある。ＣＰＵにおいてパワーゲーティングを可能とするには、レジスタやキャッシュの記憶内容を不揮発性メモリにバックアップすることが必要となる。
チャネル形成領域が金属酸化物で形成されているトランジスタ（以下、「酸化物半導体トランジスタ」または「ＯＳトランジスタ」と呼ぶ場合がある）が知られている。ＯＳランジスタのオフ電流が極めて小さいという特性を利用して、パワーオフ状態でもデータを保持することが可能なバックアップ回路が提案されている。例えば、特許文献１、２、および非特許文献１には、ＯＳトランジスタを用いたバックアップ回路を備えたＳＲＡＭ（スタティック・ランダム・アクセス・メモリ）が開示されている。
特開２０１５－１９５０７５号公報 特開２０１６－１３９４５０号公報
Ｔ．Ｉｓｈｉｚｕ ｅｔ ａｌ．，"ＳＲＡＭ ｗｉｔｈ Ｃ‐Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ：Ｌｅａｋａｇｅ Ｐｏｗｅｒ Ｒｅｄｕｃｔｉｏｎ Ｔｅｃｈｎｉｑｕｅ ｆｏｒ Ｍｉｃｒｏｐｒｏｃｅｓｓｏｒ Ｃａｃｈｅｓ，"Ｉｎｔ．Ｍｅｍｏｒｙ Ｗｏｒｋｓｈｏｐ，２０１４，ｐｐ．１０６―１０３．
本発明の一形態の課題は、パワーゲーティングが可能な記憶装置を提供すること、または記憶装置の消費電力を効率良く低減することである。
なお、複数の課題の記載は、互いの課題の存在を妨げるものではない。本発明の一形態は、これらの課題の全てを解決する必要はない。また、列記した以外の課題が本明細書等の記載から、自ずと明らかとなるものであり、これらの課題も本発明の一形態の課題となり得る。
本発明の一形態は、電源管理装置、セルアレイ、並びにセルアレイを駆動するための周辺回路を有する記憶装置である。セルアレイは、ワード線、ビット線対、メモリセル、メモリセルのデータをバックアップするバックアップ回路を有する。周辺回路はパワーゲーティング可能な第１パワードメインに設けられ、セルアレイはパワーゲーティング可能な第２パワードメインに設けられている。記憶装置の動作モードには、スタンバイモードよりも消費電力が低い複数の低消費電力モードが設定されている。電源管理装置は、複数の低消費電力モードから１を選択し、選択した低消費電力モードに記憶装置が移行するための制御を行う。
本明細書等において、「第１」、「第２」、「第３」などの序数詞は、順序を表すために使用される場合がある。または、構成要素の混同を避けるために使用する場合があり、この場合、序数詞の使用は構成要素の個数を限定するものなく、順序を限定するものでもない。また、例えば、「第１」を「第２」または「第３」に置き換えて、発明の一形態を説明することができる。
本明細書等において、ＸとＹとが接続されていると記載されている場合は、ＸとＹとが電気的に接続されている場合と、ＸとＹとが機能的に接続されている場合と、ＸとＹとが直接接続されている場合とが、本明細書等に開示されているものとする。したがって、所定の接続関係、例えば、図または文章に示された接続関係に限定されず、図または文章に示された接続関係以外のものも、図または文章に記載されているものとする。Ｘ、Ｙは、対象物（例えば、装置、素子、回路、配線、電極、端子、導電膜、層など）であるとする。
トランジスタは、ゲート、ソース、およびドレインと呼ばれる３つの端子を有する。ゲートは、トランジスタの導通状態を制御する制御端子として機能する。ソースまたはドレインとして機能する２つの入出力端子は、トランジスタの型及び各端子に与えられる電位の高低によって、一方がソースとなり他方がドレインとなる。このため、本明細書等においては、ソースやドレインの用語は、入れ替えて用いることができるものとする。また、本明細書等では、ゲート以外の２つの端子を第１端子、第２端子と呼ぶ場合がある。
電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。なお、電位とは相対的なものである。よって、ＧＮＤと記載されていても、必ずしも０Ｖを意味しない場合もある。
ノードは、回路構成やデバイス構造等に応じて、端子、配線、電極、導電層、導電体、不純物領域等と言い換えることが可能である。また、端子、配線等をノードと言い換えることが可能である。
本明細書等において、「膜」という言葉と「層」という言葉とは、場合によっては、または、状況に応じて、互いに入れ替えることが可能である。例えば、「導電層」という用語を「導電膜」という用語に変更することが可能な場合がある。例えば、「絶縁膜」という用語を「絶縁層」という用語に変更することが可能な場合がある。
本明細書等において、金属酸化物（ｍｅｔａｌ ｏｘｉｄｅ）とは、広い表現での金属の酸化物である。金属酸化物は、酸化物絶縁体、酸化物導電体（透明酸化物導電体を含む）、酸化物半導体（Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒまたは単にＯＳともいう）などに分類される。例えば、トランジスタのチャネル形成領域に用いられる金属酸化物を、酸化物半導体と呼ぶ場合がある。
本明細書等において、特段の断りがない限り、トランジスタのチャネル形成領域に用いられる金属酸化物には、窒素を有する金属酸化物が含まれる。なお、窒素を有する金属酸化物を、金属酸窒化物（ｍｅｔａｌ ｏｘｙｎｉｔｒｉｄｅ）と呼称してもよい。
本発明の一形態は、パワーゲーティングが可能な記憶装置を提供すること、または記憶装置の消費電力を効率良く低減することを可能にする。
複数の効果の記載は、他の効果の存在を妨げるものではない。また、本発明の一形態は、必ずしも、例示した効果の全てを有する必要はない。また、本発明の一形態について、上記以外の課題、効果、および新規な特徴については、本明細書の記載および図面から自ずと明らかになるものである。
記憶装置の構成例を示すブロック図。 Ａ：セルの構成例を示す回路図。Ｂ：記憶装置の動作例を示すタイミングチャート。 列回路の構成例を示す回路図。 記憶装置の状態遷移図。 記憶装置の動作シーケンス例を示すタイミングチャート。 記憶装置の動作シーケンス例を示すタイミングチャート。 記憶装置の動作シーケンス例を示すタイミングチャート。 記憶装置の動作シーケンス例を示すタイミングチャート。 記憶装置の構成例を示すブロック図。 記憶装置の動作シーケンス例を示すタイミングチャート。 記憶装置の構成例を示すブロック図。 Ａ：セルの構成例を示す回路図。Ｂ：記憶装置の動作例を示すタイミングチャート。 Ａ：セルの構成例を示す回路図。Ｂ：記憶装置の動作例を示すタイミングチャート。 Ａ、Ｂ：セルの構成例を示す回路図。 ＣＰＵの構成例を示すブロック図。 フリップフロップの構成例を示す回路図。 フリップフロップの動作例を示すタイミングチャート。 Ａ：電子部品の作製方法例を示すフローチャート。Ｂ：電子部品の構成例を示す斜視模式図。 Ａ―Ｆ：電子機器の構成例を示す図。 記憶装置の積層構造例を示す断面図。 Ａ、Ｂ：ＯＳトランジスタの構成例を示す断面図。 Ａ、Ｂ：ＯＳトランジスタの構成例を示す断面図。
以下に、本発明の実施の形態を説明する。ただし、本発明の一形態は、以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明の一形態は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。
以下に示される複数の実施の形態は適宜組み合わせることが可能である。また１の実施の形態に複数の構成例（作製方法例、動作方法例等も含む）が示される場合は、互いの構成例を適宜組み合わせること、および他の実施の形態に記載されている１または複数の構成例と適宜組み合わせることが可能である。
図面において、同一の要素または同様な機能を有する要素、同一の材質の要素、あるいは同時に形成される要素等には同一の符号を付す場合があり、その繰り返しの説明は省略する場合がある。
図面において、大きさ、層の厚さ、および領域等は、明瞭化のために誇張されている場合がある。よって、必ずしもそのスケールに限定されない。図面は、理想的な例を模式的に示したものであり、図面に示す形状又は値などに限定されない。例えば、ノイズによる信号、電圧、若しくは電流のばらつき、又は、タイミングのずれによる信号、電圧、若しくは電流のばらつきなどを含むことが可能である。
本明細書において、「上に」、「下に」などの配置を示す語句は、構成同士の位置関係を、図面を参照して説明するために、便宜上用いている場合がある。また、構成同士の位置関係は、各構成を描写する方向に応じて適宜変化するものである。従って、明細書で説明した語句に限定されず、状況に応じて適切に言い換えることができる。
〔実施の形態１〕
本実施の形態では、記憶装置の一例として、パワーゲーティングが可能なＳＲＡＭについて説明する。
＜＜記憶装置１００＞＞
図１は記憶装置の構成例を示す機能ブロック図である。図１に示す記憶装置１００は、電源管理装置（ＰＭＵ）１０５、セルアレイ１１０、周辺回路１２０、パワースイッチ１５０―１５３を有する。
記憶装置１００においては、セルアレイ１１０のデータの読み出し、およびセルアレイ１１０へのデータの書き込みを行う。データＲＤＡは読み出しデータであり、データＷＤＡは書き込みデータである。記憶装置１００には、クロック信号ＣＬＫ１、ＣＬＫ、アドレス信号ＡＤＤＲ、信号ＲＳＴ、ＩＮＴ１、ＣＥ、ＧＷ、ＢＷが入力される。信号ＲＳＴはリセット信号であり、ＰＭＵ１０５、周辺回路１２０に入力される。信号ＩＮＴ１は割り込み信号である。信号ＣＥはチップイネーブル信号であり、信号ＧＷはグローバル書き込みイネーブル信号であり、信号ＢＷはバイト書き込みイネーブル信号である。
記憶装置１００には、電圧ＶＤＤ、ＶＤＨ、ＶＤＭ、ＶＤＭＬ、ＶＳＳ、ＶＳＭ、ＶＢＧが入力される。電圧ＶＤＤ、ＶＤＭ、ＶＤＭＬ、ＶＤＨは高レベル電源電圧である。電圧ＶＳＳ、ＶＳＭは、低レベル電源電圧であり、例えばＧＮＤ（接地電位）、または０Ｖである。
セルアレイ１１０は、セル１０、ワード線ＷＬ、ビット線ＢＬ、ＢＬＢ、配線ＯＧＬを有する。なお、ビット線ＢＬ、ＢＬＢはローカルビット線と呼ぶこともできる。同じ列に設けられているビット線ＢＬとビット線ＢＬＢとでなる配線対をビット線対（ＢＬ，ＢＬＢ）と呼ぶ場合がある。
周辺回路１２０は、コントローラ１２２、行回路１２３、列回路１２４、バックアップ及びリカバリドライバ１２５を有する。
コントローラ１２２は、信号ＣＥ、ＧＷ、ＢＷを論理演算して、動作モードを決定する機能、決定した動作モードを実行させるための行回路１２３、列回路１２４の制御信号を生成する機能を有する。コントローラ１２２には、アドレス信号ＡＤＤＲ、信号ＣＥ、ＧＷ、ＢＷ、データＲＤＡ、ＷＤＡを一時的に格納するレジスタを設けてもよい。
行回路１２３は、行デコーダ１３１、ワード線ドライバ１３２を有する。行デコーダ１３１は、アドレス信号ＡＤＤＲをデコードし、ワード線ドライバ１３２の制御信号を生成する。ワード線ドライバ１３２は、アドレス信号ＡＤＤＲが指定する行のワード線を選択状態にする。
列回路１２４は、列デコーダ１３３、プリチャージ回路１３４、ローカルビット線ＭＵＸ（マルチプレクサ）１３５、センスアンプ１３６、書き込みドライバ１３７、出力ドライバ１３８を有する。列回路１２４は、アドレス信号ＡＤＤＲが指定する列のビット線ＢＬに対してデータの書き込み、データの読み出しを行う。列回路１２４の回路構成は後述する。
記憶装置１００において、各回路、各信号および各電圧は、必要に応じて、適宜取捨することができる。あるいは、他の回路または他の信号を追加してもよい。また、記憶装置１００の入力信号および出力信号の構造（例えば、ビット幅）は、記憶装置１００の動作モード、およびセルアレイ１１０の構成等に基づいて設定される。
＜パワードメイン＞
記憶装置１００は複数のパワードメインを有する。図１の例では、パワードメイン１６０、１６１、１６２が設けられている。パワードメイン１６０はパワーゲーティングが行われない。パワードメイン１６１、１６２はパワーゲーティングが行われる。電圧ＶＳＳはパワースイッチを介さずに、各パワードメイン１６０、１６１、１６２に入力される。
パワードメイン１６０には、ＰＭＵ１０５が設けられている。パワードメイン１６０には、パワースイッチを介さずに、電圧ＶＤＤが入力される。
パワードメイン１６１には、周辺回路１２０、仮想電圧線Ｖ＿ＶＤＤ、Ｖ＿ＶＤＨが設けられている。パワースイッチ１５０は、仮想電圧線Ｖ＿ＶＤＤ（以下、Ｖ＿ＶＤＤ線と呼ぶ）への電圧ＶＤＤの供給を制御する。パワースイッチ１５１は、仮想電圧線Ｖ＿ＶＤＨ（以下、Ｖ＿ＶＤＨ線と呼ぶ）への電圧ＶＤＨの供給を制御する。電圧ＶＤＨはバックアップ及びリカバリドライバ１２５で用いられる電圧である。
パワードメイン１６２にはセルアレイ１１０、仮想電圧線Ｖ＿ＶＤＭ（以下、Ｖ＿ＶＤＭ線と呼ぶ）が設けられている。パワースイッチ１５２は、Ｖ＿ＶＤＭ線への電圧ＶＤＭの入力を制御し、パワースイッチ１５３は、Ｖ＿ＶＤＭ線への電圧ＶＤＭＬの入力を制御する。電圧ＶＤＭＬは電圧ＶＤＭよりも低い電圧である。パワードメイン１６２にはパワースイッチを介さずに電圧ＶＳＭ、ＶＢＧが入力される。
＜ＰＭＵ＞
ＰＭＵ１０５は、低消費電力モードにおいて記憶装置１００の制御を行う。ＰＭＵ１０５には、クロック信号ＣＬＫ１、信号ＩＮＴ１が入力される。信号ＩＮＴ１は割り込み信号である。ＰＭＵ１０５に複数種類の割り込み信号を入力してもよい。信号ＣＬＫ１、ＩＮＴ１に応じて、ＰＭＵ１０５は信号ＰＳＥ１、ＰＳＥ２、ＰＳＥ３、ＢＬＦＥ、ＢＬＲＥ、ＮＤＲＥ、ＰＧＭを生成する。
信号ＰＳＥ１、ＰＳＥ２、ＰＳＥ３は、パワースイッチイネーブル信号である。信号ＰＳＥ１は、パワースイッチ１５０、１５１のオンオフを制御し、信号ＰＳＥ２はパワースイッチ１５２のオンオフを制御し、信号ＰＳＥ３はパワースイッチ１５３のオンオフを制御する。ここでは、信号ＰＳＥ１が“Ｈ”のときパワースイッチ１５０はオンであり、信号ＰＳＥ１が“Ｌ”のときパワースイッチ１５０はオフである。他のパワースイッチのオンオフ制御についても同様である。
信号ＮＤＲＥ、ＢＬＦＥ、ＢＬＲＥ、ＰＧＭは、低消費電力モードで使用される制御信号である。信号ＮＤＲＥはノードリセットイネーブル信号であり、セル１０のノードＱ、Ｑｂのリセット動作を制御する。信号ＮＤＲＥは行回路１２３に入力される。行回路１２３は、信号ＮＤＲＥに応じて、セルアレイ１１０の全ワード線ＷＬを選択状態にする。信号ＢＬＦＥ、ＢＬＲＥは列回路１２４に入力される。信号ＢＬＦＥはビット線フローティングイネーブル信号であり、ビット線対（ＢＬ，ＢＬＢ）をフローティング状態にする動作を制御する。信号ＢＬＲＥはビット線リセットイネーブル信号であり、ビット線対（ＢＬ，ＢＬＢ）のリセット動作を制御する。
信号ＰＧＭはバックアップ及びリカバリドライバ１２５に入力される。バックアップ及びリカバリドライバ１２５は、信号ＰＧＭに応じて、セルアレイ１１０の全ての配線ＯＧＬを選択状態にする。例えば、バックアップ及びリカバリドライバ１２５は、信号ＰＧＭをレベルシフトすることで配線ＯＧＬの選択信号を生成する。選択信号の高レベル電圧がＶＤＨである。電圧ＶＤＨは電圧ＶＤＤよりも高い。選択信号の高レベル電圧をＶＤＤにできる場合は、パワースイッチ１５１を設ける必要がない。
＜セル＞
図２Ａにセル１０の回路構成例を示す。セル１０は、メモリセル２０、バックアップ回路３０を有する。メモリセル２０は、標準的な６Ｔ（トランジスタ）ＳＲＡＭセルと同じ回路構成であり、双安定回路２５、トランジスタＭＴ１、ＭＴ２で構成される。双安定回路２５はＶ＿ＶＤＭ線、電圧ＶＳＭを供給する電源線（以下、ＶＳＭ線と呼ぶ）に電気的に接続されている。
図２Ａの例では、双安定回路２５は、２個のＣＭＯＳインバータ回路でなるラッチ回路である。ノードＱ、Ｑｂはそれぞれ、２個のＣＭＯＳインバータ回路の入力端子と出力端子との接続部であり、相補データの保持ノードである。ノードＱ／Ｑｂが“Ｈ”／“Ｌ”になる、またはノードＱ／Ｑｂが“Ｌ”／“Ｈ”になることで、双安定回路２５は安定状態となる。トランジスタＭＴ１、ＭＴ２は転送トランジスタである。トランジスタＭＴ１によって、ビット線ＢＬとノードＱ間の導通状態が制御され、トランジスタＭＴ２によってビット線ＢＬＢとノードＱｂ間の導通状態が制御される。
バックアップ回路３０は、メモリセル２０のデータをバックアップするための回路である。各セル１０にバックアップ回路３０を設けることで、パワードメイン１６２のパワーゲーティングが可能になる。
バックアップ回路３０は、電圧ＶＳＳを供給する電圧線（以下、ＶＳＳ線と呼ぶ）、電圧ＶＢＧを供給する電圧線（以下、ＶＢＧ線と呼ぶ）に電気的に接続されている。バックアップ回路３０は、２個の１Ｔ１Ｃ（容量）型ＤＲＡＭセルで構成される。バックアップ回路３０は、ノードＳＮ１、ＳＮ２、トランジスタＭＯ１、ＭＯ２、容量素子Ｃ１、Ｃ２を有する。ノードＳＮ１、ＳＮ２は、ノードＱ、Ｑｂのデータを保持するための保持ノードである。容量素子Ｃ１、Ｃ２はノードＳＮ１、ＳＮ２の電圧を保持するための保持容量である。トランジスタＭＯ１は、ノードＱとノードＳＮ１間の導通状態を制御し、トランジスタＭＯ２は、ノードＱｂとノードＳＮ２間の導通状態を制御する。
バックアップ回路３０で長時間データを保持させるため、トランジスタＭＯ１、ＭＯ２にはオフ電流が極めて小さいトランジスタが選ばれる。トランジスタＭＯ１、ＭＯ２にはＯＳトランジスタが好適である。トランジスタＭＯ１、ＭＯ２をＯＳトランジスタとすることで、容量素子Ｃ１、Ｃ２から電荷がリークすることを抑えることができ、バックアップ回路３０はデータを長時間保持することが可能である。つまり、バックアップ回路３０は不揮発性メモリ回路として機能できる。
金属酸化物のバンドギャップは２．５ｅＶ以上であるため、ＯＳトランジスタは熱励起によるリーク電流が小さく、また上掲のようにオフ電流が極めて小さい。チャネル幅で規格化されたＯＳトランジスタのオフ電流を数ｙＡ／μｍ以上数ｚＡ／μｍ以下程度に低くすることができる。チャネル形成領域に適用される金属酸化物には、Ｚｎ酸化物、Ｚｎ‐Ｓｎ酸化物、Ｇａ‐Ｓｎ酸化物、Ｉｎ‐Ｇａ酸化物、Ｉｎ‐Ｚｎ酸化物、Ｉｎ‐Ｍ‐Ｚｎ酸化物（Ｍは、Ｔｉ、Ｇａ、Ｙ、Ｚｒ、Ｌａ、Ｃｅ、Ｎｄ、ＳｎまたはＨｆ）などがある。また、インジウムおよび亜鉛を含む酸化物に、アルミニウム、ガリウム、イットリウム、銅、バナジウム、ベリリウム、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステン、またはマグネシウムなどから選ばれた一種、または複数種が含まれていてもよい。
トランジスタＭＯ１、ＭＯ２をＯＳトランジスタとすることで、Ｓｉトランジスタでなるメモリセル２０にバックアップ回路３０を積層して設けることができるので、バックアップ回路３０を設けたことによるセル１０の面積オーバーヘッドを抑えることができる。
トランジスタＭＯ１、ＭＯ２はバックゲートを有しており、バックゲートはＶＢＧ線に電気的に接続されている。例えば、電圧ＶＢＧは、トランジスタＭＯ１、ＭＯ２のしきい値電圧をプラス側にシフトするような電圧である。またはバックアップ及びリカバリドライバ１２５に、バックアップ回路３０の動作に応じて、ＶＢＧ線に入力する電圧を変化できる機能を持たせてもよい。トランジスタＭＯ１、ＭＯ２はバックゲートを有さないＯＳトランジスタとすることができる。
＜列回路＞
図３を参照して、列回路１２４の回路構成例を説明する。
（プリチャージ回路１３４）
プリチャージ回路１３４は、プリチャージ回路５１、５２を有する。プリチャージ回路５１、５２は信号ＰＲＣＨ１、ＰＲＣＨ２によって制御される。プリチャージ回路５１はビット線対（ＢＬ，ＢＬＢ）を電圧Ｖｐｒ１にプリチャージし、プリチャージ回路５２はビット線対（ＢＬ，ＢＬＢ）を電圧Ｖｐｒ２にプリチャージする。プリチャージ回路５１、５２は、ビット線対（ＢＬ，ＢＬＢ）の電圧を平滑化するイコライザの機能をもつ。
プリチャージ回路５１は、通常動作モード、およびスタンバイモードにおいて、ビット線対（ＢＬ，ＢＬＢ）をプリチャージするための回路である。他方、プリチャージ回路５２は、リカバリ状態、およびバックアップ状態においてビット線対（ＢＬ，ＢＬＢ）をプリチャージするための回路である。電圧Ｖｐｒ２は、リカバリ用プリチャージ電圧であり、バックアップ用プリチャージ電圧である。
（センスアンプ１３６）
センスアンプ１３６には、信号ＰＲＣＨ３、ＳＮＳが入力される。センスアンプ１３６は、ローカルビット線対（ＬＲＢＬ，ＬＲＢＬＢ）、プリチャージ回路５３、センスアンプ５５、ＲＳ（リセットーセット）ラッチ回路５６、インバータ回路５７、５８、トランジスタＭＰ３、ＭＰ４を有する。
ＬＲＢＬ、ＬＲＢＬＢは、それぞれ、ローカル読み出しビット線である。複数のビット線対（ＢＬ，ＢＬＢ）に対して、１のローカルビット線対（ＬＲＢＬ，ＬＲＢＬＢ）が設けられる。ここでは、４のビット線対（ＢＬ，ＢＬＢ）に対して、１のローカルビット線対（ＬＲＢＬ，ＬＲＢＬＢ）が設けられている。
プリチャージ回路５３は、信号ＰＲＣＨ３に従い、ローカルビット線対（ＬＲＢＬ，ＬＲＢＬＢ）を電圧Ｖｐｒ１にプリチャージする。プリチャージ回路５３は、ローカルビット線対（ＬＲＢＬ，ＬＲＢＬＢ）の電圧を平滑化するイコライザの機能をもつ。
センスアンプ５５は、ローカルビット線対（ＬＲＢＬ，ＬＲＢＬＢ）の電圧差を増幅することで、セル１０から読み出されたデータを検知する。センスアンプ５５はトランジスタＭＮ３、ラッチ回路５５ａを有し、ＶＳＳ線、Ｖ＿ＶＤＤ線に電気的に接続されている。ラッチ回路５５ａは２個のインバータ回路で構成されている。ノードＱＳ、ＱＳｂはラッチ回路５５ａの保持ノードであり、ＲＳラッチ回路５６の入力に電気的に接続されている。センスアンプ５５で検知したデータはＲＳラッチ回路５６で保持される。ＲＳラッチ回路５６は２個のＮＡＮＤ回路で構成される。ＲＳラッチ回路５６が保持するデータＬＡＴＯＢ、ＬＡＴＯはインバータ回路５７、５８に入力される。インバータ回路５７の出力（データＤＯ）、インバータ回路５８の出力（データＤＯＢ）は、出力ドライバ１３８に入力される。
トランジスタＭＰ３、ＭＰ４によって、ローカルビット線対（ＬＲＢＬ，ＬＲＢＬＢ）とセンスアンプ５５間の導通状態、およびローカルビット線対（ＬＲＢＬ，ＬＲＢＬＢ）とＲＳラッチ回路５６間の導通状態が制御される。トランジスタＭＰ３、ＭＰ４のオンオフは信号ＳＮＳによって制御される。信号ＳＮＳは、トランジスタＭＮ３のオンオフも制御する。信号ＳＮＳは、センスアンプ５５をアクティブにするためのセンスアンプイネーブル信号である。センスアンプ５５がアクティブであるときは、センスアンプ５５とローカルビット線対（ＬＲＢＬ，ＬＲＢＬＢ）間は非導通状態である。
（書き込みドライバ１３７）
書き込みドライバ１３７は、ローカルビット線対（ＬＷＢＬ，ＬＷＢＬＢ）にデータを書き込むための回路である。書き込みドライバ１３７はインバータ回路５９を有する。
ＬＷＢＬ、ＬＷＢＬＢはそれぞれローカル書き込みビット線である。複数のビット線対（ＢＬ，ＢＬＢ）に対して、１のローカルビット線対（ＬＷＢＬ，ＬＷＢＬＢ）が設けられる。ここでは、４のビット線対（ＢＬ，ＢＬＢ）に対して、１のローカルビット線対（ＬＷＢＬ，ＬＷＢＬＢ）が設けられている。
データＤＩＮは書き込みデータである。データＤＩＮはローカルビット線ＬＷＢＬ、インバータ回路５９に入力される。インバータ回路５９の出力（データＤＩＮＢ）はローカルビット線ＬＷＢＬＢに入力される。
（ローカルビット線ＭＵＸ１３５）
ローカルビット線ＭＵＸ１３５はＭＵＸ１３５ｒ、ＭＵＸ１３５ｗを有し、信号ＲＤＥ［３：０］、ＷＴＥ［１５：０］が入力される。信号ＲＤＥ［３：０］は読み出しイネーブル信号であり、信号ＷＴＥ［１５：０］は書き込みイネーブル信号である。
ＭＵＸ１３５ｒは、データを読み出す列のビット線対（ＢＬ，ＢＬＢ）を選択する。ＭＵＸ１３５ｒで選択された複数のビット線対（ＢＬ，ＢＬＢ）は、それぞれ、異なるローカルビット線対（ＬＲＢＬ，ＬＲＢＬＢ）に電気的に接続される。
ＭＵＸ１３５ｒはトランジスタＭＰ１、ＭＰ２で構成される。トランジスタＭＰ１、ＭＰ２には、信号ＲＤＥ［３：０］の何れか１ビットが入力される。トランジスタＭＰ１、ＭＰ２は、ビット線対（ＢＬ，ＢＬＢ）とローカルビット線対（ＬＲＢＬ，ＬＲＢＬＢ）間の導通状態を制御するスイッチとして機能する。
ＭＵＸ１３５ｗは、データを書き込む列のビット線対（ＢＬ，ＢＬＢ）を選択する。ＭＵＸ１３５ｗで選択された複数のビット線対（ＢＬ，ＢＬＢ）は、それぞれ、異なるローカルビット線対（ＬＷＢＬ，ＬＷＢＬＢ）に電気的に接続される。ＭＵＸ１３５ｗはトランジスタＭＮ１、ＭＮ２で構成される。トランジスタＭＮ１、ＭＮ２には、信号ＷＴＥ［１５：０］の何れか１ビットが入力される。トランジスタＭＮ１、ＭＮ２は、ビット線対（ＢＬ，ＢＬＢ）とローカルビット線対（ＬＷＢＬ，ＬＷＢＬＢ）間の導通状態を制御するスイッチとして機能する。
列回路１２４の回路構成は、図３に限定されない。入力信号、入力電圧等に応じて適宜変更される。図３の例ではプリチャージ回路５２は３個のｎチャネル型トランジスタで構成されているが、３個のｐチャネル型トランジスタで構成される場合がある。
＜＜動作モード＞＞
次に、記憶装置１００の動作モード、特に低消費電力モードについて説明する。表１に記憶装置１００の真理値表を示す。ここでは、信号ＢＷのビット幅は４ビットであり、データＷＤＡ、ＲＤＡのビット幅は３２ビットである。
Figure 0006999578000001
バイト０書き込みモードでは、信号ＢＷ［０］に割り当てられた１バイト（８ビット）のデータを書き込む動作が行われる。例えば、バイト０書き込みモードでは、データＷＤＡ［７：０］が書き込まれる。バイト書き込み動作において、ＢＷ［１］、ＢＷ［２］、ＢＷ［３］が“Ｈ”であるときの書き込みデータは、それぞれ、ＷＤＡ［１５：８］、ＷＤＡ［２３：１６］、ＷＤＡ［３１：２４］である。
＜パワーゲーティングシーケンス＞
各セル１０にバックアップ回路３０が設けられているため、パワードメイン１６２のパワーゲーティングが可能である。図２Ｂに、パワードメイン１６２に対するパワーゲーティングシーケンスの一例を示す。図２Ｂにおいて、ｔ１、ｔ２等は期間を表している。
（通常動作、Ｎｏｒｍａｌ Ｏｐｅｒａｔｉｏｎ）
ｔ１以前では、記憶装置１００の状態は、通常動作状態（書き込み状態または読み出し状態）である。記憶装置１００はシングルポートＳＲＡＭと同様の通常動作を行う。信号ＮＤＲＥが“Ｌ”である間、行回路１２３はコントローラ１２２の制御信号に従い動作する。信号ＢＬＦＥ、ＢＬＲＥが“Ｌ”である間、列回路１２４は、コントローラ１２２の制御信号に従い動作する。パワースイッチ１５０―１５２はオンであり、パワースイッチ１５３はオフである。
（バックアップ、Ｂａｃｋｕｐ）
ｔ１で“Ｈ”の信号ＰＧＭがバックアップ及びリカバリドライバ１２５に入力されることで、バックアップ動作が開始する。ここでは、ｔ１でノードＱ／Ｑｂは“Ｈ”／“Ｌ”であり、ノードＳＮ１／ＳＮ２は“Ｌ”／“Ｈ”である。全ての行のワード線ＷＬは“Ｌ”であるので、全てのセル１０は非選択状態である。
バックアップ及びリカバリドライバ１２５は信号ＰＧＭをレベルシフトして選択信号を生成し、選択信号を全て配線ＯＧＬに出力する。バックアップ回路３０のトランジスタＭＯ１、ＭＯ２がオンとなることで、ノードＳＮ１、ＳＮ２にｔ１でのノードＱ、Ｑｂのデータが書き込まれる。ノードＳＮ１の電圧はＶＳＭからＶＤＭに上昇し、ノードＳＮ２の電圧はＶＤＭからＶＳＭに低下する。ｔ２で信号ＰＧＭが“Ｌ”となり、バックアップ動作が終了する。
（パワーゲーティング、Ｐｏｗｅｒ－ｇａｔｉｎｇ（ＰＧ））
ｔ２で、ＰＭＵ１０５が信号ＰＳＥ２を“Ｌ”にすることで、パワードメイン１６２のパワーゲーティングが開始する。パワースイッチ１５２がオフになるため、Ｖ＿ＶＤＭ線の電圧がＶＤＭからＶＳＭに低下する。Ｖ＿ＶＤＭ線の電圧が低下することで、メモリセル２０は非アクティブになる。メモリセル２０のデータは消失するが、バックアップ回路３０はデータを保持し続ける。
ここでは、パワードメイン１６２が電源オフである間、ビット線対（ＢＬ，ＢＬＢ）をフローティング状態にする。そのため、ＰＭＵ１０５は信号ＰＳＥ２を“Ｌ”にするタイミングで、信号ＢＬＦＥを“Ｈ”にする。
時刻ｔ１以降、信号ＢＬＦＥの論理に関わらず、ローカルビット線ＭＵＸ１３５のトランジスタＭＮ１、ＭＮ２、ＭＰ１、ＭＰ２はオフである。列回路１２４に“Ｈ”の信号ＢＬＦＥが入力されることで、プリチャージ回路１３４のプリチャージ回路５１、５２はオフになるので、セルアレイ１１０の全ビット線対（ＢＬ，ＢＬＢ）がフローティング状態になる。
（リカバリ、Ｒｅｃｏｖｅｒｙ）
リカバリ動作とは、バックアップ回路３０が保持しているデータによって、メモリセル２０のデータをリカバリする動作である。リカバリ動作では、双安定回路２５は、メモリセル２０が保持するデータを検出するためのセンスアンプとして機能する。リカバリ動作では、双安定回路２５は、ノードＱ／Ｑｂのデータを検出するためのセンスアンプとして機能する。
ｔ３で、ＰＭＵ１０５が“Ｈ”の信号ＰＧＭを生成することで、リカバリ動作が開始する。トランジスタＭＯ１、ＭＯ２がオンになるので、容量素子Ｃ１の電荷がノードＱ、ノードＳＮ１に分配され、容量素子Ｃ２の電荷がノードＱｂ、ノードＳＮ２に分配される。
ｔ４でパワースイッチ１５２をオンにして、Ｖ＿ＶＤＭ線に電圧ＶＤＭを入力する。Ｖ＿ＶＤＭ線が充電され、やがて双安定回路２５がアクティブになる。双安定回路２５はノードＱとノードＱｂの電圧差を増幅する。最終的にノードＱ、ＳＮ１の電圧はＶＤＭとなり、ノードＱｂ、ＳＮ２の電圧はＶＳＭとなる。つまり、ノードＱ／Ｑｂの状態は、ｔ１での状態（“Ｈ”／“Ｌ”）に復帰する。ＰＭＵ１０５は、ｔ５で信号ＰＧＭを“Ｌ”にし、ｔ６で信号ＢＬＦＥを“Ｌ”にし、リカバリ動作が終了する。
＜＜低消費電力モード＞＞
図４に記憶装置１００の状態遷移図を示す。記憶装置１００の状態には、電源オン（Ｐｏｗｅｒ Ｏｎ）状態ＳＳ１、リセット（Ｒｅｓｅｔ）状態ＳＳ２、スタンバイ（Ｓｔａｎｄ－ｂｙ）状態ＳＳ３、書き込み（Ｗｒｉｔｉｎｇ）状態ＳＳ４、読み出し（Ｒｅａｄｉｎｇ）状態ＳＳ５、ビット線フローティング（Ｂｉｔ Ｌｉｎｅ Ｆｌｏａｔｉｎｇ）状態ＳＳ１１、スリープ（Ｓｌｅｅｐ）状態ＳＳ１２、セルアレイドメインパワーゲーティング（ＰＧ ｆｏｒ Ｃｅｌｌ Ａｒｒａｙ（ＣＡ） Ｄｏｍａｉｎ）状態ＳＳ１３、全ドメインＰＧ（ＰＧ ｆｏｒ Ａｌｌ Ｄｏｍａｉｎｓ）状態ＳＳ１４、バックアップ（Ｂａｃｋｕｐ）状態ＳＳ２１―ＳＳ２３、リカバリ（Ｒｅｃｏｖｅｒｙ）状態ＳＳ２５、ＳＳ２６がある。表１の真理値表が示すように、外部信号および内部信号に応じて、記憶装置１００の状態が遷移し、各状態において、対応する動作モードが実行される。
記憶装置１００には４種類の低消費電力モードがある。（１）ビット線フローティングモード、（２）スリープモード、（３）セルアレイドメインＰＧモード、（４）全ドメインＰＧモード。ＰＭＵ１０５は、低消費電力状態での記憶装置１００の動作モードを管理する。ＰＭＵ１０５は、これら低消費電力モードから１の動作モードを選択し、所定の動作シーケンスを記憶装置１００で実行させる。
（ビット線フローティングモード）
スタンバイモードでは、ビット線対（ＢＬ，ＢＬＢ）をプリチャージ電圧（Ｖｐｒ１）に昇圧する。ビット線フローティングモードでは、ビット線対（ＢＬ，ＢＬＢ）をフローティング状態にする。メモリセル２０のデータは消失しない。
（スリープモード）
スタンバイモードでは、パワードメイン１６２に電圧ＶＤＭを供給する。スリープモードでは、パワードメイン１６２に電圧ＶＤＭよりも低い電圧ＶＤＭＬを供給する。電圧ＶＤＭＬは、メモリセル２０のデータが消失しない大きさの電圧である。ビット線対（ＢＬ，ＢＬＢ）をフローティング状態にする。
（セルアレイドメインＰＧモード）
パワードメイン１６２への電圧ＶＤＭの供給を停止する。ビット線対（ＢＬ，ＢＬＢ）をフローティング状態にする。メモリセル２０のデータは消失する。
（全ドメインＰＧモード）
全ドメインＰＧモードでは、パワーゲーティング可能な全てのドメインをパワーゲーティングする。パワードメイン１６１への電圧ＶＤＤ、ＶＤＨの供給を停止し、パワードメイン１６２への電圧ＶＤＭの供給を停止する。メモリセル２０のデータは消失する。
４の低消費電力モードは消費電力削減効果が得られる損益分岐時間（ＢＥＴ）が異なり、ＢＥＴ＿ｂｌｆｌ＜ＢＥＴ＿ｓｌｐ＜ＢＥＴ＿ｐｇｃａ＜ＢＥＴ＿ｐｇａｌｌである。ＢＥＴ＿ｂｌｆｌ、ＢＥＴ＿ｓｌｐ、ＢＥＴ＿ｐｇｃａ、ＢＥＴ＿ｐｇａｌｌは、それぞれ、ビット線フローティングモード、スリープモード、セルアレイドメインＰＧモード、全ドメインＰＧモードのＢＥＴである。ＢＥＴの異なる複数の低消費電力モードを有することで、記憶装置１０６の消費電力を効率良く低減することができる。
スタンバイ状態ＳＳ３からセルアレイドメインＰＧ状態ＳＳ１３に移行するには、メモリセル２０のデータをバックアップ回路３０にバックアップするバックアップ動作が必要であり、セルアレイドメインＰＧ状態ＳＳ１３からスタンバイ状態ＳＳ３に復帰するときは、メモリセル２０のデータのリカバリ動作が必要である。全ドメインＰＧ状態ＳＳ１４についても同様である。そのため、ＢＥＴ＿ｐｇｃａ、ＢＥＴ＿ｐｇａｌｌは長い。長時間（例えば数百ミリ秒）のアイドル状態が発生したときに、全ドメインＰＧモードによる消費電力削減効果が得られる。
ビット線フローティングモードでは、メモリセル２０のデータは消失しない。スタンバイ状態ＳＳ３とビット線フローティング状態ＳＳ１１間の遷移には、バックアップおよびリカバリ動作が必要ない。よって、スタンバイ状態ＳＳ３とビット線フローティング状態ＳＳ１１間の遷移では、時間およびエネルギーのオーバーヘッドが小さい。スリープモードについても同様である。
スリープモードでは、セルアレイ１１０の電源電圧はＶＤＭからＶＤＭＬまで低下するため、記憶装置１００のスタンバイ電力を低減できる。スタンバイ電力はトランジスタのリーク電流による消費電力である。トランジスタのリーク電流の主要因であるサブスレショルド電流は、電源電圧が或る値以下になると指数的に減少する。そのため、スリープモードによるセルアレイ１１０のスタンバイ電力低減効果は非常に高い。例えば、ＶＳＳは０Ｖ、ＶＤＭは１．２Ｖ、ＶＤＭＬは０．６Ｖ（＝ＶＤＭ／２）である条件下で、スリープモードのリーク電流は、スタンバイモードのリーク電流の２０％乃至３０％程度になる場合がある。ＶＤＭＬに応じてＢＥＴ＿ｓｌｐは変化し、例えば、ＢＥＴ＿ｂｌｆｌとＢＥＴ＿ｐｇｃａとの中間値となるように、ＶＤＭＬを設定することができる。
ＢＥＴ＿ｂｌｆｌとＢＥＴ＿ｐｇｃａとの差が長くなる場合が多い。スリープモードを設けることで、この差を補うことができ、アイドル時間に応じてより適切な低消費電力モードを選択することができる。例えば、スリープモードがなく、ＢＥＴ＿ｂｌｆｌが１０μｓｅｃ、ＢＥＴ＿ｐｇｃａが１０ｍｓｅｃである場合、アイドル時間が６ｍｓｅｃである状態が頻発すると、効率的な消費電力削減が困難である。スリープモードを設けることで、消費電力の低減効率を向上できる。
以下、図５―図８を参照して、記憶装置１００の低消費電力モードでの動作シーケンスを説明する。ＴＢ１、ＴＲ１等は、回路の状態、電源電圧などが安定するまでの待機時間を表している。ＴＢ１、ＴＲ１等の長さは１クロックサイクル以上であるが、一部の待機時間は０クロックサイクルである場合がある。
（ビット線フローティングシーケンス、スリープシーケンス）
図５を参照して、ビット線フローティングシーケンス、スリープシーケンスの一例を説明する。
スタンバイ状態ＳＳ３において、記憶装置１００はアイドル状態である。例えば、プリチャージ回路５１によって、全ビット線対（ＢＬ，ＢＬＢ）は電圧Ｖｐｒ１にプリチャージされる。
例えば、スタンバイ状態ＳＳ３である時間が設定時間ｔｋ３を超えると、スタンバイモードからビット線フローティンググモードに移行するための動作シーケンスが実行される。時間ｔｋ３の、記憶装置１００の状態を遷移する条件となる設定時間は、各低消費電力モードのＢＥＴなどに応じて設定される。
ＰＭＵ１０５が“Ｈ”の信号ＢＬＦＥを発行することで、スタンバイ状態ＳＳ３からビット線フローティング状態ＳＳ１１に移行する。“Ｈ”の信号ＢＬＦＥの入力によって、列回路１２４は全ビット線対（ＢＬ，ＢＬＢ）をフローティング状態にする。
ビット線フローティング状態ＳＳ１１の記憶装置１００にアクセスがあれば、ＰＭＵ１０５は信号ＢＬＦＥを“Ｌ”にして、記憶装置１００をスタンバイ状態ＳＳ３に復帰させる。
ビット線フローティング状態ＳＳ１１である時間が設定時間ｔｋ１１を超えると、ＰＭＵ１０５は“Ｌ”の信号ＰＳＥ２、“Ｈ”の信号ＰＳＥ３を発行し、記憶装置１００をスリープ状態ＳＳ１２に移行する。パワースイッチ１５２はオフになり、パワースイッチ１５３はオンになるので、Ｖ＿ＶＤＭ線の電圧はＶＤＭからＶＤＭＬまで低下する。“Ｈ”の信号ＢＬＦＥが列回路１２４に入力され続けているため、全ビット線対（ＢＬ，ＢＬＢ）はフローティング状態が維持される。
スリープ状態ＳＳ１２において、記憶装置１００にアクセスがあると、ＰＭＵ１０５は、“Ｈ”の信号ＰＳＥ２、“Ｌ”の信号ＰＳＥ３、“Ｌ”の信号ＢＬＦＥを発行して、記憶装置１００の状態をスタンバイ状態ＳＳ３に復帰させる。パワースイッチ１５２はオンになり、パワースイッチ１５３はオフになるので、Ｖ＿ＶＤＭ線の電圧はＶＤＭＬからＶＤＭまで上昇する。
書き込み状態ＳＳ４、読み出し状態ＳＳ５では、コントローラ１２２の制御により、記憶装置１００は書き込み動作、読み出し動作を行う。
（セルアレイドメインＰＧシーケンス）
図５の期間ＴＢ２の後、スリープ状態ＳＳ１２である時間が設定時間ｔｋ１２を超えると、ＰＭＵ１０５の制御により、スリープモードからセルアレイパワーゲーティングモードに移行するための動作シーケンスが行われる。図６を参照して、この動作シーケンスの一例を説明する。
セルアレイＰＧ状態ＳＳ１３にするため、バックアップ動作が行われる。ＰＭＵ１０５が“Ｈ”の信号ＰＳＥ２、“Ｌ”の信号ＰＳＥ３を発行することで、スリープ状態ＳＳ１２からバックアップ状態ＳＳ２１に移行する。Ｖ＿ＶＤＭ線の電圧が上昇し、ＶＤＭで安定した後、ＰＭＵ１０５は信号ＰＧＭを“Ｈ”にする。バックアップ及びリカバリドライバ１２５によって全ての配線ＯＧＬが選択状態となり、各セル１０のノードＱ、Ｑｂのデータがバックアップ回路３０のノードＳＮ１、ＳＮ２に書き込まれる（図２Ａ、図２Ｂ参照）。
ＰＭＵ１０５が信号ＰＳＥ２を“Ｌ”にすることで、バックアップ状態ＳＳ２１からセルドメインＰＧ状態ＳＳ１３に移行する。パワースイッチ１５２がオフになるので、Ｖ＿ＶＤＭ線の電圧は低下し、ＶＳＭになる。信号ＰＧＭを立ち下げるタイミングで、信号ＰＳＥ２を立ち下げてもよい。
セルアレイドメインＰＧ状態ＳＳ１３において、記憶装置１００にアクセスがあると、ＰＭＵ１０５の制御により、リカバリ動作が実行される（図２Ａ、図２Ｂ参照）。ＰＭＵ１０５がＨ”の信号ＰＧＭを発行することで、セルアレイドメインＰＧ状態ＳＳ１３からリカバリ状態ＳＳ２５に移行する。信号ＰＧＭが“Ｈ”である間に、ＰＭＵ１０５は信号ＰＳＥ２を“Ｈ”にして、パワースイッチ１５２をオンにする。Ｖ＿ＶＤＭ線の電圧は上昇し、ＶＤＭになる。ＰＭＵ１０５が信号ＰＧＭを“Ｌ”にし、次に、信号ＢＬＦＥを“Ｌ”にすることで、リカバリ状態ＳＳ２５からスタンバイ状態ＳＳ３に移行する。
例えば、セルアレイ１１０が複数のサブアレイで構成される場合は、サブアレイごとに高レベル電源電圧（ＶＤＭ、ＶＤＭＬ）の供給を制御できるようにパワードメイン１６２にパワースイッチを設けてもよい。このような構成により、パワードメイン１６２のパワーゲーティングの空間的な粒度を小さくすることができる。
（全ドメインＰＧシーケンス）
例えば、記憶装置１００のアイドル時間がＢＥＴ＿ｐｇａｌｌを超えると予測できる場合、スタンバイモードから全ドメインＰＧモードに移行するための動作シーケンスが実行される。図７を参照して、この動作シーケンスの一例を説明する。
ＰＭＵ１０５が“Ｈ”の信号ＰＧＭを発行することで、スタンバイ状態ＳＳ３からバックアップ状態ＳＳ２２に移行する。信号ＰＧＭが“Ｈ”である期間、セルアレイ１１０の各セル１０において、データがバックアップ回路３０にバックアップされる。全ドメインＰＧモードでは、セルアレイドメインＰＧモードよりも長期間、セルアレイ１１０をパワーゲーティングする。そのため、バックアップ状態ＳＳ２２の方がバックアップ状態ＳＳ２１よりも信号ＰＧＭが“Ｈ”である期間が長い。すなわち、ＴＢ２１はＴＢ１１よりも長い。
“Ｌ”の信号ＲＳＴが入力されると、ＰＭＵ１０５は記憶装置１００を全ドメインＰＧ状態ＳＳ１４にするため、信号ＰＳＥ１、ＰＳＥ２を“Ｌ”にする。パワースイッチ１５０―１５２がオフになり、Ｖ＿ＶＤＤ線、Ｖ＿ＶＤＨ線の電圧はＶＳＳまで低下し、Ｖ＿ＶＤＭ線の電圧はＶＳＭまで低下する。
ＰＭＵ１０５が“Ｈ”の信号ＰＳＥ１を発行することで、全ドメインＰＧ状態ＳＳ１４からリカバリ状態ＳＳ２６に移行する。パワースイッチ１５０―１５２がオンになるので、Ｖ＿ＶＤＤ線、Ｖ＿ＶＤＨ線、Ｖ＿ＶＤＭ線の電圧はそれぞれ、ＶＤＤ、ＶＤＨ、ＶＤＭまで上昇する。
ＰＭＵ１０５は、“Ｈ”の信号ＰＧＭを発行する前に、ノードＱ、Ｑｂのリセット動作を実行させる。このリセット動作によって、ノードＱ、Ｑｂの電圧は電圧Ｖｐｒ２に設定される。
まず、ＰＭＵ１０５は、信号ＰＳＥ１を“Ｈ”にするタイミングで、信号ＢＬＦＥ、ＢＬＲＥを“Ｈ”にする。列回路１２４は、“Ｈ”の信号ＢＬＦＥ、ＢＬＲＥに従い、全ビット線対（ＢＬ，ＢＬＢ）のリセット動作を行う。具体的には、プリチャージ回路５１をオフにし、プリチャージ回路５２をオンにする。列回路１２４の電源電圧が復帰することで、ローカルビット線ＭＵＸ１３５のトランジスタＭＮ１、ＭＮ２、ＭＰ１、ＭＰ２はオフとされているので、全ビット線対（ＢＬ，ＢＬＢ）の電圧は電圧Ｖｐｒ２にプリチャージされる。
ＰＭＵ１０５は、“Ｈ”の信号ＲＳＴが入力されると、信号ＮＤＲＥを“Ｈ”にする。行回路１２３は“Ｈ”の信号ＮＤＲＥが入力されると、全てのワード線ＷＬを選択状態にする。これにより、ノードＱ、Ｑｂの電圧は電圧Ｖｐｒ２にプリチャージされる。信号ＮＤＲＥが“Ｌ”になることで、ノードＱ、Ｑｂのリセット動作は終了する。
次に、ＰＭＵ１０５は“Ｈ”の信号ＰＧＭを出力する。その後、信号ＰＳＥ２を“Ｈ”にする。バックアップ回路３０のノードＳＮ１、ＳＮ２で保持しているデータがノードＱ、Ｑｂに書き戻される。ＰＭＵ１０５が“Ｌ”の信号ＢＬＦＥ、ＢＬＲＥを発行することで、バックアップ状態ＳＳ２６からスタンバイ状態ＳＳ３に移行する。
次に、図８を参照して、スタンバイモードからセルアレイＰＧモードに移行する動作シーケンスの一例、およびセルアレイＰＧモードから全ドメインＰＧモードに移行する動作シーケンスの一例を説明する。例えば、記憶装置１００のアイドル時間がＢＥＴ＿ｐｇｃａを超えることが予測できる場合、スタンバイモードからセルアレイＰＧモードに移行する動作シーケンスが実行される。
ＰＭＵ１０５が“Ｈ”の信号ＰＧＭを発行することで、スタンバイ状態ＳＳ３からバックアップ状態ＳＳ２１に移行する。バックアップ状態ＳＳ２１の動作シーケンスは、図６の説明を援用する。
メモリセルＰＧ状態ＳＳ１３である時間が設定時間ｔｋ１３を経過すると、ＰＭＵ１０５はセルアレイＰＧモードから全ドメインＰＧモードへの移行する動作シーケンスを実行する。
ＰＭＵ１０５が“Ｈ”の信号ＰＧＭを発行することで、メモリセルＰＧ状態ＳＳ１３からバックアップ状態ＳＳ２３に移行する。バックアップ及びリカバリドライバ１２５によって、メモリセル２０のノードＱ、Ｑｂとバックアップ回路３０のノードＳＮ１、ＳＮ２間が導通状態になる。次に、ＰＭＵ１０５は信号ＰＳＥ２を“Ｈ”にして、パワースイッチ１５２をオンにする。Ｖ＿ＶＤＭ線の電圧がＶＤＭＬからＶＤＭに上昇することで、セル１０の双安定回路２５が活性化する。バックアップ状態ＳＳ２３において、双安定回路２５はバックアップ回路３０のデータを検出するためのセンスアンプとして機能する。双安定回路２５によって、ノードＳＮ１とノードＳＮ２の電圧差が増幅されることで、ノードＳＮ１、ＳＮ２にバックアップデータが再書き込みされる。
ＰＭＵ１０５は信号ＰＧＭを“Ｌ”にし、次いで、信号ＢＬＦＥを“Ｌ”にする。“Ｌ”の信号ＲＳＴが入力されると、ＰＭＵ１０５は信号ＰＳＥ１、ＰＳＥ２を“Ｌ”にする。記憶装置１００の状態は全ドメインＰＧ状態ＳＳ１４に移行する。
全ドメインＰＧモードでは、セルアレイドメインＰＧモードよりも長期間、セルアレイ１１０をパワーゲーティングするため、バックアップ状態ＳＳ２３の方がバックアップ状態ＳＳ２１よりも信号ＰＧＭが“Ｈ”である期間が長い。
（スリープモード）
スリープモード用に複数の電圧を用意し、記憶装置１００のアイドル時間に応じて、Ｖ＿ＶＤＭ線への入力電圧を切り替える構成としてもよい。そのような構成例を図９に示す。電圧ＶＤＭＬ１、ＶＤＭＬ２、ＶＤＭＬ３はスリープモードのための電圧である。ＶＤＭ＞ＶＤＭＬ１＞ＶＤＭＬ２＞ＶＤＭＬ３である。電圧ＶＤＭＬ３は、セル１０のデータが消失しない大きさである。
電圧ＶＤＭＬ１、ＶＤＭＬ２、ＶＤＭＬ３のＶ＿ＶＤＭ線への入力を制御するために、パワースイッチ１５４―１５６が設けられる。パワースイッチ１５４―１５６のオンオフは信号ＰＳＥ４―ＰＳＥ６によって制御される。信号ＰＳＥ４―ＰＳＥ６はＰＭＵ１０５で生成される。スリープモードでは、パワースイッチ１５４―１５６の何れか１がオンになる。
図９の例では、ＢＥＴの異なる３種類のスリープ状態が設定される。基本的には、Ｖ＿ＶＤＭ線の電圧が低いほどＢＥＴが長くなる。上掲したように、ＢＥＴ＿ｂｌｆｌとＢＥＴ＿ｐｇｃａとの差分が長くなる場合が多い。このような場合でも、複数のスリープ状態が存在することで、様々なアイドリング時間に応じて、より適切な低消費電力モードを選択することができるため、記憶装置１００の消費電力をより効率良く低減することが可能になる。
図１０を参照して、スリープシーケンスの一例を説明する。ここでは、Ｖ＿ＶＤＭ線の電圧がＶＤＭＬ１、ＶＤＭＬ２、ＶＤＭＬ３である状態を、それぞれ、スリープ状態ＳＳ３１、ＳＳ３２、ＳＳ３３と呼ぶことにする。
ＰＭＵ１０５が“Ｌ”の信号ＰＳＥ２、“Ｈ”の信号ＰＳＥ４を発行することで、スタンバイ状態ＳＳ３からスリープ状態ＳＳ３１に移行する。Ｖ＿ＶＤＭ線の電圧はＶＤＭＬ１に低下する。信号ＰＳＥ４が“Ｈ”になるタイミングで、“Ｈ”の信号ＢＬＦＥが列回路１２４に入力され、全ビット線対（ＢＬ，ＢＬＢ）をフローティング状態にする。
スリープ状態ＳＳ３１である時間が設定時間ｔｋ３１を超えると、スリープ状態ＳＳ３２に移行する。ＰＭＵ１０５は信号ＰＳＥ４を“Ｌ”にし、信号ＰＳＥ５を“Ｈ”にする。パワースイッチ１５４はオフになり、パワースイッチ１５５はオンになる。Ｖ＿ＶＤＭ線の電圧はＶＤＭＬ２まで低下する。
スリープ状態ＳＳ３２である時間が設定時間ｔｋ３２を超えると、スリープ状態ＳＳ３３に移行する。ＰＭＵ１０５は信号ＰＳＥ５を“Ｌ”にし、信号ＰＳＥ６を“Ｈ”にする。パワースイッチ１５５はオフになり、パワースイッチ１５６はオンになる。Ｖ＿ＶＤＭ線の電圧はＶＤＭＬ３まで低下する。
スリープ状態ＳＳ３３において、記憶装置１００にアクセスがあると、スタンバイ状態ＳＳ３に復帰するシーケンスが行われる。ＰＭＵ１０５は、“Ｈ”の信号ＰＳＥ２、“Ｌ”の信号ＰＳＥ６、“Ｌ”の信号ＢＬＦＥを発行する。パワースイッチ１５２はオンになり、パワースイッチ１５６はオフになるので、Ｖ＿ＶＤＭ線の電圧はＶＤＭＬ３からＶＤＭまで上昇する。スリープ状態ＳＳ３３である時間が設定時間ｔｋ３３を超えると、セルアレイＰＧシーケンスが実行される。
次に、記憶装置の他の構成例を説明する。
＜＜記憶装置１０１＞＞
図１１に示す記憶装置１０１は、記憶装置１００の変形例である。記憶装置１０１は、記憶装置１００と同様に動作する。記憶装置１０１には、パワードメイン１６２に代えて、パワードメイン１６３が設けられている。パワードメイン１６３には、セルアレイ１１１、Ｖ＿ＶＤＭ線、仮想電源線Ｖ＿ＶＳＭ（以下、Ｖ＿ＶＳＭ線と呼ぶ）が設けられている。記憶装置１０１には、パワースイッチ１５７が設けられている。パワースイッチ１５７のオンオフは信号ＰＳＥ２によって制御される。Ｖ＿ＶＳＭ線にはパワースイッチ１５７を介して電圧ＶＳＭが入力される。
セルアレイ１１１は複数のセル１１を有する。図１２Ａにセル１１の回路構成例を示す。セル１１はメモリセル２０、バックアップ回路３１を有する。メモリセル２０にはＶ＿ＶＳＭ線を介して電圧ＶＳＭが入力される。
バックアップ回路３１は１個の１Ｔ１Ｃ型ＤＲＡＭセルで構成される。バックアップ回路３１はノードＳＮ３、トランジスタＭＯ３、容量素子Ｃ３を有する。トランジスタＭＯ３は、トランジスタＭＯ１、ＭＯ２同様に、バックゲートを有するＯＳトランジスタである。トランジスタＭＯ３のバックゲートはＶＢＧ線に電気的に接続されている。トランジスタＭＯ３はバックゲートを有さないＯＳトランジスタでもよい。
図１２Ｂを参照して、パワードメイン１６３に対するパワーゲーティングシーケンスの一例を説明する。ここでは、パワードメイン１６２に対するパワーゲーティングシーケンス（図２Ｂ）と異なる点を主に説明する。
（通常動作）
ｔ１以前では、記憶装置１０１の状態は、通常動作状態（書き込み状態または読み出し状態）である。記憶装置１０１はシングルポートＳＲＡＭと同様の通常動作を行う。パワースイッチ１５２、１５７はオンであり、Ｖ＿ＶＤＭ線には電圧ＶＤＭが入力され、Ｖ＿ＶＳＭ線には電圧ＶＳＭが入力されている。
（バックアップ）
ｔ１で“Ｈ”の信号ＰＧＭがバックアップ及びリカバリドライバ１２５に入力されることで、バックアップ動作が開始する。ここでは、時刻ｔ１でノードＱ／Ｑｂは“Ｈ”／“Ｌ”であり、ノードＳＮ３は“Ｌ”である。全ての配線ＯＧＬが“Ｈ”になるので、バックアップ回路３１のトランジスタＭＯ３がオンとなり、ノードＳＮ３の電圧はＶＳＭからＶＤＭに上昇する。ｔ２で信号ＰＧＭが“Ｌ”となることで、バックアップ動作が終了する。ノードＳＮ３には、ｔ１でのノードＱのデータが書き込まれる。
（パワーゲーティング）
ｔ２で、ＰＭＵ１０５は信号ＰＳＥ２を立ち下げ、パワースイッチ１５２、１５７をオフにする。ビット線対（ＢＬ，ＢＬＢ）をフローティング状態にするため、ＰＭＵ１０５は信号ＰＳＥ２を立ち下げるタイミングで、信号ＢＬＦＥを立ち上げる。
（リカバリ）
まず、ノードＱ、Ｑｂのリセット動作が行われる。ｔ３で、ＰＭＵ１０５は、信号ＢＬＲＥ、ＮＤＲＥを“Ｈ”にする。列回路１２４によって、全てのビット線対（ＢＬ，ＢＬＢ）は電圧Ｖｐｒ２にプリチャージされ、行回路１２３によって、全ワード線ＷＬが選択状態になる。Ｖ＿ＶＤＭ線、Ｖ＿ＶＳＭ線は電圧Ｖｐｒ２にプリチャージされ、ノードＱ、Ｑｂの電圧はＶｐｒ２に固定される。
ｔ４で、ＰＭＵ１０５は信号ＮＤＲＥを“Ｌ”にし、信号ＰＧＭを“Ｈ”にする。トランジスタＭＯ３はオンになり、容量素子Ｃ３の電荷がノードＱ、ノードＳＮ３に分配され、ノードＱとノードＱｂに電圧差が生じる。
次に、双安定回路２５をセンスアンプとして機能させ、ノードＱとノードＱｂの電圧差を増幅する。ｔ５で、パワースイッチ１５２、１５７をオンにして、パワードメイン１６３への電圧ＶＤＭ、ＶＳＭの入力を再開する。双安定回路２５はアクティブになり、ノードＱとノードＱｂの電圧差を増幅する。最終的にノードＱ、ＳＮ３の電圧はＶＤＭとなり、ノードＱｂの電圧はＶＳＭとなる。つまり、ノードＱ／Ｑｂの状態は、ｔ１での状態（“Ｈ”／“Ｌ”）に復帰する。ＰＭＵ１０５は、ｔ６で信号ＰＧＭを“Ｌ”にし、ｔ７で信号ＢＬＦＥ、ＢＬＲＥを“Ｌ”にする。ｔ７でリカバリ動作が終了する。
バックアップ回路３１は、ノードＱのみをバックアップする構成である。配線ＯＧＬの電圧を“Ｈ”にする前に、ノードＱ、Ｑｂの電圧をＶｐｒ２にすることで、バックアップ回路３１のノードＳＮ３のデータによって、ノードＱ、Ｑｂのデータを復元することができる。そのため、記憶装置１０１では、リカバリ状態ＳＳ２５、ＳＳ２６において、ＰＭＵ１０５は、“Ｈ”の信号ＰＧＭを発行する前に、ノードＱ、Ｑｂのリセット動作を実行させる。
セルアレイ１１１をセル１０で構成することができる（図１３Ａ参照）。この構成例において、パワードメイン１６３のパワーゲーティングシーケンスは、上掲のパワーゲーティングシーケンスと同様である（図１３Ｂ参照）。図１３Ｂの説明は、図１２Ｂの説明を援用する。
セルアレイ１１１では、バックアップ回路３０の容量素子Ｃ１、Ｃ２を小さくすることができる。それは、リカバリ動作において、ノードＱ、Ｑｂの電圧をＶｐｒ２にプリチャージしてから、配線ＯＧＬを“Ｈ”にしているためである。容量素子Ｃ１、Ｃ２で保持する電荷量が低減しても、配線ＯＧＬを“Ｈ”にすることで、ノードＱとノードＱｂの電圧差を双安定回路２５で検出可能な大きさにできる。容量素子Ｃ１、Ｃ２が小さくなることで、バックアップ回路３０を追加したことによるセル１０の面積オーバーヘッドを低減できる。
上掲の構成例は、バックアップ回路をシングルポート型ＳＲＡＭのメモリセルに適用した例であるが、本実施の形態のバックアップ回路は、マルチポート型ＳＲＡＭのメモリセルに適用することも可能である。そのような回路構成例を以下に示す。
図１４Ａに示すセル１２は、メモリセル２２、バックアップ回路３０を有し、図１４Ｂに示すセル１３は、メモリセル２２、バックアップ回路３１を有する。
メモリセル２２は、マルチポート型のＳＲＡＭのメモリセルであり、双安定回路２５、トランジスタＭＴ１１―ＭＴ１４を有する。トランジスタＭＴ１１―ＭＴ１４は転送トランジスタである。メモリセル２２には、ワード線ＷＬ１、ＷＬ２、ビット線対（ＢＬ１，ＢＬＢ１）、ビット線対（ＢＬ２，ＢＬＢ２）、Ｖ＿ＶＤＭ線、Ｖ＿ＶＳＭ線（またはＶＳＭ線）が電気的に接続されている。
本実施の形態の記憶装置は、様々な電子部品や電子機器の記憶装置として用いることができる。本記憶装置は、２種類のパワーゲーティングモード以外に、パワーゲーティングモードよりもＢＥＴの短い複数の低消費電力モードをもつので、本記憶装置を組み込んだ電子部品、および電子機器の消費電力を効率良く低減することができる。
本実施の形態の記憶装置は、典型的にはＳＲＡＭに置き換わる記憶装置である。例えば、マイクロコントローラユニット（ＭＣＵ）、ＦＰＧＡ、ＣＰＵ、ＧＰＵ等の各種のプロセッサに、ＳＲＡＭに代えて本実施の形態の記憶装置を組み込むことができる。さらに、無線ＩＣ、表示コントローラＩＣ、ソースドライバＩＣ、映像用デコーダＩＣなど各種のＩＣに、本実施の形態の記憶装置を組み込むことができる。以下、プロセッサの一例として、１個のダイに、プロセッサコアとキャッシュメモリとが混載されているプロセッサについて説明する。
＜＜プロセッサ＞＞
図１５はプロセッサの構成例を示すブロック図である。図１５に示すプロセッサ３００は、ＰＭＵ３０５、バス３０６、キャッシュメモリ３２０、ＣＰＵコア３３０、バックアップ及びリカバリドライバ３１１、パワースイッチ３９０―３９４、３９８、３９９を有する。
ＣＰＵコア３３０とキャッシュメモリ３２０間のデータおよび信号の伝送は、バス３０６を介して、行われる。ＣＰＵコア３３０は、フリップフロップ３３１、組み合わせ回路３３２を有する。例えば、フリップフロップ３３１は、レジスタに含まれる。フリップフロップ３３１にバックアップ回路を設けて、ＣＰＵコア３３０のパワーゲーティングを可能としている。
ここでは、キャッシュメモリ３２０に図１１の記憶装置１０１が適用されている。もちろん記憶装置１００をキャッシュメモリ３２０に適用することが可能である。
キャッシュメモリ３２０はセルアレイ３２１、周辺回路３２２を有する。周辺回路３２２はコントローラ３２４、バックアップ及びリカバリドライバ３２５、行回路３２６、列回路３２７を有する。パワースイッチ３９０―３９４は記憶装置１０１のパワースイッチ１５０―１５３、１５７に対応する。ＰＭＵ３０５は記憶装置１０１のＰＭＵ１０５と同様の機能を備えており、信号ＰＳＥ１―ＰＳＥ３、ＰＧＭ、ＢＬＦＥ、ＢＬＲＥ、ＮＤＲＥを生成する。
ＰＭＵ３０５は、外部から入力されるクロック信号ＣＬＫ２を用いてクロック信号ＧＣＬＫを生成する。クロック信号ＧＣＬＫはキャッシュメモリ３２０、ＣＰＵコア３３０に入力される。ＰＭＵ３０５は、信号ＰＳＥ８、ＳＣＥ、ＢＫ、ＲＣを生成する。信号ＰＳＥ８、ＢＫ、ＲＣはＣＰＵコア３３０に対するパワーゲーティング制御信号である。
信号ＰＳＥ８はパワースイッチ３９８、３９９のオンオフを制御するパワースイッチイネーブル信号である。パワースイッチ３９８はＣＰＵコア３３０への電圧ＶＤＤの供給を制御し、パワースイッチ３９９はバックアップ及びリカバリドライバ３１１への電圧ＶＤＨの供給を制御する。
信号ＳＣＥはスキャンイネーブル信号であり、フリップフロップ３３１に入力される。
バックアップ及びリカバリドライバ３１１は、信号ＢＫ、ＲＣに基づき、フリップフロップ３３１のバックアップ回路を制御する。信号ＢＫはバックアップ信号であり、信号ＲＣはリカバリ信号である。バックアップ及びリカバリドライバ３１１は信号ＢＫ、ＲＣをレベルシフトした信号ＢＫＨ、ＲＣＨを生成する。信号ＢＫＨ、ＲＣＨはフリップフロップ３３１のバックアップ回路に入力される。電圧ＶＤＨは信号ＢＫＨ、ＲＣＨの高レベル電圧である。
ＰＭＵ３０５は外部から入力される割り込み信号ＩＮＴ２、ＣＰＵコア３３０が発行するＳＬＥＥＰ信号に応じて、クロック信号ＧＣＬＫ、各種制御信号の生成を行う。例えば、ＳＬＥＥＰ信号は、ＣＰＵコア３３０をパワーゲーティングモードに移行させるトリガとなる信号として用いることができる。
＜＜フリップフロップ３３１＞＞
図１６にフリップフロップ３３１の回路構成例を示す。フリップフロップ３３１はスキャンフリップフロップ３３５、バックアップ回路３４０を有する。
スキャンフリップフロップ３３５には、ＣＰＵコア３３０内のＶ＿ＶＤＤ線、ＶＳＳ線によって、電圧ＶＤＤ、ＶＳＳが入力される。スキャンフリップフロップ３３５は、ノードＤ１、Ｑ１、ＳＤ、ＳＥ、ＲＴ、ＣＫ、クロックバッファ回路３３５Ａを有する。
ノードＤ１はデータ入力ノードであり、ノードＱ１はデータ出力ノードであり、ノードＳＤはスキャンテスト用データの入力ノードである。ノードＳＥは信号ＳＣＥの入力ノードである。ノードＣＫはクロック信号ＧＣＬＫの入力ノードである。クロック信号ＧＣＬＫはクロックバッファ回路３３５Ａに入力される。スキャンフリップフロップ３３５のアナログスイッチは、それぞれ、クロックバッファ回路３３５ＡのノードＣＫ１、ＣＫＢ１に電気的に接続される。ノードＲＴはリセット信号（ｒｅｓｅｔ ｓｉｇｎａｌ）の入力ノードである。
スキャンフリップフロップ３３５の回路構成は、図１６に限定されない。標準的な回路ライブラリに用意されているスキャンフリップフロップを適用することができる。
＜バックアップ回路３４０＞
バックアップ回路３４０は、ノードＳＤ＿ＩＮ、ＳＮ１１、トランジスタＭＯ１１―ＭＯ１３、容量素子Ｃ１１を有する。
ノードＳＤ＿ＩＮは、スキャンテストデータの入力ノードであり、他のスキャンフリップフロップ３３５のノードＱ１に電気的に接続される。ノードＳＮ１１は、バックアップ回路３４０の保持ノードである。容量素子Ｃ１１は、ＶＳＳ線およびノードＳＮ１１に電気的に接続されている。
トランジスタＭＯ１１は、ノードＱ１とノードＳＮ１１間の導通状態を制御する。トランジスタＭＯ１２は、ノードＳＮ１１とノードＳＤ間の導通状態を制御する。トランジスタＭＯ１３は、ノードＳＤ＿ＩＮとノードＳＤ間の導通状態を制御する。トランジスタＭＯ１１、ＭＯ１３のオンオフは信号ＢＫＨで制御され、トランジスタＭＯ１２のオンオフは信号ＲＣＨで制御される。
トランジスタＭＯ１１―ＭＯ１３はトランジスタＭＯ１と同様に、バックゲートを有するＯＳトランジスタで構成される。トランジスタＭＯ１１―ＭＯ１３のバックゲートは、ＣＰＵコア３３０内のＶＢＧ線に電気的に接続されている。少なくともトランジスタＭＯ１１、ＭＯ１２をＯＳトランジスタとすることが好ましい。オフ電流が極めて小さいというＯＳトランジスタの特長によって、ノードＳＮ１１の電圧の低下を抑えることができること、データの保持に電力を殆んど消費しないことから、バックアップ回路３４０はデータを長時間保持できるという不揮発性の特性をもつ。したがって、ＣＰＵコア３３０がパワーゲーティング状態である間、バックアップ回路３４０でデータを保持することができる。
＜＜ＣＰＵコア３３０の低消費電力モード＞＞
ＣＰＵコア３３０の低消費電力モードとして、クロックゲーティングモード、パワーゲーティングモードを設定することができる。ＰＭＵ３０５は、信号ＩＮＴ２、ＳＬＥＥＰ信号に基づき、ＣＰＵコア３３０の低消費電力モードを選択する。ＰＭＵ３０５が信号ＧＣＬＫの生成を停止することで、ＣＰＵコア３３０の状態をクロックゲーティング状態にすることができる。
ＣＰＵコア３３０を通常動作状態からパワーゲーティング状態にする際には、フリップフロップ３３１のデータをバックアップ回路３４０にバックアップする動作が行われる。ＣＰＵコア３３０をパワーゲーティング状態から通常動作状態に復帰する際には、バックアップ回路３４０のデータをフリップフロップ３３１に書き戻すリカバリ動作が行われる。以下、図１７を参照してＣＰＵコア３３０のパワーゲーティングシーケンスの一例を説明する。
（通常動作）
ｔ１以前は、フリップフロップ３３１は通常動作を行う。ＰＭＵ３０５は、“Ｌ”の信号ＳＣＥ、ＢＫ、ＲＣを出力する。ここでは、ｔ１において、バックアップ回路３４０のノードＳＮ１１は“Ｌ”である。ノードＳＥが“Ｌ”であるため、スキャンフリップフロップ３３５はノードＤ１のデータを記憶する。
（バックアップ）
ｔ１で、ＰＭＵ３０５はクロック信号ＧＣＬＫを停止し、信号ＢＫを“Ｈ”にする。トランジスタＭ０１１がオンになり、スキャンフリップフロップ３３５のノードＱ１のデータがバックアップ回路３４０のノードＳＮ１１に書き込まれる。スキャンフリップフロップ３３５のノードＱ１が“Ｌ”であれば、ノードＳＮ１１は“Ｌ”のままであり、ノードＱ１が“Ｈ”であれば、ノードＳＮ１１は“Ｈ”になる。
ＰＭＵ３０５は、ｔ２で信号ＢＫを“Ｌ”にし、ｔ３で信号ＰＳＥ８を“Ｌにする。ｔ３で、ＣＰＵコア３３０の状態はパワーゲーティング状態に移行する。信号ＢＫを立ち下げるタイミングで信号ＰＳＥ８を立ち下げてもよい。
（パワーゲーティング）
信号ＰＳＥ８が“Ｌになることで、パワースイッチ３９８、３９９がオフになる。Ｖ＿ＶＤＤ線の電圧が低下するため、ノードＱ１のデータは失われる。ノードＳＮ１１は、ｔ１でのノードＱ１のデータを保持し続ける。
（リカバリ）
ｔ４で、ＰＭＵ３０５が信号ＰＳＥ８を“Ｈ”にすることで、パワーゲーティング状態からリカバリ状態に移行する。Ｖ＿ＶＤＤ線の充電が開始される。Ｖ＿ＶＤＤの電圧がＶＤＤになった状態（時刻ｔ５）で、ＰＭＵ３０５は信号ＲＣ、ＳＣＥを“Ｈ”にする。
信号ＲＣＨが“Ｈ”になるのでトランジスタＭＯ１２がオンになり、容量素子Ｃ１１の電荷がノードＳＮ１１とノードＳＤとに分配される。ノードＳＮ１１が“Ｈ”であれば、ノードＳＤの電圧は上昇する。ノードＳＥは“Ｈ”であるので、スキャンフリップフロップ３３５の入力側ラッチ回路にノードＳＤのデータが書き込まれる。ｔ６でノードＣＫにクロック信号ＧＣＬＫが入力されると、入力側ラッチ回路のデータがノードＱ１に書き込まれる。つまり、ノードＳＮ１１のデータがノードＱ１に書き込まれたことになる。
ｔ７で、ＰＭＵ３０５が信号ＳＣＥ、ＲＣを“Ｌ”にすることで、リカバリ状態が終了する。
本実施の形態のプロセッサは、プロセッサコアおよび記憶装置の双方にバックアップ回路が設けられているので、プロセッサ全体の消費電力を効率良く低減することができる。
〔実施の形態２〕
本実施の形態では、半導体装置の一例として、ＩＣチップ、電子部品、電子機器等について説明する。
＜＜電子部品の作製方法例＞＞
電子部品は、半導体パッケージ、またはＩＣ用パッケージとも呼ばれる。
電子部品は、前工程、および組み立て工程（後工程）を経て、完成する。前工程において、半導体ウエハ（例えば、シリコンウエハ）に本発明の形態に係る半導体装置などを作製する。以下、図１８Ａを参照して、後工程を説明する。
後工程では、まず、半導体ウエハの裏面（半導体装置などが形成されていない面）を研削する「裏面研削工程」を行なう（ステップＳＰ７１）。研削により半導体ウエハを薄くすることで、電子部品の小型化を図る。ステップＳＰ７１の次に、半導体ウエハを複数のチップに分離する「ダイシング工程」を行う（ステップＳＰ７２）。ダイシング工程では、ダイシングラインに沿って半導体ウエハを切断することで、チップを半導体ウエハから切り出す。
分離したチップを個々にピックアップして、リードフレーム上に接合する「ダイボンディング工程」を行う（ステップＳＰ７３）。ダイボンディング工程におけるチップとリードフレームとの接合については、樹脂による接合、テープによる接合など、製品に応じて適した方法を選択すればよい。リードフレームに代えてインターポーザ基板上にチップを接合してもよい。
次いで、リードフレームのリードとチップ上の電極とを金属の細線（ワイヤー）で電気的に接続する「ワイヤーボンディング工程」を行う（ステップＳＰ７４）。金属の細線には、銀線、金線などを用いることができる。ワイヤーボンディングは、例えば、ボールボンディング、またはウェッジボンディングを用いることができる。ワイヤーボンディングされたチップ７１１０は、エポキシ樹脂等で封止される「モールド工程」が施される（ステップＳＰ７５）。
リードフレームのリードをめっき処理する「リードめっき工程」を行なう（ステップＳＰ７６）。リードを切断および成形加工する「成形工程」を行なう（ステップＳＰ７７）。パッケージの表面に印字処理（マーキング）を施す「マーキング工程」を行なう（ステップＳＰ７８）。外観形状の良否、動作不良の有無などを調べる検査工程（ステップＳＰ７９）を経て、電子部品が完成する。
図１８Ｂは完成した電子部品の斜視模式図である。電子部品は、端子取り出し方向、端子の形状に応じて、複数の規格、名称が存在する。図１８Ｂには、電子部品の一例として、ＱＦＰ（Ｑｕａｄ Ｆｌａｔ Ｐａｃｋａｇｅ）を示している。
図１８Ｂに示す電子部品７０００は、リード７００１及びチップ７１１０を有する。チップ７１１０には、実施の形態１に係る記憶装置、または本記憶装置を内蔵するプロセッサが設けられている。
電子部品７０００はチップ７１１０を複数有していてもよい。電子部品７０００は、例えばプリント基板７００２に実装される。このような電子部品７０００が複数組み合わされて、それぞれがプリント基板７００２上で電気的に接続されることで、電子部品が実装された基板（実装基板７００４）が完成する。実装基板７００４は電子機器等に用いられる。
電子部品７０００は低消費電力の記憶装置を内蔵しているため、電子機器に電子部品７０００を組み込むことで、電子機器の消費電力を低減することができる。次いで、上掲の電子部品を具備する電子機器について説明する。
図１９Ａに示す情報端末２０１０は、筐体２０１１に組み込まれた表示部２０１２の他、操作ボタン２０１３、外部接続ポート２０１４、スピーカ２０１５、マイクロホン２０１６を有する。ここでは、表示部２０１２の表示領域は、湾曲している。情報端末２０１０は、バッテリで駆動する携帯型情報端末であり、タブレット型情報端末、あるいはスマートフォンとして使用することができる。情報端末２０１０は、電話、電子メール、手帳、インターネット接続、音楽再生等の機能を有する。指などで表示部２０１２に触れることで、情報を入力することができる。また、電話を掛ける、文字を入力する、表示部２０１２の画面切り替え動作などの各種の操作は、指などで表示部２０１２に触れることで行われる。また、マイクロホン２０１６から音声を入力することで、情報端末２０１０を操作することもできる。操作ボタン２０１３の操作により、電源のオン／オフ動作、表示部２０１２の画面切り替え動作などの各種の操作を行うこともできる。
図１９Ｂに示すノート型ＰＣ（パーソナルコンピュータ）２０５０は、筐体２０５１、表示部２０５２、キーボード２０５３、ポインティングデバイス２０５４を有する。表示部２０５２のタッチ操作で、ノート型ＰＣ２０５０を操作することができる。
図１９Ｃに示すビデオカメラ２０７０は、筐体２０７１、表示部２０７２、筐体２０７３、操作キー２０７４、レンズ２０７５、接続部２０７６を有する。表示部２０７２は筐体２０７１に設けられ、操作キー２０７４およびレンズ２０７５は筐体２０７３に設けられている。筐体２０７１と筐体２０７３とは、接続部２０７６により接続されており、筐体２０７１と筐体２０７３間の角度は、接続部２０７６により変更が可能である。接続部２０７６における筐体２０７１と筐体２０７３間の角度に従って、表示部２０７２の映像を切り替える構成としてもよい。表示部２０７２のタッチ操作によって、録画の開始および停止の操作、倍率ズーム調整、撮影範囲の変更などの各種の操作を実行できる。
図１９Ｄに示す携帯型遊技機２１１０は、筐体２１１１、表示部２１１２、スピーカ２１１３、ＬＥＤランプ２１１４、操作ボタン２１１５、接続端子２１１６、カメラ２１１７、マイクロホン２１１８、記録媒体読込部２１１９を有する。
図１９Ｅに示す電気冷凍冷蔵庫２１５０は、筐体２１５１、冷蔵室用扉２１５２、および冷凍室用扉２１５３等を有する。
図１９Ｆに示す自動車２１７０は、車体２１７１、車輪２１７２、ダッシュボード２１７３、およびライト２１７４等を有する。
〔実施の形態３〕
本実施の形態では、ＳｉトランジスタとＯＳトランジスタとで構成される半導体装置について説明する。ここでは、実施の形態１の記憶装置１００を例に、このような半導体装置の構造について説明する。
＜＜記憶装置１００の積層構造＞＞
図２０を参照して、記憶装置１００の構造について説明する。図２０には、代表的に、トランジスタＭＴ１、ＭＯ１、容量素子Ｃ１を示している。記憶装置１００は、単結晶シリコンウエハ５５００と、層ＬＸ１―ＬＸ９の積層を有する。層ＬＸ１－ＬＸ９には、配線、電極、プラグ等が設けられている。なお、図２０は記憶装置１００の積層構造例を説明するための断面図であり、記憶装置１００を特定の切断線で切った断面図ではない。
層ＬＸ１には、トランジスタＭＴ１等の記憶装置１００を構成するＳｉトランジスタが設けられている。Ｓｉトランジスタのチャネル形成領域は単結晶シリコンウエハ５５００に設けられている。
層ＬＸ７には、トランジスタＭＯ１、ＭＯ２等のＯＳトランジスタが設けられている。ＯＳトランジスタのバックゲート電極は層ＬＸ６に設けられている。ここでは、ＯＳトランジスタの構造は後述するＯＳトランジスタ５００４（図２２Ｂ参照）と同様である。層ＬＸ９には、容量素子Ｃ１が設けられている。容量素子Ｃ１を層ＬＸ７よりも下層に設けてもよい。
次に、図２１Ａ―図２２Ｂを参照して、ＯＳトランジスタの構成例を説明する。図２１Ａ―図２２Ｂの左側には、ＯＳトランジスタのチャネル長方向の断面構造を示し、右側には、ＯＳトランジスタのチャネル幅方向の断面構造を示す。
＜＜ＯＳトランジスタの構成例１＞＞
図２１Ａに示すＯＳトランジスタ５００１は絶縁表面に形成される。ここでは、絶縁層５０２１上に形成されている。
ＯＳトランジスタ５００１は、絶縁層５０２８、５０２９で覆われている。ＯＳトランジスタ５００１は、絶縁層５０２２―５０２７、５０３０―５０３２、金属酸化物層５０１１―５０１３、導電層５０５０―５０５４を有する。
図中の絶縁層、金属酸化物層、導電層等は、単層でも積層でもよい。これらの作製には、スパッタリング法、分子線エピタキシー法（ＭＢＥ法）、パルスレーザアブレーション法（ＰＬＡ法）、化学気相堆積法（ＣＶＤ法）、原子層堆積法（ＡＬＤ法）などの各種の成膜方法を用いることができる。ＣＶＤ法には、プラズマＣＶＤ法、熱ＣＶＤ法、有機金属ＣＶＤ法などがある。
金属酸化物層５０１１―５０１３をまとめて酸化物層５０１０と呼ぶ。図２１に示すように、酸化物層５０１０は金属酸化物層５０１１、金属酸化物層５０１２、金属酸化物層５０１３の順に積層している部分を有する。ＯＳトランジスタ５００１がオン状態のとき、チャネルは酸化物層５０１０の金属酸化物層５０１２に主に形成される。
ＯＳトランジスタ５００１のゲート電極は導電層５０５０で構成され、ソース電極またはドレイン電極として機能する一対の電極は、導電層５０５１、５０５２で構成される。導電層５０５０―５０５２はそれぞれバリア層として機能する絶縁層５０３０―５０３２に覆われている。バックゲート電極は導電層５０５３と導電層５０５４との積層で構成される。ＯＳトランジスタ５００１はバックゲート電極を有さない構造としてもよい。後述するＯＳトランジスタ５００２も同様である。
ゲート（フロントゲート）側のゲート絶縁層は絶縁層５０２７で構成され、バックゲート側のゲート絶縁層は、絶縁層５０２４―５０２６の積層で構成される。絶縁層５０２８は層間絶縁層である。絶縁層５０２９はバリア層である。
金属酸化物層５０１３は、金属酸化物層５０１１、５０１２、導電層５０５１、５０５２でなる積層体を覆っている。絶縁層５０２７は金属酸化物層５０１３を覆っている。導電層５０５１、５０５２はそれぞれ、金属酸化物層５０１３、絶縁層５０２７を介して、導電層５０５０と重なる領域を有する。
導電層５０５０―５０５４に用いられる導電材料には、リン等の不純物元素をドーピングした多結晶シリコンに代表される半導体、ニッケルシリサイド等のシリサイド、モリブデン、チタン、タンタル、タングステン、アルミニウム、銅、クロム、ネオジム、スカンジウム等の金属、または上述した金属を成分とする金属窒化物（窒化タンタル、窒化チタン、窒化モリブデン、窒化タングステン）等がある。また、インジウム錫酸化物、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの導電性材料を用いることができる。
例えば、導電層５０５０は窒化タンタル単層、またはタングステン単層である。あるいは、導電層５０５０が２層構造、および３層構造の場合、次のような組み合わせがある。（アルミニウム、チタン）、（窒化チタン、チタン）、（窒化チタン、タングステン）、（窒化タンタル、タングステン）、（窒化タングステン、タングステン）、（チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、チタン）、（窒化チタン、アルミニウム、窒化チタン）。先に記載した導電体が絶縁層５０２７側に設けられる。
導電層５０５１と導電層５０５２は同じ層構造をもつ。例えば、導電層５０５１が単層である場合、アルミニウム、チタン、クロム、ニッケル、銅、イットリウム、ジルコニウム、モリブデン、銀、タンタル、またはタングステンなどの金属、またはこれを主成分とする合金を用いればよい。導電層５０５１が２層構造、および３層構造の場合、次のような組み合わせがある。（チタン、アルミニウム）、（タングステン、アルミニウム）、（タングステン、銅）（銅－マグネシウム－アルミニウム合金、銅）、（チタン、銅）、（チタン又は窒化チタン、アルミニウムまたは銅、チタンまたは窒化チタン）、（モリブデンまたは窒化モリブデン、アルミニウムまたは銅、モリブデンまたは窒化モリブデン）。先に記載した導電体が絶縁層５０２７側に設けられる。
例えば、導電層５０５３は、水素に対するバリア性を有する導電層（例えば、窒化タンタル層）とし、導電層５０５４は、導電層５０５３よりも導電率の高い導電層（例えばタングステン層）とすることが好ましい。このような構造であることで、導電層５０５３と導電層５０５４の積層は配線としての機能と、酸化物層５０１０への水素の拡散を抑制する機能とをもつ。
絶縁層５０２１―５０３２に用いられる絶縁材料には、窒化アルミニウム、酸化アルミニウム、窒化酸化アルミニウム、酸化窒化アルミニウム、酸化マグネシウム、窒化シリコン、酸化シリコン、窒化酸化シリコン、酸化窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウム、酸化タンタル、アルミニウムシリケートなどがある。絶縁層５０２１―５０３２はこれらの絶縁材料でなる単層、または積層で構成される。絶縁層５０２１―５０３２を構成する層は、複数の絶縁材料を含んでいてもよい。
本明細書等において、酸化窒化物とは、酸素の含有量が窒素よりも多い化合物であり、窒化酸化物とは、窒素の含有量が酸素よりも多い化合物のことをいう。
ＯＳトランジスタ５００１において、酸素および水素に対してバリア性をもつ絶縁層（以下、バリア層）によって酸化物層５０１０が包み込まれる構造であることが好ましい。このような構造であることで、酸化物層５０１０から酸素が放出されること、酸化物層５０１０への水素の侵入を抑えることができるので、ＯＳトランジスタ５００１の信頼性、電気特性を向上できる。
例えば、絶縁層５０２９をバリア層として機能させ、かつ絶縁層５０２１、５０２２、５０２４の少なくとも１つをバリア層と機能させればよい。バリア層は、酸化アルミニウム、酸化窒化アルミニウム、酸化ガリウム、酸化窒化ガリウム、酸化イットリウム、酸化窒化イットリウム、酸化ハフニウム、酸化窒化ハフニウム、窒化シリコンなどの材料で形成することができる。酸化物層５０１０と導電層５０５０の間に、バリア層をさらに設けてもよい。もしくは、金属酸化物層５０１３として、酸素および水素に対してバリア性をもつ金属酸化物層を設けてもよい。
絶縁層５０３０は、導電層５０５０の酸化を防ぐバリア層であることが好ましい。絶縁層５０３０が酸素に対してバリア性を有することで、絶縁層５０２８等から離脱した酸素による導電層５０５０の酸化を抑制することができる。例えば、絶縁層５０３０には、酸化アルミニウムなどの金属酸化物を用いることができる。
絶縁層５０２１―５０３２の構成例を記す。この例では、絶縁層５０２１、５０２２、５０２５、５０２９、５０３０―５０３２は、それぞれ、バリア層として機能する。絶縁層５０２６―５０２８は過剰酸素を含む酸化物層である。絶縁層５０２１は窒化シリコンであり、絶縁層５０２２は酸化アルミニウムであり、絶縁層５０２３は酸化窒化シリコンである。バックゲート側のゲート絶縁層（５０２４―５０２６）は、酸化シリコン、酸化アルミニウム、酸化シリコンの積層である。フロントゲート側のゲート絶縁層（５０２７）は、酸化窒化シリコンである。層間絶縁層（５０２８）は、酸化シリコンである。絶縁層５０２９、５０３０―５０３２は酸化アルミニウムである。
図２１は、酸化物層５０１０が３層構造の例であるが、これに限定されない。酸化物層５０１０は、例えば、金属酸化物層５０１１または金属酸化物層５０１３のない２層構造とすることができるし、金属酸化物層５０１１―５０１２の何れか１層で構成してもよい。または、酸化物層５０１０を４層以上の金属酸化物層で構成してもよい。
＜＜ＯＳトランジスタの構成例２＞＞
図２１Ｂに示すＯＳトランジスタ５００２は、ＯＳトランジスタ５００１の変形例である。ＯＳトランジスタ５００２では、金属酸化物層５０１１、５０１２とでなる積層の上面および側面が、金属酸化物層５０１３と絶縁層５０２７とでなる積層によって覆われている。そのため、ＯＳトランジスタ５００２においては、絶縁層５０３１、５０３２は必ずしも設けなくてもよい。
＜＜ＯＳトランジスタの構成例３＞＞
図２２Ａに示すＯＳトランジスタ５００３は、ＯＳトランジスタ５００１の変形例であり、主に、ゲート電極の構造が異なる。
絶縁層５０２８に形成された開口部には、金属酸化物層５０１３、絶縁層５０２７、導電層５０５０が設けられている。つまり、絶縁層５０２８の開口部を利用して、ゲート電極が自己整合的に形成されている。よって、ＯＳトランジスタ５００３では、ゲート電極（５０５０）は、ゲート絶縁層（５０２７）を介してソース電極およびドレイン電極（５０５１、５０５２）と重なる領域を有していない。そのためゲートーソース間の寄生容量、ゲートードレイン間の寄生容量が低減でき、周波特性を向上できる。また、絶縁層５０２８の開口によってゲート電極幅を制御できるため、チャネル長の短いＯＳトランジスタの作製が容易である。
＜＜ＯＳトランジスタの構成例４＞＞
図２２Ｂに示すＯＳトランジスタ５００４は、ＯＳトランジスタ５００１とはゲート電極、酸化物層、の構造が異なる。
ＯＳトランジスタ５００４のゲート電極（５０５０）は絶縁層５０３３、５０３４に覆われている。ＯＳトランジスタ５００４は、金属酸化物層５０１１、５０１２とでなる酸化物層５００９を有する。導電層５０５１、５０５２を設ける代わりに、金属酸化物層５０１１に低抵抗領域５０１１ａ、５０１１ｂが、金属酸化物層５０１２に低抵抗領域５０１２ａ、５０１２ｂが設けられている。酸化物層５００９に不純物元素（例えば、水素、窒素）を選択的に添加することで、低抵抗領域５０１１ａ、５０１１ｂ、５０１２ａ、５０１２ｂを形成することができる。
金属酸化物層に不純物元素を添加すると、添加した領域に酸素欠損が形成され、不純物元素が酸素欠損に入り込むことで、キャリア密度が高くなるため、添加領域が低抵抗化される。
ＯＳトランジスタのチャネル形成領域は、ＣＡＣ‐ＯＳ（ｃｌｏｕｄ‐ａｌｉｇｎｅｄ ｃｏｍｐｏｓｉｔｅ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）であることが好ましい。
ＣＡＣ‐ＯＳは、材料の一部では導電性の機能と、材料の一部では絶縁性の機能とを有し、材料の全体では半導体としての機能を有する。ＣＡＣ‐ＯＳまたはＣＡＣ－ｍｅｔａｌ ｏｘｉｄｅを、トランジスタの活性層に用いる場合、導電性の機能は、キャリアとなる電子（またはホール）を流す機能であり、絶縁性の機能は、キャリアとなる電子を流さない機能である。導電性の機能と、絶縁性の機能とを、それぞれ相補的に作用させることで、スイッチングさせる機能（オン／オフさせる機能）をＣＡＣ‐ＯＳに付与することができる。ＣＡＣ‐ＯＳにおいて、それぞれの機能を分離させることで、双方の機能を最大限に高めることができる。
ＣＡＣ‐ＯＳは、導電性領域、および絶縁性領域を有する。導電性領域は、上述の導電性の機能を有し、絶縁性領域は、上述の絶縁性の機能を有する。また、材料中において、導電性領域と、絶縁性領域とは、ナノ粒子レベルで分離している場合がある。また、導電性領域と、絶縁性領域とは、それぞれ材料中に偏在する場合がある。また、導電性領域は、周辺がぼけてクラウド状に連結して観察される場合がある。
また、ＣＡＣ‐ＯＳにおいて、導電性領域と、絶縁性領域とは、それぞれ０．５ｎｍ以上１０ｎｍ以下、好ましくは０．５ｎｍ以上３ｎｍ以下のサイズで材料中に分散している場合がある。
また、ＣＡＣ‐ＯＳは異なるバンドギャップを有する成分により構成される。例えば、ＣＡＣ‐ＯＳは、絶縁性領域に起因するワイドギャップを有する成分と、導電性領域に起因するナローギャップを有する成分と、により構成される。当該構成の場合、キャリアを流す際に、ナローギャップを有する成分において、主にキャリアが流れる。また、ナローギャップを有する成分が、ワイドギャップを有する成分に相補的に作用し、ナローギャップを有する成分に連動してワイドギャップを有する成分にもキャリアが流れる。このため、上記ＣＡＣ‐ＯＳをトランジスタのチャネル形成領域に用いることで、ＯＳトランジスタに高い電流駆動力、および高い電界効果移動度を与えることができる。
また、結晶性によって金属酸化物半導体を分類すると、単結晶金属酸化物半導体と、それ以外の非単結晶金属酸化物半導体とに分けられる。非単結晶金属酸化物半導体としては、ＣＡＡＣ‐ＯＳ（ｃ‐ａｘｉｓ‐ａｌｉｇｎｅｄ ｃｒｙｓｔａｌｌｉｎｅ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶金属酸化物半導体、ｎｃ‐ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、擬似非晶質金属酸化物半導体（ａ‐ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ‐ｌｉｋｅ ｍｅｔａｌ ｏｘｉｄｅ ｓｅｍｉｃｏｎｄｕｃｔｏｒ）などがある。
また、ＯＳトランジスタのチャネル形成領域は、ＣＡＡＣ‐ＯＳ、ｎｃ‐ＯＳなどの結晶部を有する金属酸化物で構成されることが好ましい。
ＣＡＡＣ‐ＯＳは、ｃ軸配向性を有し、かつａ－ｂ面方向において複数のナノ結晶が連結し、歪みを有した結晶構造となっている。歪みとは、複数のナノ結晶が連結する領域において、格子配列の揃った領域と、別の格子配列の揃った領域との間で格子配列の向きが変化している箇所を指す。
ナノ結晶は、六角形を基本とするが、正六角形状とは限らず、非正六角形状である場合がある。また、歪みにおいて、五角形、および七角形などの格子配列を有する場合がある。ＣＡＡＣ‐ＯＳにおいて、歪み近傍においても、明確な結晶粒界（グレインバウンダリーともいう）を確認することはできない。即ち、格子配列の歪みによって、結晶粒界の形成が抑制されていることがわかる。これは、ＣＡＡＣ‐ＯＳが、ａ－ｂ面方向において酸素原子の配列が稠密でないことや、金属元素が置換することで原子間の結合距離が変化することなどによって、歪みを許容することができるためと考えられる。
ＣＡＡＣ‐ＯＳは、インジウム、および酸素を有する層（以下、Ｉｎ層）と、元素Ｍ、亜鉛、および酸素を有する層（以下、（Ｍ，Ｚｎ）層）とが積層した、層状の結晶構造（層状構造ともいう）を有する傾向がある。インジウムと元素Ｍは互いに置換可能であり、（Ｍ，Ｚｎ）層の元素Ｍがインジウムと置換した場合、（Ｉｎ，Ｍ，Ｚｎ）層と表すこともできる。また、Ｉｎ層のインジウムが元素Ｍと置換した場合、（Ｉｎ，Ｍ）層と表すこともできる。
微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において、ｎｃ‐ＯＳは原子配列に周期性を有する。ｎｃ‐ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、分析方法によっては、ｎｃ‐ＯＳはａ‐ｌｉｋｅ ＯＳや非晶質酸化物半導体と区別が付かない場合がある。
ａ‐ｌｉｋｅ ＯＳはｎｃ‐ＯＳと非晶質金属酸化物半導体との間の構造を有する金属酸化物半導体である。ａ‐ｌｉｋｅ ＯＳは鬆または低密度領域を有する。ａ‐ｌｉｋｅ ＯＳはｎｃ‐ＯＳおよびＣＡＡＣ‐ＯＳと比べて、結晶性が低い。
本明細書等において、ＣＡＣは金属酸化物半導体の機能または材料を表し、ＣＡＡＣは金属酸化物半導体の結晶構造を表している。
１０、１１、１２、１３：セル、 ２０、２２：メモリセル、 ２５：双安定回路、 ３０、３１：バックアップ回路、
５１、５２、５３：プリチャージ回路、 ５５：センスアンプ、 ５５ａ：ラッチ回路、 ５６：ＲＳラッチ回路、 ５７、５８、５９：インバータ回路、
１００、１０１：記憶装置、
１０５：ＰＭＵ、
１１０、１１１：セルアレイ、
１２０：周辺回路、 １２２：コントローラ、 １２３：行回路、 １２４：列回路、 １２５：バックアップ及びリカバリドライバ、
１３１：行デコーダ、 １３２：ワード線ドライバ、 １３３：列デコーダ、 １３４：プリチャージ回路、 １３５：ローカルビット線ＭＵＸ、 １３５ｒ、１３５ｗ：ＭＵＸ、 １３６：センスアンプ、 １３７：書き込みドライバ、 １３８：出力ドライバ、
１５０、１５１、１５２、１５３、１５４、１５５、１５６、１５７：パワースイッチ、 １６０、１６１、１６２、１６３：パワードメイン、
３００：プロセッサ、 ３０５：ＰＭＵ、 ３０６：バス、 ３１１：バックアップ及びリカバリドライバ、 ３２０：キャッシュメモリ、 ３２１：セルアレイ、 ３２２：周辺回路、 ３２４：コントローラ、 ３２５：バックアップ及びリカバリドライバ、 ３２６：行回路、 ３２７：列回路、 ３３０：ＣＰＵコア、 ３３１：フリップフロップ、 ３３２：キャッシュメモリ、
３３５：スキャンフリップフロップ、 ３３５Ａ：クロックバッファ回路、 ３４０：バックアップ回路、
３９０、３９１、３９２、３９３、３９４、３９８、３９９：パワースイッチ、
２０１０：情報端末、 ２０１１：筐体、 ２０１２：表示部、 ２０１３：操作ボタン、 ２０１４：外部接続ポート、 ２０１５：スピーカ、 ２０１６：マイクロホン、 ２０５１ ：筐体、 ２０５２：表示部、 ２０５３：キーボード、 ２０５４：ポインティングデバイス、 ２０７０：ビデオカメラ、 ２０７１：筐体、 ２０７２：表示部、
２０７３：筐体、 ２０７４：操作キー、 ２０７５：レンズ、 ２０７６：接続部、 ２１１０：携帯型遊技機、 ２１１１：筐体、 ２１１２：表示部、 ２１１３：スピーカ、 ２１１４：ＬＥＤランプ、 ２１１５：操作ボタン、 ２１１６：接続端子、 ２１１７：カメラ、 ２１１８：マイクロホン、 ２１１９：記録媒体読込部、 ２１５０：電気冷凍冷蔵庫、 ２１５１：筐体、
２１５２：冷蔵室用扉、 ２１５３：冷凍室用扉、 ２１７０：自動車、 ２１７１：車体、 ２１７２：車輪、 ２１７３：ダッシュボード、 ２１７４：ライト、
５００１、５００２、５００３、５００４：ＯＳトランジスタ、
５００９、５０１０：酸化物層、
５０１１、５０１２、５０１３：金属酸化物層、
５０２１、５０２２、５０２３、５０２４、５０２５、５０２６、５０２７、５０２８、５０２９、５０３０、５０３１、５０３２、５０３３、５０３４：絶縁層、
５０５０、５０５１、５０５２、５０５３、５０５４：導電層、
５５００：単結晶シリコンウエハ、
７０００：電子部品、 ７００１：リード、 ７００２：プリント基板、 ７００４：実装基板、
ＢＬ、ＢＬ１、ＢＬ２、ＢＬＢ、ＢＬＢ１、ＢＬＢ２：ビット線、
ＬＲＢＬ、ＬＲＢＬＢ、ＬＷＢＬ、ＬＷＢＬＢ：ローカルビット線、
ＷＬ、ＷＬ１、ＷＬ２：ワード線、
ＯＧＬ：配線、
Ｖ＿ＶＤＤ、Ｖ＿ＶＤＨ、Ｖ＿ＶＤＭ、Ｖ＿ＶＳＭ：仮想電圧線、
Ｑ、Ｑｂ、ＱＳ、ＱＳｂ、ＳＮ１、ＳＮ２、ＳＮ３、ＳＮ１１、Ｄ１、Ｑ１、ＳＤ、ＳＤ＿ＩＮ、ＳＥ、ＣＫ、ＣＫ１、ＣＫＢ１、ＲＴ：ノード、
ＭＮ１、ＭＮ２、ＭＮ３、ＭＰ１、ＭＰ２、ＭＰ３、ＭＰ４、ＭＯ１、ＭＯ２、ＭＯ３、ＭＯ１１、ＭＯ１２、ＭＯ１３、ＭＴ１、ＭＴ２、ＭＴ１１、ＭＴ１２、ＭＴ１３、ＭＴ１４：トランジスタ、
Ｃ１、Ｃ２、Ｃ３、Ｃ１１：容量素子、
ＬＸ１、ＬＸ２、ＬＸ３、ＬＸ４、ＬＸ５、ＬＸ６、ＬＸ７、ＬＸ８、ＬＸ９：層

Claims (4)

  1. 第１パワードメインに設けられている周辺回路と、
    第２パワードメインに設けられているセルアレイと、
    前記第１パワードメインおよび前記第２パワードメインの電源管理を行う電源管理装置とを有し、
    前記セルアレイは、メモリセル、バックアップ回路、ワード線、並びに第１ビット線と第２ビット線とでなるビット線対を有し、
    前記メモリセルは、
    第１ノードおよび第２ノードを有する双安定回路と、
    前記第１ノードと前記第１ビット線間の導通状態を制御する第１転送トランジスタと、
    前記第２ノードと前記第２ビット線間の導通状態を制御する第２転送トランジスタとを有し、
    前記第１転送トランジスタおよび前記第２転送トランジスタのゲートは、前記ワード線に電気的に接続され、
    前記バックアップ回路、前記ワード線および前記ビット線対は、前記周辺回路に電気的に接続され、
    前記電源管理装置の制御により、前記周辺回路は、前記メモリセルと前記バックアップ回路間のデータの書込み、および読出しを行い、
    動作状態として少なくとも第１乃至第７状態が設定され、
    前記第１状態において、前記セルアレイにデータを書き込む動作が行われ、
    前記第２状態において、前記セルアレイからデータを読み出す動作が行われ、
    前記第３状態はスタンバイ状態であり、
    前記第４状態において、前記ビット線対はフローティング状態であり、
    前記第１乃至第４状態において、前記電源管理装置の制御により、前記第１パワードメインに第１電圧が供給され、かつ前記第２パワードメインに第２電圧が供給され、
    前記第５状態において、前記ビット線対はフローティング状態であり、前記電源管理装置の制御により、前記第１パワードメインに前記第１電圧が供給され、かつ前記第２パワードメインに前記第２電圧よりも低い第３電圧が供給され、
    前記第６状態において、前記ビット線対はフローティング状態であり、前記電源管理装置の制御により、前記第１パワードメインに前記第１電圧が供給され、かつ前記第２パワードメインがパワーゲーティングされ、
    前記第７状態において、前記電源管理装置の制御により、前記第１パワードメインおよび前記第２パワードメインがパワーゲーティングされる半導体装置。
  2. 電源管理装置、第１乃至第３パワースイッチ、第１パワードメイン、第２パワードメインを有する半導体装置であって、
    前記電源管理装置は、第１乃至第７制御信号を生成し、
    前記第１乃至第３制御信号は、前記第１乃至第３パワースイッチのオンオフをそれぞれ制御し、
    前記第１パワースイッチは、前記第１パワードメインへの第１電圧の供給を制御し、
    前記第２パワースイッチおよび前記第３パワースイッチはそれぞれ、前記第２パワードメインへの第２電圧および第３電圧の供給を制御し、前記第３電圧は前記第２電圧よりも低く、
    前記第１パワードメインに、行回路、列回路、コントローラ、およびドライバが設けられ、
    前記第２パワードメインにセルアレイが設けられ、
    前記セルアレイに、メモリセル、第１バックアップ回路、ワード線、並びに第１ビット線と第２ビット線とでなるビット線対が設けられ、
    前記第１バックアップ回路は、
    第１保持ノードと、
    第２保持ノードと、
    前記第１保持ノードに電気的に接続された第１容量素子と、
    前記第２保持ノードに電気的に接続された第２容量素子と、
    前記第１保持ノードと前記メモリセルの第１ノード間の導通状態を制御する第１トランジスタと、
    前記第２保持ノードと前記メモリセルの第２ノード間の導通状態を制御する第２トランジスタとを有し、
    前記第１トランジスタおよび前記第２トランジスタのチャネル形成領域は金属酸化物を有し、
    前記行回路に前記ワード線が電気的に接続され、
    前記列回路は、
    ２本のローカル書き込みビット線でなる第１ローカルビット線対と、
    ２本のローカル読み出しビット線でなる第２ローカルビット線対と、
    前記ビット線対を第１プリチャージ電圧にプリチャージする第１プリチャージ回路と、
    前記ビット線対を第２プリチャージ電圧にプリチャージする第２プリチャージ回路と、
    前記第１ローカルビット線対にデータを書き込む書き込みドライバと、
    前記第２ローカルビット線対のデータを検出するセンスアンプと、
    前記ビット線対と前記第１ローカルビット線対間の導通状態を制御する第１スイッチ回路と、
    前記ビット線対と前記第２ローカルビット線対間の導通状態を制御する第２スイッチ回路と、
    を有し、
    前記ドライバは、前記第４制御信号に基づき、前記第１および第２トランジスタのオンオフを制御し、
    前記第５制御信号によって、前記行回路の制御を前記コントローラが行うか、前記電源管理装置が行うかが決定され、
    前記列回路は、前記第６制御信号に基づき、前記第１および第２プリチャージ回路の動作を制御し、
    前記列回路は、前記第７制御信号に基づき、前記第１および第２スイッチ回路のオンオフ動作を制御する半導体装置。
  3. チップおよびリードを有し、
    前記リードは前記チップに電気的に接続され、
    請求項１又は請求項２に記載の半導体装置が前記チップに設けられている電子部品。
  4. 請求項３に記載の電子部品と、
    表示部、タッチセンサ、マイク、スピーカ、操作キー、および筐体のうちの少なくとも１と、
    を有する電子機器。
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