JP2008276826A - 半導体装置 - Google Patents

Abstract

【課題】簡単な構成でスタンバイ時での消費電流低減を図った半導体装置を提供する。
【解決手段】複数のワード線と複数の相補ビット線の交差部に設けられた複数のＣＭＯＳスタティック型メモリセルを有するメモリセルアレイを有する。上記メモリセルアレイは、複数のスタティック型メモリセルを構成する第１及び第２ＣＭＯＳインバータ回路を構成する第１導電型ＭＯＳＦＥＴのソースが接続された第１ソース線とそれに対応した第１電源線との間に、第１動作モードのときにはオフ状態にされ、上記第１動作モードとは異なる第２動作モードのときにはオン状態にされるスイッチＭＯＳＦＥＴと、ダイオード形態にされた第１導電型と第２導電型のＭＯＳＦＥＴを並列形態に設ける。上記第１及び第２ＣＭＯＳインバータ回路を構成する第２導電型ＭＯＳＦＥＴのソースが接続された第２ソース線は、それに対応した上記第２電源線と接続する。
【選択図】図１

Description

この発明は、半導体装置に関し、特にスタティック型メモリセルからなるメモリセルアレイを有する半導体装置のスタイバイ時のリーク電流低減技術に利用して有効な技術に関するものである。

スタティック型メモリセルのソース線に電位制御回路を設けて、メモリセルがスタンバイ時に上記電位制御回路によりソース電位を中間電位にし、リーク電流を低減させる例として、特開２００４−２０６７４５号公報がある。また、メモリセルの電源線又は接地線の一方に追加ＭＯＳＦＥＴを設けて、メモリセルがスタンバイ時にメモリセルの交差帰還回路を構成するＭＯＳＦＥＴのしきい値電圧の変動の一方又は双方を反映するようなバイアス電圧を形成して制御する例として、特開２００６−０７３０６５号公報がある。
特開２００４−２０６７４５号公報 特開２００６−０７３０６５号公報

前記特許文献１では、上記ソース電位を中間電位にする電位制御回路は、接地電位側のソース線の電位上昇を抑えるためにダイオード形態のＮチャネルＭＯＳＦＥＴ又は電源電圧側のソース電位の電位低下を抑えるためにダイオード形態のＰチャネルＭＯＳＦＥＴを用いている。このため、電位制御回路を構成するＭＯＳＦＥＴに対応した導電型ＭＯＳＦＥＴのしきい値電圧がプロセスバラツキにより大きくなるよう変動した場合、上記中間電位もそれに対応して大きくなる。ＮチャネルＭＯＳＦＥＴの例で説明すると、メモリセルのＮチャネルＭＯＳＦＥＴと、上記電位制御回路を構成するＮチャネルＭＯＳＦＥＴのしきい値電圧が共に大きくなると、メモリセルではＮチャネルＭＯＳＦＥＴのしきい値電圧の上昇によりオン状態を維持するために必要なＮチャネルＭＯＳＦＥＴのゲート，ソース間電圧は大きくなる。これに対して、上記電位制御回路の構成するＮチャネルＭＯＳＦＥＴは、ソース線の中間電位を大きくして上記オン状態に必要なゲート，ソース間電圧を小さくさせる方向に動作してしまうという問題を有する。このように、特許文献１の技術では、ＭＯＳＦＥＴのプロセスバラツキによるしきい値電圧の変動が大きな場合には、データ保持特性に問題が生じる。

前記特許文献２では、ダイオード形態のＰチャネルＭＯＳＦＥＴを直列接続した回路に流れる電流と、ダイオード形態のＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴを直列した回路に流れる電流を抵抗に流してバイアス電圧を形成し、プロセスバラツキを補償するようなバイアス電圧を形成している。しかしながら、上記のようなＭＯＳＦＥＴの直列回路で形成した電流を抵抗に流してバイアス電圧を得るものであるために、上記２つのＰチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのしきい値電圧に加えて、上記抵抗において上記バイアス電圧以上の大きな電圧を発生させるために大きな動作電圧が必要になる。したがって、動作下限電圧が上記バイアス電圧を生成するに必要な比較的大きな電圧に限定されてしまうという問題がある。

この発明の１つの目的は、簡単な構成でスタンバイ時での消費電流低減を図った半導体装置を提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。

本願において開示される１つの実施例は、以下の通りである。複数のワード線と複数の相補ビット線の交差部に設けられた複数のＣＭＯＳスタティック型メモリセルを有するメモリセルアレイを有する。上記メモリセルアレイは、複数のスタティック型メモリセルを構成する第１及び第２ＣＭＯＳインバータ回路を構成する第１導電型ＭＯＳＦＥＴのソースが接続された第１ソース線とそれに対応した第１電源線との間に、第１動作モードのときにはオフ状態にされ、上記第１動作モードとは異なる第２動作モードのときにはオン状態にされるスイッチＭＯＳＦＥＴと、ダイオード形態にされた第１導電型と第２導電型のＭＯＳＦＥＴを並列形態に設ける。上記第１及び第２ＣＭＯＳインバータ回路を構成する第２導電型ＭＯＳＦＥＴのソースが接続された第２ソース線は、それに対応した上記第２電源線と接続する。

本願において開示される他の１つの実施例は、以下の通りである。第１電源電圧及び第２電源電圧の供給により動作可能にされる第１及び第２回路ブロックと、電源制御回路とを有する。上記第１回路ブロックは、上記電源制御回路からの制御信号により第１動作モードのときに上記第１又は第２電源電圧が遮断され、上記第１動作モードと異なる第２動作モードのときに上記第１及び第２電源電圧が供給される。上記第２回路ブロックは、上記第１及び第２動作モードのときに上記第１電源電圧及び第２電源電圧が供給される。上記第２回路ブロックは、複数のワード線と複数の相補ビット線の交差部に設けられた複数のＣＭＯＳスタティック型メモリセルを有するメモリセルアレイを有する。上記メモリセルアレイは、複数のスタティック型メモリセルを構成する第１及び第２ＣＭＯＳインバータ回路を構成する第１導電型ＭＯＳＦＥＴのソースが接続された第１ソース線とそれに対応した第１電源線との間に、第１動作モードのときにはオフ状態にされ、上記第１動作モードとは異なる第２動作モードのときにはオン状態にされるスイッチＭＯＳＦＥＴと、ダイオード形態にされた第１導電型と第２導電型のＭＯＳＦＥＴを並列形態に設ける。上記第１及び第２ＣＭＯＳインバータ回路を構成する第２導電型ＭＯＳＦＥＴのソースが接続された第２ソース線は、それに対応した上記第２電源線と接続する。

ＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴのうち、いずれか小さなしきい値電圧に従ってスタティック型メモリセルのソース電位を中間電位にするので、リーク電流の低減とデータ保持を両立させることができる。論理回路等とＳＲＡＭとを含む半導体装置の低消費電力が可能になる。

図１には、この発明に係る半導体装置に搭載されるスタティック型ＲＡＭ（以下、ＳＲＡＭという）のメモリセルアレイ部の一実施例の概略ブロック図が示されている。メモリセルアレイは、複数のメモリセルＭＣがワード線及び相補ビット線の交差部にマトリックス配置されて構成される。同図には、代表としてワード線方向（横方向）には６個、ビット線方向（縦方向）には６個のメモリセルＭＣが代表として例示的に示されている。

図２には、メモリセルＭＣの一実施例の回路図が示されている。ＮチャネルＭＯＳＦＥＴＱ１０とＰチャネルＭＯＳＦＥＴＱ１２からなる第１ＣＭＯＳインバータ回路と、ＮチャネルＭＯＳＦＥＴＱ１１とＰチャネルＭＯＳＦＥＴＱ１３からなる第２ＣＭＯＳインバータ回路の入力と出力とが交差接続されてラッチ回路を構成する。この実施例では、ＰチャネルＭＯＳＦＥＴＱ１２とＱ１３のソースは電源電圧ＶＤＤが供給されている。ＮチャネルＭＯＳＦＥＴＱ１０とＱ１１のソースは、ソース線ＶＳＳ−ＣＥＬに接続されている。上記ラッチ回路の一方の入出力ノードＮ１と、非反転（トルー）ビット線ＢＬとの間には、ＮチャネルＭＯＳＦＥＴＱ１４が設けられる。上記ラッチ回路の他方の入出力ノードＮ２と、反転（バー）ビット線／ＢＬとの間には、ＮチャネルＭＯＳＦＥＴＱ１５が設けられる。上記ＮチャネルＭＯＳＦＥＴＱ１４とＱ１５のゲートは、ワード線ＷＬに接続される。

上記メモリセルＭＣは、中央部分にＰチャネルＭＯＳＦＥＴＱ１２とＱ１３及び上記交差接続される入出力ノードＮ１とＮ２が配置される。これらの回路部分は、ＮウェルＮＷＥＬに形成される。上記ＮウェルＮＷＥＬを挟んで左右に斜線を付したようにＰウェルＰＷＥＬが設けられる。これらの左右のＰウェルＰＷＥＬには、上記ＮチャネルＭＯＳＦＥＴＱ１０、Ｑ１４及びＮチャネルＭＯＳＦＥＴＱ１１とＱ１５が振り分けられて設けられる。

図１において、上記図２のようなメモリセルＭＣの複数がメモリセルアレイを構成し、上記ＮチャネルＭＯＳＦＥＴ（Ｑ１０，Ｑ１１）のソースは、ソース線ＶＳＳ−ＣＥＬに共通に接続される。このソース線ＶＳＳ−ＣＥＬには、ソース線制御回路が設けられる。ソース線制御回路は、ＭＯＳＦＥＴＱ１〜Ｑ３により構成される。ＮチャネルＭＯＳＦＥＴＱ１は、ソース線ＶＳＳ−ＣＥＬと回路の接地線ＶＳＳ（又はＧＮＤ）との間に設けられ、制御信号ＳＷによりスイッチ制御される。ＮチャネルＭＯＳＦＥＴＱ２は、ゲートとドレインとが共に上記ソース線ＶＳＳ−ＣＥＬに共通に接続されてダイオード形態にさされる。同様に、ＰチャネルＭＯＳＦＥＴＱ３は、ゲートとドレインが回路の接地線ＶＳＳに共通に接続されてダイオード形態とされる。

図３には、図１のメモリセルアレイ部の一実施例のウェル配置図が示されている。メモリセルＭＣのＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとが形成されるＮウェルＮＷＥＬとＰウェルＰＷＥＬは、ビット線方向（縦方向）に並ぶメモリセルＭＣにおいて共通とする。そして、ＮウェルＮＷＥＬは、左右に隣接するものが共通化される。上記メモリセルアレイ部のＰウェルＰＷＥＬには回路の接地電位ＶＳＳが供給される。上記メモリセルアレイ部のＮウェルＮＷＥＬには、電源電圧ＶＤＤが供給される。

前記ソース線制御回路のＰチャネルＭＯＳＦＥＴＱ３が形成されるＮウェルＮＷＥＬは、上記のメモリセルアレイ部のＰウェルＰＷＥＬのように電源電圧ＶＤＤではなく、ＭＯＳＦＥＴＱ３のソース、つまりは前記図１のソース線ＶＳＳ−ＣＥＬに接続されている。前記ソース線制御回路のＮチャネルＭＯＳＦＥＴＱ１とＱ２は、それが形成されるＰウェルＰＷＥＬに回路の接地電位ＶＳＳが供給される。したがって、これらのＭＯＳＦＥＴＱ１とＱ２は同じＰウェルＰＷＥＬに形成してもよいし、前記メモリセルＭＣのＮチャネルＭＯＳＦＥＴが形成されるＰウェルＰＷＥＬに形成してもよい。

図４には、１つのメモリセルＭＣとソース線制御回路の回路図が示されている。メモリセルアレイの１つのメモリセルＭＣは、上記ラッチ回路に例えば同図に示したようにハイレベル（Ｈ）とロウレベル（Ｌ）を保持している。第１ＣＭＯＳインバータ回路においてＰチャネルＭＯＳＦＥＴＱ１２がオン状態であるので、オフ状態のＭＯＳＦＥＴＱ１０にリーク電流が発生するとそれが上記接地線ＶＳＳ−ＣＥＬに流れる。同様に、第２ＣＭＯＳインバータ回路ではＮチャネルＭＯＳＦＥＴＱ１１がオン状態であるので、オフ状態のＰチャネルＭＯＳＦＥＴＱ１３にリーク電流が発生するとそれが上記接地線ＶＳＳ−ＣＥＬに流れる。更に、反転ビット線／ＢＬがハイレベルであると、ワード線ＷＬがロウレベルの非選択状態によりオフ状態にされるＭＯＳＦＥＴＱ１５にリーク電流が発生すると上記ＭＯＳＦＥＴＱ１１を通して上記接地線ＶＳＳ−ＣＥＬに流れる。

図５には、この発明に係るソース線制御回路の動作を説明するための波形図が示されている。上記メモリセルアレイを含むＳＲＡＭ又はＳＲＡＭを含む半導体装置自体がスタイバイ状態のときには、上記制御信号ＳＷがハイレベルからロウレベルにされる。この結果、上記ＭＯＳＦＥＴＱ１は、オン状態からオフ状態にされる。メモリセルアレイのメモリセルＭＣは、上記ラッチ回路においてそれぞれが例えば図４に示したようなリーク電流が発生するとそれが上記接地線ＶＳＳ−ＣＥＬに流れる。１つのメモリセルＭＣにおいて発生するリーク電流は僅かでも、メモリセルアレイには多数のメモリセルＭＣが存在するので上記接地線ＶＳＳ−ＣＥＬに流れる電流は無視できない電流となる。

上記接地線ＶＳＳ−ＣＥＬには、上記のような多数のメモリセルＭＣのＮチャネルＭＯＳＦＥＴのソースが接続されること及びそれらを相互に接続する配線により寄生容量が存在する。上記のようにＭＯＳＦＥＴＱ１がオフ状態になると上記リーク電流によって、上記寄生容量がチャージアップされて電位が上昇する。

図５（Ａ）の例は、ＮチャネルＭＯＳＦＥＴＱ２のしきい値電圧ＶｔｈＮとＰチャネルＭＯＳＦＥＴのしきい値電圧ＶｔｈＰとが等しいとき、ソース線ＶＳＳ−ＣＥＬが上記しきい値電圧ＶｔｈＮ（＝ＶｔｈＰ）に到達すると、これらのＭＯＳＦＥＴＱ２、Ｑ３がオン状態となって上記リーク電流を接地線ＶＳＳに流すので、上記リーク電流による電位上昇が制限されて上記しきい値電圧ＶｔｈＮ（＝ＶｔｈＰ）に対応して一定電位になる。上記ＰチャネルＭＯＳＦＥＴＱ３は、ソースと基板ゲートであるＮウェルＮＷＥＬが共通に接続されているので、ソースに供給されるソース線ＶＳＳ−ＣＥＬの電位が中間電位であってもソースと基板ゲートにバックバイアス電圧が印加されることない。したがって、上記ソース線ＶＳＳ−ＣＥＬが上記しきい値電圧ＶｔｈＰに到達するとＰチャネルＭＯＳＦＥＴＱ３がオン状態になる。

図５（Ｂ）の例は、ＰチャネルＭＯＳＦＥＴＱ３のしきい値電圧ＶｔｈＰがＮチャネルＭＯＳＦＥＴＱ２のしきい値電圧ＶｔｈＮより大きい（ＶｔｈＮ＜ＶｔｈＰ）とき、ソース線ＶＳＳ−ＣＥＬが上記しきい値電圧ＶｔｈＮに到達すると、ＭＯＳＦＥＴＱ２がオン状態となって上記リーク電流を接地線ＶＳＳに流すので、上記リーク電流による電位上昇が制限されて上記しきい値電圧ＶｔｈＮに対応して一定電位になる。

図５（Ｃ）の例は、ＮチャネルＭＯＳＦＥＴＱ２のしきい値電圧ＶｔｈＮがＰチャネルＭＯＳＦＥＴＱ３のしきい値電圧ＶｔｈＰより大きい（ＶｔｈＰ＜ＶｔｈＮ）とき、ソース線ＶＳＳ−ＣＥＬが上記しきい値電圧ＶｔｈＰに到達すると、ＭＯＳＦＥＴＱ３がオン状態となって上記リーク電流を接地線ＶＳＳに流すので、上記リーク電流による電位上昇が制限されて上記しきい値電圧ＶｔｈＰに対応して一定電位になる。

この実施例のソース線制御回路では、ＮチャネルＭＯＳＦＥＴＱ２又はＰチャネルＭＯＳＦＥＴＱ３のうちしきい値電圧が小さい方に従ってソース線ＶＳＳ−ＣＥＬの電位を制限することができる。例えば、前記のようにＮチャネルＭＯＳＦＥＴの例で説明すると、メモリセルのＮチャネルＭＯＳＦＥＴと、上記ソース線制御回路を構成するＮチャネルＭＯＳＦＥＴのしきい値電圧が共に大きくなると、メモリセルではＮチャネルＭＯＳＦＥＴのしきい値電圧の上昇によりオン状態を維持するために必要なＮチャネルＭＯＳＦＥＴのゲート，ソース間電圧は大きくなる。これに対して、上記ソース線制御回路では、上記ＮチャネルＭＯＳＦＥＴのしきい値電圧の増大に影響されないで、図５（Ｃ）のようにＰチャネルＭＯＳＦＥＴのしきい値電圧によりソース線ＶＳＳ−ＣＥＬの上昇を制限する。逆に、ＰチャネルＭＯＳＦＥＴのしきい値電圧がプロセスバラツキによって大きくなっても、図５（Ｂ）のようにＮチャネルＭＯＳＦＥＴＱ２のしきい値電圧によりソース線ＶＳＳ−ＣＥＬの上昇を制限する。

ＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴとにより構成されているＣＭＯＳ回路の場合において、ＮチャネルＭＯＳＦＥＴのしきい値電圧とＰチャネルＭＯＳＦＥＴのしきい値電圧とが全く無関係にバラツキが生じた場合、ＮチャネルＭＯＳＦＥＴのしきい値電圧が大きくなる確率は１／２であるが、ＮチャネルＭＯＳＦＥＴ及びＰチャネルＭＯＳＦＥＴの両方が共に大きなしきい値電圧になる確率は１／４と小さいため、メモリセルのデータ保持特性に及ぼす影響を軽減できる。上記のようなしきい値電圧ＶｔｈＮ又はＶｔｈＰのうち、小さい方で設定されるソース線ＶＳＳ−ＣＥＬにより、メモリセルＭＣにおいてデータ保持動作が行われるよう電源電圧ＶＤＤを設定することにより、リーク電流の低減とデータ保持動作を両立させることができる。

上記ソース線ＶＳＳ−ＣＥＬの中間電圧での、メモリセルＭＣにおけるデータ保持動作に必要な電源電圧をＶＤＤ’としたとき、ＳＲＡＭの動作時の電源電圧ＶＤＤより小さいときには、上記スタンバイ状態のときに上記制御信号ＳＷによりＭＯＳＦＥＴＱ１（Ｑ４）をオフ状態にすることに加えて、メモリセルアレイの電源電圧ＶＤＤを上記ＶＤＤ’のように低減させるものであってもよい。このため、後に図８に示したような半導体集積回路装置では、電源制御回路ＳＷＣに上記ＶＤＤ’を形成するような降圧電源回路が設けられる。

なお、上記メモリセルアレイに形成されるＮチャネルＭＯＳＦＥＴが形成されるＰウェル電位は、回路の接地電位ＶＳＳが与えられている。それに対して、上記ＮチャネルＭＯＳＦＥＴのソースがソース線ＶＳＳ−ＣＥＬに接続されており、前記のようなスタイバイ時にソース線制御回路により中間電位（例えばＶｔｈＮ等）になるので、メモリセルＭＣにおいて、上記のようにソースと基板ゲートとにバックバイアス電圧が印加されることになり、リーク電流の低減が図られる。

図６には、この発明に係るスタティック型ＲＡＭの一実施例の全体回路図が示されている。スタティック型ＲＡＭは、メモリセルアレイと、その周辺回路に設けられたアドレス選択回路、読み出し回路及び書き込み回路等から構成される。

メモリセルアレイとして、３本のワード線ＷＬ１〜ＷＬ３と、３対の相補ビット線ＢＬ０，／ＢＬ０〜ＢＬ２，／ＢＬ２と、その交点に設けられた９個のメモリセルＭＣが代表として例示的に示されている。上記メモリセルＭＣは、前記図２に示したようなＮチャネルＭＯＳＦＥＴＱ１０，Ｑ１１とＰチャネルＭＯＳＦＥＴＱ１２，Ｑ１３からなる２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されたラッチ回路と、このラッチ回路の一対の入出力ノードとビット線ＢＬと／ＢＬとの間に設けられた、ＮチャネルＭＯＳＦＥＴＱ１４とＱ１５からなる選択スイッチとから構成される。

特に制限されないが、実際のメモリセルアレイは、１つのワード線ＷＬに２５６個のメモリセルが配置される。それ故、相補ビット線ＢＬ，／ＢＬは、ＢＬ０，／ＢＬ０〜ＢＬ２５５，／ＢＬ２５５のような２５６対から構成される。例えば、一対のビット線ＢＬと／ＢＬには、２５６個のメモリセルが配置される。それ故、ワード線は、ＷＬ０〜２５５のような２５６本から構成される。上記各ビット線ＢＬ，／ＢＬには、図示しないけれどもプリチャージ＆イコライズ回路が設けられる。このプリチャージ回路＆イコライズ回路は、例えば、相補ビット線ＢＬと／ＢＬに電源電圧のようなプリチャージ電圧を与えるＰチャネルＭＯＳＦＥＴと、上記相補ビット線ＢＬと／ＢＬとの間を短絡するＰチャネルＭＯＳＦＥＴから構成される。また、相補ビット線ＢＬと／ＢＬと電源端子との間に、ゲートとドレインとが交差接続されたＰチャネルＭＯＳＦＥＴをプルアップＭＯＳＦＥＴとして設けるようにしてもよい。このプルアップＭＯＳＦＥＴにより、読み出し時にハイレベル側のビット線の落ち込みが防止される。

特に制限されないが、上記２５６対のビット線は、ＰチャネルＭＯＳＦＥＴからなる読み出し用カラムスイッチＹＳを構成するＰチャネルＭＯＳＦＥＴＱ２０，Ｑ２１、Ｑ２２，Ｑ２３及びＱ２４，Ｑ２５等により６４対の相補の読み出しデータ線ＣＢ，／ＣＢに接続される。１つの読み出しデータ線ＣＢ，／ＣＢには、４対のビット線ＢＬ，／ＢＬのうちいずれか１つに接続される。上記読み出しデータ線ＣＢ，／ＣＢには、センスアンプＳＡが設けられる。センスアンプＳＡは、ＰチャネルＭＯＳＦＥＴＱ２８，Ｑ２９とＮチャネルＭＯＳＦＥＴＱ２６，Ｑ２７からなる２つのＣＭＯＳインバータ回路の入力と出力とが交差接続されてなるＣＭＯＳラッチ回路と、このＣＭＯＳラッチ回路のＮチャネルＭＯＳＦＥＴのソースと回路の接地電位ＶＳＳに設けられたＮチャネルＭＯＳＦＥＴＱ３０から構成される。上記読み出しデータ線ＣＢ，／ＣＢが上記のように６４対設けられることに対応してセンスアンプＳＡも全体で６４個設けられる。

上記センスアンプＳＡを活性化させるＮチャネルＭＯＳＦＥＴＱ３０のゲートには、タイミング生成回路で形成されたセンスアンプ選択信号ｓａｃが供給される。センスアンプＳＡは、上記選択信号ｓａｃにより活性化されて読み出しデータ線ＣＢ，／ＣＢの信号を増幅する。上記センスアンプＳＡの増幅信号は、例えば出力ラッチ回路に伝えられ、出力回路ＯＢにより出力信号ｄｏｕｔが形成される。

この実施例では、特に制限されないが、上記６４個のセンスアンプＳＡを全て活性化して６４ビットからなる読み出し信号を出力させる読み出し動作、上記６４個のセンスアンプＳＡうちの３２個を活性化して３２ビットからなる読み出し信号を出力させる読み出し動作、あるいは上記６４個のセンスアンプＳＡのうちの１６個を活性化して１６ビットからなる読み出し信号を出力させる読み出し動作が選択的に可能にされる。上記センスアンプ選択信号ｓａｃは、上記３種類の読み出し動作に対応してセンスアンプＳＡ等の制御を行うようにされる。

この実施例では、各ビット線対ＢＬ，／ＢＬに、ライトアンプＷＡが設けられる。これらのライトアンプは、上記のような読み出し動作に対応して、書き込み用データ線に与えられる書き込み信号を上記ビット線対ＢＬ，／ＢＬに供給する。上記のようにカラムスイッチＹＳを介さないで上記ライトアンプＷＡが設けられるので、各ライトアンプは、選択されたものが活性化されて上記のような６４ビット、３２ビットあるいは１６ビット等のようなデータ単位での書き込みが行われる。このようなカラムスイッチＹＳ及びセンスアンプＳＡの選択動作、ライトアンプＷＡの選択動作は、制御回路ＣＴＲＬからの信号により行われる。

上記２５６本からなるワード線ＷＬのうちの１本がデコーダ回路ＤＥＣにより形成された選択信号を受けるワードドライバＷＤＲによって選択される。デコーダ回路ＤＥＣは、タイミング生成回路で形成されたタイミング信号とアドレス信号を受けて、上記ワード線の選択信号やカラムの選択信号を形成する。そして、上記スタンバイ動作等の動作モードでは、アドレス信号に無関係に全てのワード線は非選択レベルにされる。デコーダ回路で形成されたカラム選択信号は、制御回路ＣＴＲＬに含まれる論理回路により、前記３２ビット動作、１６ビット動作及び８ビット動作に対応した選択動作を行う。

この実施例のＳＲＡＭは、上記２５６×２５６のようなメモリセルアレイを複数個備えており、それぞれに前記のようなアドレス選択回路、センスアンプＳＡ、ライトアンプＷＡが設けられる。そして、スタイバイ時のリーク電流低減のための前記ソース線制御回路も上記複数の各メモリセルアレイのそれぞれに対応して複数個設けられる。

図７には、この発明に係るＳＲＡＭにおけるメモリセルアレイ部の他の一実施例の概略ブロック図が示されている。この実施例では、メモリセルＭＣのＰチャネルＭＯＳＦＥＴＱ１２，Ｑ１３のソースがソース線ＶＤＤ−ＣＥＬに接続される。メモリセルＭＣのＮチャネルＭＯＳＦＥＴＱ１０，Ｑ１１のソースは、回路の接地電位ＶＳＳが供給される。上記ソース線ＶＤＤ−ＣＥＬには、ソース線制御回路が設けられる。ソース線制御回路は、ＭＯＳＦＥＴＱ４〜Ｑ６により構成される。ＰチャネルＭＯＳＦＥＴＱ４は、ソース線ＶＤＤ−ＣＥＬと電源電圧線ＶＤＤとの間に設けられ、制御信号／ＳＷによりスイッチ制御される。ＰチャネルＭＯＳＦＥＴＱ５は、ゲートとドレインとが共に上記ソース線ＶＤＤ−ＣＥＬに共通に接続されてダイオード形態にさされる。同様に、ＮチャネルＭＯＳＦＥＴＱ６は、ゲートとドレインが回路の電源電圧線ＶＤＤに共通に接続されてダイオード形態とされる。

前記ソース線制御回路のＮチャネルＭＯＳＦＥＴＱ６が形成されるＰウェルＰＷＥＬは、上記のメモリセルアレイ部のＰウェルＰＷＥＬのように電源電圧ＶＤＤでなはく、ＭＯＳＦＥＴＱ６のソース、つまりは上記ソース線ＶＤＤ−ＣＥＬに接続されている。前記ソース線制御回路のＰチャネルＭＯＳＦＥＴＱ４とＱ５は、それが形成されるＮウェルＮＷＥＬに電源電圧ＶＤＤが供給される。したがって、これらのＭＯＳＦＥＴＱ４とＱ５は同じＮウェルＮＷＥＬに形成してもよいし、前記メモリセルＭＣのＰチャネルＭＯＳＦＥＴが形成されるＮウェルＮＷＥＬに形成してもよい。

図８には、この発明に係る半導体集積回路装置（半導体装置）の一実施例のブロックが示されている。同図においては、特に制限されないが、２種類の電源電圧ＶＣＣとＶＤＤによって動作するようにされる。特に制限されないが、電源電圧ＶＣＣは、３．３Ｖのような比較的高い電圧とされ、電源電圧ＶＤＤは、１．２Ｖのような低い電圧とされる。上記比較的高い電源電圧ＶＣＣとそれに対応した接地電位ＶＳＳは、チップ周辺に設けられたＩ／Ｏ（入出力）バッファ用に供給される。上記比較的低い電源電圧ＶＤＤとそれに対応した接地電位ＶＳＳは、ＶＤＤ系論理回路１，２及びＶＤＤ系ＲＡＭと電源制御回路ＳＷＣに供給される。上記ＶＤＤ系論理回路１と２は、電源スイッチＳ１とＳ２によって回路の接地電位ＶＳＳが選択的に供給される。これに対して、ＶＤＤ系ＲＡＭは、そのような電源スイッチが設けられておらず、電源電圧ＶＤＤと接地電位ＶＳＳが常時供給されている。また、上記電源制御回路ＳＷＣも上記電源電圧ＶＤＤと接地電位ＶＳＳが常時供給される。

ＶＤＤ系論理回路１と２は、半導体集積回路装置が動作を行わないスタイバイ状態において何も動作を行わないから上記のようなスイッチＳ１，Ｓ２がオフ状態にされることにより、スタンバイ状態でのリーク電流を削減する。これに対して、上記ＶＤＤ系ＲＡＭは、データ保持動作を行う必要があるので上記ＶＤＤ系論理回路１と２のようにスイッチＳ１，Ｓ２を設けることができない。そこで、ＶＤＤ系ＲＡＭには前記のようなソース線制御回路を設けてスタイバイ状態でのメモリセルＭＣにおけるリーク電流の低減が図られる。上記電源制御回路ＳＷＣで形成された制御信号ＳＷは、上記ＶＤＤ系ＲＡＭにも供給されて、前記ソース線制御回路の制御信号とされる。上記ＶＤＤ系論理回路１、２とＶＤＤ系ＲＡＭとの間にマイクロ入出力回路μＩＯが設けられる。マイクロ入出力回路μＩＯは、ＶＤＤ系論理回１又は２が電源遮断されたときの不定レベル伝播防止に用いられる。

以上本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、メモリセルアレイのウェル構成は、種々の実施形態を採ることができる。ソース線制御回路を構成するＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴは、ワード線方向又はビット線方向のメモリセル毎に分散して設けるようにしてもよい。このようにＭＯＳＦＥＴを分散させて配置した場合には、ソース線ＶＳＳ−ＣＥＬ又はＶＤＤ−ＣＥＬにおける配線抵抗等により、メモリセルアレイに配置される例えば２５６×２５６のようなメモリセルにおいて、そのソース電位の変化が不均一になるのを防止することができる。特に、スタイバイ状態からアクティブ状態に移行するときの応答性を高速にすることができる。本願発明は、ＳＲＡＭ及びそれが搭載される半導体装置に広く利用することができる。

この発明に係る半導体装置に搭載されるＳＲＡＭのメモリセルアレイ部の一実施例を示す概略ブロック図である。 図１のメモリセルＭＣの一実施例を示す回路図である。 図１のメモリセルアレイ部の一実施例を示すウェル配置図である。 図１における１つのメモリセルＭＣとソース線制御回路の回路図である。 この発明に係るソース線制御回路の動作を説明するための波形図である。 この発明に係るＳＲＡＭの一実施例を示す全体回路図である。 この発明に係るＳＲＡＭにおけるメモリセルアレイ部の他の一実施例を示す概略ブロック図である。 この発明に係る半導体集積回路装置の一実施例を示す巣ブロック図である。

符号の説明

ＭＣ…メモリセル、ＰＷＥＬ…Ｐウェル、ＮＷＥＬ…Ｎウェル、ＶＳＳ−ＣＥＬ，ＶＤＤ−ＣＥＬ…ソース線、
Ｑ１〜Ｑ３０…ＭＯＳＦＥＴ、
ＭＡＲＹ…メモリセルアレイ、ＷＤＲ…ワード線ドライバ、ＤＥＣ…デコーダ、ＷＡ…ライトアンプ、ＳＡ…センスアンプ、ＹＳ…カラムスイッチ、ＣＴＲＬ…制御回路、
ＷＬ…ワード線、ＢＬ，／ＢＬ…相補ビット線、
Ｓ１，Ｓ２…スイッチ、ＳＷＣ…電源制御回路。

Claims (8)

1. 複数のワード線と複数の相補ビット線の交差部に設けられた複数のスタティック型メモリセルを含むメモリセルアレイを有し、
   上記スタティック型メモリセルは、入力と出力とが交差接続された第１及び第２ＣＭＯＳインバータ回路と、上記第１及び第２ＣＭＯＳインバータ回路の入力端子と対応する上記相補ビット線との間に設けられ、ゲートが対応する上記ワード線に接続された選択スイッチＭＯＳＦＥＴからなり、
   上記メモリセルアレイは、上記複数のスタティック型メモリセルを構成する上記第１及び第２ＣＭＯＳインバータ回路を構成するＮチャネルＭＯＳＦＥＴとＰチャネルＭＯＳＦＥＴのソースがそれぞれ接続された第１及び第２ソース線と、
   上記第１ソース線とそれに対応した第１電源線との間に設けられ、第１動作モードのときにはオフ状態にされ、上記第１動作モードとは異なる第２動作モードのときにはオン状態にされるスイッチＭＯＳＦＥＴと、
   上記第１ソース線と上記第１電源線との間に設けられ、それが形成されたＰウェルにソースが接続され、ドレインとゲートとが接続されてダイオード形態にされたＮチャネルＭＯＳＦＥＴと、
   上記第１ソース線と上記第１電源線との間に設けられ、それが形成されたＮウェルにソースが接続され、ドレインとゲートとが接続されてダイオード形態にされたＰチャネルＭＯＳＦＥＴとを有し、
   上記第２ソース線は、それに対応した上記第２電源線に接続された半導体装置。
2. 請求項１において、
   上記第１ソース線は、上記スタティック型メモリセルを構成する上記第１及び第２ＣＭＯＳインバータ回路のＮチャネルＭＯＳＦＥＴのソースが接続され、
   上記スイッチＭＯＳＦＥＴは、ＮチャネルＭＯＳＦＥＴであり、
   上記第１電源線は、回路の接地電位が供給され、
   上記第２ソース線は、上記スタティック型メモリセルを構成する上記第１及び第２ＣＭＯＳインバータ回路のＰチャネルＭＯＳＦＥＴのソースが接続され、正の電源電圧が供給される半導体装置。
3. 請求項１において、
   上記第１ソース線は、上記スタティック型メモリセルを構成する上記第１及び第２ＣＭＯＳインバータ回路のＰチャネルＭＯＳＦＥＴのソースが接続され、
   上記スイッチＭＯＳＦＥＴは、ＰチャネルＭＯＳＦＥＴであり、
   上記第１電源線は、正の電源電圧が供給され、
   上記第２ソース線は、上記スタティック型メモリセルを構成する上記第１及び第２ＣＭＯＳインバータ回路のＮチャネルＭＯＳＦＥＴのソースが接続され、回路の接地が供給される半導体装置。
4. 請求項１において、
   上記第１動作モードは、上記スタティック型メモリセルの書き込み及び読み出し動作を行わないスタンバイ状態であり、
   上記第２動作モードは、上記スタティック型メモリセルの書き込み又は読み出し動作が可能にされるアクティブ状態である半導体装置。
5. 第１電源電圧及び第２電源電圧の供給により動作可能にされる第１及び第２回路ブロックと、
   電源制御回路とを有し、
   上記第１回路ブロックは、上記電源制御回路からの制御信号により第１動作モードのときに上記第１又は第２電源電圧が遮断され、上記第１動作モードと異なる第２動作モードのときに上記第１及び第２電源電圧が供給され、
   上記第２回路ブロックは、上記第１及び第２動作モードのときに上記第１電源電圧及び第２電源電圧が供給され、
   上記第２回路ブロックは、
   複数のワード線と複数の相補ビット線の交差部に設けられた複数のスタティック型メモリセルを有するメモリセルアレイを有し、
   上記スタティック型メモリセルは、入力と出力とが交差接続された第１及び第２ＣＭＯＳインバータ回路と、上記第１及び第２ＣＭＯＳインバータ回路の入力端子と対応する上記相補ビット線との間に設けられ、ゲートが対応する上記ワード線に接続された選択スイッチＭＯＳＦＥＴからなり、
   上記メモリセルアレイは、上記複数のスタティック型メモリセルを構成する上記第１及び第２ＣＭＯＳインバータ回路を構成するＭＯＳＦＥＴのソースがそれぞれ接続された第１及び第２ソース線と、
   上記第１ソース線とそれに対応した第１電源電圧線との間に設けられ、第１動作モードのときにはオフ状態にされ、上記第１動作モードとは異なる第２動作モードのときにはオン状態にされるスイッチＭＯＳＦＥＴと、
   上記第１ソース線と上記第１電源電圧線との間に設けられ、それが形成されたＰウェルにソースが接続され、ドレインとゲートとが接続されてダイオード形態にされたＮチャネルＭＯＳＦＥＴと、
   上記第１ソース線と上記第１電源電圧線との間に設けられ、それが形成されたＮウェルにソースが接続され、ドレインとゲートとが接続されてダイオード形態にされたＰチャネルＭＯＳＦＥＴと、
   上記第２ソース線は、それに対応した上記第２電源電圧線と接続された半導体装置。
6. 請求項５において、
   上記第１ソース線は、上記スタティック型メモリセルを構成する上記第１及び第２ＣＭＯＳインバータ回路のＮチャネルＭＯＳＦＥＴのソースが接続され、
   上記スイッチＭＯＳＦＥＴは、ＮチャネルＭＯＳＦＥＴであり、
   上記第１電源電圧線は、回路の接地電位が供給され、
   上記第２ソース線は、上記スタティック型メモリセルを構成する上記第１及び第２ＣＭＯＳインバータ回路のＰチャネルＭＯＳＦＥＴのソースが接続され、上記第２電源電圧である正の電源電圧が供給される半導体装置。
7. 請求項６において、
   上記第１ソース線は、上記スタティック型メモリセルを構成する上記第１及び第２ＣＭＯＳインバータ回路のＰチャネルＭＯＳＦＥＴのソースが接続され、
   上記スイッチＭＯＳＦＥＴは、ＰチャネルＭＯＳＦＥＴであり、
   上記第１電源電圧線は、上記第１電源電圧である正の電源電圧が供給され、
   上記第２ソース線は、上記スタティック型メモリセルを構成する上記第１及び第２ＣＭＯＳインバータ回路のＮチャネルＭＯＳＦＥＴのソースが接続され、上記第２電源電圧である回路の接地が供給される半導体装置。
8. 請求項５において、
   上記第１動作モードは、半導体装置のスタンバイ状態であり、
   上記第２動作モードは、半導体装置のアクティブである半導体装置。

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