JP4138718B2 - 半導体記憶装置 - Google Patents

Description

本発明は、半導体記憶装置に関し、特に、スタティック型半導体記憶装置、即ちＳＲＡＭ（SRAM: Static Random Access Memory）のスタンドバイ電流の低減に関する。

ＳＲＡＭ（典型的には６個のトランジスタで１ビットを記憶する）は、ＬＳＩ（LSI: Large Scale Integrated circuit）全般で広く使用されている。しかし、ＳＲＡＭでは、ＬＳＩの微細化及び低電圧化に伴って、スタンドバイ時のメモリセルにおけるリーク電流増加が問題となっている。ここで、スタンドバイ時とは、メモリセルが非選択状態にある時を意味する。

即ち、ＬＳＩの微細化及び高集積化に伴って、ＳＲＡＭ内で使用されるＭＯＳＦＥＴ（MOSFET: Metal-Oxide-Semiconductor Field-Effect Transistor）のゲート酸化膜の膜厚が減少している。このため、ゲート酸化膜をトンネルして流れるリーク電流（ゲートリーク）が大きくなり、スタンドバイ時のリーク電流全体が増大する原因となっている。また、ＬＳＩの低電圧化に伴い、ＭＯＳＦＥＴの閾値電圧も低下し、オフ時の漏れ電流（サブスレッショルドリーク）も大きくなっている。

ＳＲＡＭにおけるスタンドバイリークを減少させるための対策として、回路的な観点から、スタンドバイ時にセルアレイの電位を制御して、ＭＯＳＦＥＴに掛る電界を緩和する方法が用いられている（例えば、非特許文献１参照）。
Masanao Yamada et al.、" A 300MHz 25μA/Mb Leakage On-Chip SRAM Module ...", ISSCC 2004/ SESSION 27/ SRAM/ 27.2, pp. 494-495.

本発明は、スタンドバイ時においてメモリセルに掛る電圧（スタンドバイ電圧）を効果的に緩和し、スタンドバイリークを削減することが可能なＳＲＡＭ型の半導体記憶装置を提供することを目的とする。

本願発明の一態様によれば、ＳＲＡＭ（SRAM: Static Random Access Memory）の複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルを選択する複数のワード線と、前記メモリセルに対するデータの送受を行う複数の相補対のデータ線と、第１の駆動電位を各メモリセルに供給する第１の電位線と、第２の駆動電位を各メモリセルに供給する第２の電位線と、前記第１及び第２の電位線の一方の電位線上に配設され、前記一方の電位線を選択的に導通させる第１の追加ＦＥＴ（FET: Field-Effect Transistor）と、前記メモリセルの選択時に、前記第１の追加ＦＥＴをオン状態とする選択信号を、前記第１の追加ＦＥＴのゲート端子に供給する選択信号供給線と、前記第１の追加ＦＥＴと並列となるように前記一方の電位線上に配設され、前記一方の電位線を選択的に導通させる第２の追加ＦＥＴと、バイアス電位を生成すると共に、前記第２の追加ＦＥＴのゲート端子に供給するバイアス生成回路と、前記バイアス生成回路は、前記第１及び第２の駆動電位間の電位差の変動及び各メモリセルの交差帰還回路を形成するＦＥＴの閾値電圧の変動の一方または双方を反映するように前記バイアス電位を生成することと、を具備することを特徴とする半導体記憶装置が提供される。

本願発明の一態様によれば、複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルの夫々は、第１乃至第４のＮＭＩＳ（MIS: Metal-Insulator-Semiconductor）ＦＥＴと第１及び第２のＰＭＩＳＦＥＴとを含むことと、前記第１のＮＭＩＳＦＥＴのドレイン端子と前記第１のＰＭＩＳＦＥＴのドレイン端子とが接続されることと、前記第２のＮＭＩＳＦＥＴのドレイン端子と前記第２のＰＭＩＳＦＥＴのドレイン端子とが接続されることと、前記第１のＮＭＩＳＦＥＴ及び前記第１のＰＭＩＳＦＥＴのゲート端子は、前記第２のＮＭＩＳＦＥＴ及び前記第２のＰＭＩＳＦＥＴの前記ドレイン端子と前記第３のＮＭＩＳＦＥＴのソース端子とに接続されることと、前記第２のＮＭＩＳＦＥＴ及び前記第２のＰＭＩＳＦＥＴのゲート端子は、前記第１のＮＭＩＳＦＥＴ及び前記第１のＰＭＩＳＦＥＴの前記ドレイン端子と前記第４のＮＭＩＳＦＥＴのソース端子とに接続されることと、前記メモリセルを選択する複数のワード線と、各ワード線は前記第３のＮＭＩＳＦＥＴ及び前記第４のＮＭＩＳＦＥＴのゲート端子に接続されることと、前記メモリセルに対するデータの送受を行う複数の相補対のデータ線と、各相補対のデータ線は前記第３のＮＭＩＳＦＥＴ及び前記第４のＮＭＩＳＦＥＴのドレイン端子に夫々接続されることと、前記第１のＰＭＩＳＦＥＴ及び前記第２のＰＭＩＳＦＥＴのソース端子を第１の駆動電位の供給源に接続する第１の電位線と、前記第１のＮＭＩＳＦＥＴ及び前記第２のＮＭＩＳＦＥＴのソース端子を前記第１の駆動電位よりも低い第２の駆動電位の供給源に接続する第２の電位線と、前記第２の電位線上に配設され、前記第２の電位線を選択的に導通させる第５のＮＭＩＳＦＥＴと、前記メモリセルの選択時に、前記第５のＮＭＩＳＦＥＴをオン状態とする選択信号を、前記第５のＮＭＩＳＦＥＴのゲート端子に供給する選択信号供給線と、第１のバイアス電位を生成する第１のバイアス生成回路と、前記第１のバイアス生成回路は、前記第１及び第２の駆動電位を両端に供給される第１のパス上の第１のノードから前記第１のバイアス電位を出力するように構成されることと、前記第５のＮＭＩＳＦＥＴと並列となるように、ソース端子が前記第２の電位線に接続され、ドレイン端子が前記第２の駆動電位の供給源に接続され、ゲート端子が前記第１のバイアス生成回路の前記第１のノードに接続された、前記第２の電位線を選択的に導通させる第３のＰＭＩＳＦＥＴと、を具備することを特徴とする半導体記憶装置が提供される。

更に、本発明に係る実施の形態には種々の段階の発明が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。例えば、実施の形態に示される全構成要件から幾つかの構成要件が省略されることで発明が抽出された場合、その抽出された発明を実施する場合には省略部分が周知慣用技術で適宜補われるものである。

本発明に係る半導体記憶装置によれば、スタンドバイ電圧を効果的に緩和し、スタンドバイリークを削減することが可能となる。

本発明者等は、本発明の開発の過程において、ＳＲＡＭにおけるスタンドバイリークを減少させるための従来の回路的な対策について研究を行った。その結果、以下に述べるような知見を得た。

図１は、ＳＲＡＭにおけるスタンドバイリークを減少させるための従来の回路的な対策の一例を示す図である。ＳＲＡＭのメモリセルアレイＭＣＡには、複数のメモリセルがマトリックス状に配列される。しかし、図１においては、便宜上、１つのメモリセルのみを拡大した状態で示す。

図１に示すように、各メモリセルは、６つのトランジスタ、即ち２つのドライバトランジスタＤＶ１、ＤＶ２と、２つのロードトランジスタＬＤ１、ＬＤ２と、２つのトランスファーゲートトランジスタＸＦ１、ＸＦ２を含む。トランジスタＤＶ１、ＤＶ２、ＸＦ１、ＸＦ２はＮ（Ｎチャネル型）ＭＯＳＦＥＴからなり、トランジスタＬＤ１、ＬＤ２はＰ（Ｐチャネル型）ＭＩＳＦＥＴからなる。ドライバトランジスタＤＶ１、ＤＶ２とロードトランジスタＬＤ１、ＬＤ２とは、交差帰還回路を形成するように接続される。

メモリセルの選択時には、トランジスタＬＤ１、ＬＤ２のソース電位（高電位側）ＶＤＤ＿ｃｅｌｌ、及びトランジスタＤＶ１、ＤＶ２のソース電位（低電位側）ＶＳＳ＿ｃｅｌｌが、夫々電源電位ＶＤＤ及び接地電位ＶＳＳとなる。スタンドバイリークを減少させるための回路的な対策のない通常のＳＲＡＭでは、スタンドバイ時でも、電位ＶＤＤ＿ｃｅｌｌ及び電位ＶＳＳ＿ｃｅｌｌが、夫々電源電位ＶＤＤ及び接地電位ＶＳＳのままである。しかし、図１に示す装置では、スタンドバイ時に、低電位ＶＳＳ＿ｃｅｌｌのレベル（高電位ＶＤＤ＿ｃｅｌｌのレベルであってもよい）を制御することにより、スタンドバイリークを減少させる。

具体的には、低電位ＶＳＳ＿ｃｅｌｌ側のノードとＶＳＳ電位源とを接続する電位線上に、これを選択的に導通させる第１及び第２の追加トランジスタ（ＮＭＯＳＦＥＴ）ＮＡ、ＮＢが並列に配設される。一方の追加トランジスタＮＡは、メモリセルの選択時にオン状態となり、非選択時にオフ状態となるように、そのゲート端子に選択信号が供給される。他方の追加トランジスタＮＢは、そのゲート端子とドレイン端子とが接続されたダイオード接続状態で配設される。トランジスタＮＢは、トランジスタＮＡのオフ状態において、メモリセルに生じる電圧降下によりオン状態となる。

図２は、図１に示す装置のスタンドバイ時におけるメモリセルの電位関係を示す図である。メモリセルの選択時には、オン状態のトランジスタＮＡを通して、低電位ＶＳＳ＿ｃｅｌｌ側のノードに接地電位ＶＳＳが印加される。一方、メモリセルの非選択時に、トランジスタＮＡのオフ状態となると、リークにより、低電位ＶＳＳ＿ｃｅｌｌのレベルは、図２に示すように、接地電位ＶＳＳから次第に上昇する。低電位ＶＳＳ＿ｃｅｌｌがトランジスタＮＢの閾値電圧Ｖｔｈ（ＮＢ）まで上昇すると、トランジスタＮＢがターンオンする。

この結果、低電位ＶＳＳ＿ｃｅｌｌのレベルは、閾値電圧Ｖｔｈ（ＮＢ）によってクランプされる。従って、スタンドバイ時においてメモリセルに掛る電圧（スタンドバイ電圧ＶＳＢ）は、以下の式（１）で表される値にクランプされる。
ＶＳＢ＝ＶＤＤ−ＶＳＳ−Ｖｔｈ（ＮＢ） …（１）
また、以下の式（２）で表されるように、第２の追加トランジスタＮＢの直列接続数Ｍを増やすことにより、スタンドバイ電圧を更に緩和することができる。
ＶＳＢ＝ＶＤＤ−ＶＳＳ−Ｖｔｈ（ＮＢ）×Ｍ …（２）
このように、低電位ＶＳＳ＿ｃｅｌｌ側のノードとＶＳＳ電位源とを接続する電位線上にダイオード接続のＭＯＳＦＥＴを挿入することにより、スタンドバイ電圧ＶＳＢを容易に緩和することができる。しかし、この対策では、保持データが破壊しないようにするためには電源電位ＶＤＤの変動、メモリセルトランジスタの閾値電圧Ｖｔｈの変動（主にプロセスによる誤差）などに対応して、保護回路（追加トランジスタＮＢ）対して十分なマージンを確保しておかなければならない。

具体的には、例えば電源電位ＶＤＤが±１０％で変動する場合、リークが最大となるのはＶＤＤ＋１０％の電位上昇時である。ところが、ＶＤＤ−１０％の電位下降時でも十分セルデータが保持できるスタンドバイ電圧を確保しておく必要がある。もしも、第２の追加トランジスタＮＢの直列接続数ＭをＶＤＤ＋１０％のみに合わせて設定すると、ＶＤＤ−１０％の際に、メモリセルに生じる電圧降下が大きくなり過ぎ、セルデータが破壊される可能性がある。

このように、図１に示す対策では、ＶＤＤの変動、トランジスタの閾値電圧Ｖｔｈの変動などに対するマージンを確保する必要がある。このため、図１に示す対策では、それほどスタンドバイ電圧を緩和できないという問題がある。

以下に、このような知見に基づいて構成された本発明の実施の形態について図面を参照して説明する。なお、以下の説明において、略同一の機能及び構成を有する構成要素については、同一符号を付し、重複説明は必要な場合にのみ行う。

（第１の実施形態）
図３は、本発明の第１の実施形態に係るＳＲＡＭ（半導体記憶装置）を示すブロック図である。このＳＲＡＭは、マトリクス状に配置されたアドレス毎に、メモリセル２４が配設されたメモリセルアレイ２１を有する。メモリセルアレイ２１の行毎にメモリセルを選択するワード線ＷＬが接続される。また、メモリセルアレイ２１の列毎にメモリセルに対するデータの送受を行う相補対のデータ線ＢＬ、／ＢＬが接続される。

ワード線ＷＬを選択するため、行アドレスバッファ１１及び行デコーダ１３が配設される。データ線ＢＬ、／ＢＬを選択するため、列アドレスバッファ１５及び列デコーダ１７が配設される。また、データ線ＢＬ、／ＢＬには、記憶データの読み出しを行うためのセンス回路１９が接続される。行アドレスバッファ１１及び列アドレスバッファ１２は、アドレス信号及びデータ信号等を生成する制御部ＣＳ１に接続される。制御部ＣＳ１は、メモリセルアレイ２１等と同一基板上に混載されるか、或いはメモリセルアレイ２１等とは別の素子として形成される。

図４は、図３に示すメモリセルアレイ２１内の１つのメモリセル２４を拡大して示す図である。図４に示すように、各メモリセルは、６つのトランジスタ、即ち２つのドライバトランジスタＤＶ１、ＤＶ２と、２つのロードトランジスタＬＤ１、ＬＤ２と、２つのトランスファーゲートトランジスタＸＦ１、ＸＦ２とを含む。トランジスタＤＶ１、ＤＶ２、ＸＦ１、ＸＦ２は、ＮＭＩＳ（MIS: Metal-Insulator-Semiconductor）ＦＥＴ、典型的にはＮＭＯＳＦＥＴからなる。トランジスタＬＤ１、ＬＤ２は、ＰＭＩＳＦＥＴ、典型的にはＰＭＯＳＦＥＴからなる。トランジスタＤＶ１、ＤＶ２の対、トランジスタＸＦ１、ＸＦ２の対、及びトランジスタＬＤ１、ＬＤ２の対の夫々において、両トランジスタは互いに同じ仕様（サイズ、レイアウトパターンなど）で同じ閾値電圧を有するように設計される（同じプロセス工程で形成される）。

ドライバトランジスタＤＶ１、ＤＶ２とロードトランジスタＬＤ１、ＬＤ２とは、交差帰還回路を形成するように接続される。即ち、トランジスタＤＶ１、ＬＤ１のドレイン端子が互いに接続される。トランジスタＤＶ２、トランジスタＬＤ２のドレイン端子が互いに接続される。トランジスタＤＶ１、ＬＤ１のゲート端子が、トランジスタＤＶ２、ＬＤ２のドレイン端子とトランスファーゲートトランジスタＸＦ２のソース端子とに接続される。トランジスタＤＶ２、ＬＤ２のゲート端子が、トランジスタＤＶ１、ＬＤ１のドレイン端子とトランスファーゲートトランジスタＸＦ１のソース端子とに接続される。

ワード線ＷＬの夫々は、トランジスタＸＦ２、ＸＦ１のゲート端子に接続される。相補対のデータ線ＢＬ、／ＢＬの各対は、トランジスタＸＦ２、ＸＦ１のドレイン端子に夫々接続される。トランジスタＬＤ１、ＬＤ２のソース端子は、電位線ＤＬを介して、電源電位（第１の駆動電位）ＶＤＤの供給源に接続される。トランジスタＤＶ１、ＤＶ２のソース端子は、電位線ＳＬを介して、接地電位（第１の駆動電位よりも低い第２の駆動電位）ＶＳＳの供給源に接続される。

図５は、第１の実施形態に係るＳＲＡＭ（半導体記憶装置）を、スタンドバイ電圧をクランプするための回路構成を中心として示す図である。図５に示すように、接地電位ＶＳＳに接続された電位線ＳＬ上に、電位線ＳＬを選択的に導通させる第１の追加トランジスタＮ１が配設される。トランジスタＮ１は、ＮＭＩＳＦＥＴ、典型的にはＮＭＯＳＦＥＴからなる。トランジスタＮ１のゲート端子には、メモリセルの選択時に、トランジスタＮ１をオン状態とする選択信号ＳＥＬが、選択信号供給線Ｌ１を介して供給される（例えば制御部ＣＳ１から）。即ち、トランジスタＮ１は、メモリセルの選択時にオン状態となり、非選択時にオフ状態となる。メモリセルの選択時には、オン状態のトランジスタＮ１を通して、低電位ＶＳＳ＿ｃｅｌｌ側のノードに接地電位ＶＳＳが印加される。

電位線ＳＬ上にはまた、電位線ＳＬを選択的に導通させる第２及び第３の追加トランジスタＰ１、Ｐ２が、第１の追加トランジスタＮ１と並列となるように配設される。トランジスタＰ１、Ｐ２は、ＰＭＩＳＦＥＴ、典型的にはＰＭＯＳＦＥＴからなる。トランジスタＰ１、Ｐ２のゲート端子には、夫々バイアスジェネレータ３１で生成されたバイアス電位ｐｇ１、ｐｇ２が常時供給される。トランジスタＰ１、Ｐ２は、トランジスタＮ１のオフ状態において、対応するメモリセルに生じる電圧降下によりバイアス電位ｐｇ１、ｐｇ２を基準としてオン状態となる。後述するように、トランジスタＰ１、Ｐ２は、いずれか一方のみが、スタンドバイ時においてメモリセルに掛る電圧（スタンドバイ電圧ＶＳＢ）をクランプする上で機能する。

バイアスジェネレータ３１は、バイアス電位ｐｇ１、ｐｇ２が、電源電位（第１の駆動電位）ＶＤＤと接地電位（第２の駆動電位）ＶＳＳとの間の電位差の変動と、トランジスタの閾値電圧Ｖｔｈの変動（主にプロセスによる誤差）とを反映するように構成される。このため、バイアスジェネレータ３１は、電源電位ＶＤＤ及び接地電位ＶＳＳを両端に供給される２つのパス（即ち２つのバイアス生成回路）３３、３５を有し、パス３３、３５上には、下記のような所定のデバイスが配設される。バイアス電位ｐｇ１、ｐｇ２は、電源電位ＶＤＤ及び接地電位ＶＳＳ間の電位であり、２つのパス３３、３５上の可変的に位置設定される出力ノードＯ１、Ｏ２から夫々出力される。

具体的には、第１のパス３３上には、電源電位ＶＤＤの供給端側から順に、トランジスタＲｅｐＬＤ、ＲｅｐＰ１、複数の抵抗器Ｒｍが直列に配設される。第２のパス３５上には、電源電位ＶＤＤの供給端側から順に、トランジスタＲｅｐＤＶ、ＲｅｐＰ２、複数の抵抗器Ｒｎが直列に配設される。トランジスタＲｅｐＬＤ、ＲｅｐＰ１、ＲｅｐＰ２は、ＰＭＩＳＦＥＴ、典型的にはＰＭＯＳＦＥＴからなる。トランジスタＲｅｐＤＶは、ＮＭＩＳＦＥＴ、典型的にはＮＭＯＳＦＥＴからなる。各トランジスタＲｅｐＬＤ、ＲｅｐＰ１、ＲｅｐＤＶ、ＲｅｐＰ２は、そのゲート端子とドレイン端子とが接続されたダイオード接続状態でパス３３、３５上に配設される。

トランジスタＲｅｐＬＤ、ＲｅｐＤＶは、夫々、メモリセルの交差帰還回路を形成するロードトランジスタ（ＬＤ１またはＬＤ２）及びドライブトランジスタ（ＤＶ１またはＤＶ２）のレプリカトランジスタからなる。トランジスタＲｅｐＰ１、ＲｅｐＰ２は、電位線ＳＬ上に配設された追加トランジスタＰ１、Ｐ２のレプリカトランジスタからなる。即ち、トランジスタＲｅｐＬＤ、ＲｅｐＰ１、ＲｅｐＤＶ、ＲｅｐＰ２は、夫々、トランジスタＬＤ１（またはＬＤ２）、Ｐ１、ＤＶ１（またはＤＶ２）、Ｐ２と同じ仕様（サイズ、レイアウトパターンなど）で同じ閾値電圧を有するように設計される（同じプロセス工程で形成される）。

図６は、図５に示す装置のスタンドバイ時におけるメモリセルの電位関係を示す図である。メモリセルの選択時には、オン状態のトランジスタＮ１を通して、低電位ＶＳＳ＿ｃｅｌｌ側のノードに接地電位ＶＳＳが印加される。一方、メモリセルの非選択時に、トランジスタＮ１のオフ状態となると、リークにより、低電位ＶＳＳ＿ｃｅｌｌ側のノードの電位レベルは、ＶＳＳから次第に上昇する。低電位ＶＳＳ＿ｃｅｌｌがトランジスタＰ１、Ｐ２の内の低い方のレベルにある閾値電圧を越えると、そのトランジスタＰ１またはＰ２がターンオンする。その結果、このターンオンしたトランジスタＰ１またはＰ２によって、スタンドバイ時においてメモリセルに掛る電圧（スタンドバイ電圧ＶＳＢ）がクランプされる。

ここで、２つのパス３３、３５におけるバイアス電位の設定は、基本的に同じ原理に基づくため、まず、第１のパス３３に注目して説明を行う。即ち、上述のように、ダイオード接続されたレプリカトランジスタＲｅｐＬＤは、ロードトランジスタ（ＬＤ１またはＬＤ２）と同じ閾値電圧を有する（Ｖｔｈ（ＲｅｐＬＤ）＝Ｖｔｈ（ＬＤ））。ダイオード接続されたレプリカトランジスタＲｅｐＰ１は、追加トランジスタＰ１と夫々同じ閾値電圧を有する（Ｖｔｈ（ＲｅｐＰ１）＝Ｖｔｈ（Ｐ１））。更に、トランジスタＲｅｐＰ１と出力ノードＯ１との間には、総数Ｘの抵抗器Ｒｍの内で所定数（Ｙ）が介在する。

このため、電源電位ＶＤＤと出力ノードＯ１の電位との差は、閾値電圧Ｖｔｈ（ＬＤ）、Ｖｔｈ（Ｐ１）の和に、抵抗分割によるマージン（Ｉ_Rm×Ｒｍ×（Ｙ／Ｘ））を加えた値となる。ここで、Ｉ_Rmは抵抗器Ｒｍに流れる電流を示す。従って、第１のパス３３によって生成されるバイアス電位ｐｇ１は、以下の式（３）で表される。
ｐｇ１＝ＶＤＤ−Ｖｔｈ（ＬＤ）−Ｖｔｈ（Ｐ１）−Ｉ_Rm×Ｒｍ×（Ｙ／Ｘ） …（３）
ここで、Ｖｔｈ（ＬＤ）、Ｖｔｈ（Ｐ１）、Ｉ_Rm×Ｒｍ×（Ｙ／Ｘ）はトランジスタＬＤ１（またはＬＤ２）の閾値電圧、トランジスタＰ１の閾値電圧、抵抗分割によるマージンを夫々表す。

バイアス電位ｐｇ１がゲート端子に印加されたトランジスタＰ１は、メモリセルの低電位ＶＳＳ＿ｃｅｌｌが以下の式（４）を満足するようになった時にターンオンする。
ＶＳＳ＿ｃｅｌｌ−ｐｇ１＞Ｖｔｈ（Ｐ１） …（４）
この結果、第１のパス３３が有効な場合、低電位ＶＳＳ＿ｃｅｌｌのレベルは、以下の式（５）で表されるように、バイアス電位ｐｇ１及び閾値電圧Ｖｔｈ（Ｐ１）によってクランプされる。
ＶＳＳ＿ｃｅｌｌ＝ｐｇ１＋Ｖｔｈ（Ｐ１）
＝ＶＤＤ−Ｖｔｈ（ＬＤ）−Ｖｔｈ（Ｐ１）−Ｉ_Rm×Ｒｍ×（Ｙ／Ｘ）＋Ｖｔｈ（Ｐ１） …（５）
従って、第１のパス３３が有効な場合、スタンドバイ時においてメモリセルに掛る電圧（スタンドバイ電圧ＶＳＢ）は、以下の式（６）で表される値にクランプされる。
ＶＳＢ＝ＶＤＤ−ＶＳＳ＿ｃｅｌｌ＝Ｖｔｈ（ＬＤ）＋Ｉ_Rm×Ｒｍ×（Ｙ／Ｘ） …（６）
同様に、第２のパス３５が有効な場合、低電位ＶＳＳ＿ｃｅｌｌのレベルは、以下の式（７）で表されるように、バイアス電位ｐｇ２及び閾値電圧Ｖｔｈ（Ｐ２）によってクランプされる。
ＶＳＳ＿ｃｅｌｌ＝ｐｇ２＋Ｖｔｈ（Ｐ２）
＝ＶＤＤ−Ｖｔｈ（ＤＶ）−Ｖｔｈ（Ｐ２）−Ｉ_Rn×Ｒｎ×（Ｙ／Ｘ）＋Ｖｔｈ（Ｐ２） …（７）
ここで、Ｖｔｈ（ＤＶ）、Ｖｔｈ（Ｐ２）、Ｉ_Rn×Ｒｎ×（Ｙ／Ｘ）はトランジスタＤＶ１（またはＤＶ２）の閾値電圧、トランジスタＰ２の閾値電圧、抵抗分割によるマージンを夫々表す。
従って、第２のパス３５が有効な場合、スタンドバイ時においてメモリセルに掛る電圧（スタンドバイ電圧ＶＳＢ）は、以下の式（８）で表される値にクランプされる。
ＶＳＢ＝ＶＤＤ−ＶＳＳ＿ｃｅｌｌ＝Ｖｔｈ（ＤＶ）＋Ｉ_Rn×Ｒｎ×（Ｙ／Ｘ） …（８）
しかし、実際の低電位ＶＳＳ＿ｃｅｌｌのレベルは、トランジスタＰ１、Ｐ２の内、より低いほうのレベルでターンオンするトランジスタによってクランプされる。このため、スタンドバイ時においてメモリセルに掛る電圧（スタンドバイ電圧ＶＳＢ）は、以下の式（９）で表される値にクランプされる。
ＶＳＢ＝ｍａｘ（Ｖｔｈ（ＬＤ）＋Ｉ_Rm×Ｒｍ×（Ｙ／Ｘ）：Ｖｔｈ（ＤＶ）＋Ｉ_Rn×Ｒｎ×（Ｙ／Ｘ）） …（９）
ここで、ｍａｘ（Ａ：Ｂ）はＡとＢの何れか大きい方を示が有効であることを示す。

なお、典型的には、抵抗分割によるマージンＩ_Rm×Ｒｍ×（Ｙ／Ｘ）、Ｉ_Rn×Ｒｎ×（Ｙ／Ｘ）は同じ値に設定することができる。この場合、トランジスタＰ１、Ｐ２の内でスタンドバイ電圧ＶＳＢをクランプするのに有効となるトランジスタは、閾値電圧Ｖｔｈ（ＬＤ）、Ｖｔｈ（ＤＶ）の高低関係で決定されることとなる。

バイアス電位ｐｇ１、ｐｇ２は、対応するメモリセルに記憶されたデータが破壊されるほど低電位ＶＳＳ＿ｃｅｌｌのレベルの上昇（即ちメモリセルの電圧降下）が進行する前に、トランジスタＰ１、Ｐ２の一方がオン状態となるように設定される。スタンドバイ（ＷＬ＝Ｌ）時にＳＲＡＭのメモリセルがデータ保持できる条件は、一方のロードトランジスタＬＤ１（またはＬＤ２）と、他方のドライバトランジスタＤＶ２（またはＤＶ１）とがオン状態を維持することである。従って、バイアス電位ｐｇ１、ｐｇ２は、トランジスタＬＤ１、ＬＤ２、ＤＶ１、ＤＶ２の１つが電圧降下によりターンオフする前に、トランジスタＰ１、Ｐ２の一方がオン状態となって電圧降下を止めるように設定されることが望ましい。また、製造上のばらつきにより同一アレイを構成するメモリセルであっても、閾値電圧にはばらつきが生じる。このため、トランジスタＬＤ１、ＬＤ２、ＤＶ１、ＤＶ２の閾値電圧のばらつきを考慮し、抵抗分割によるマージン（Ｉ_Rm×Ｒｍ×（Ｙ／Ｘ）またはＩ_Rn×Ｒｎ×（Ｙ／Ｘ））を設定することができる。

上述のように、図５に示す構成では、バイアスジェネレータ３１は、バイアス電位ｐｇ１、ｐｇ２が、電源電位（第１の駆動電位）ＶＤＤと接地電位（第２の駆動電位）ＶＳＳとの間の電位差の変動と、トランジスタの閾値電圧Ｖｔｈの変動（主にプロセスによる誤差）とを反映するように構成される。このため、ＶＤＤ変動、閾値電圧Ｖｔｈ変動などがあった場合でも、ＶＳＳ＿ｃｅｌｌはそれら変動に追随して変化するので、メモリセルに印加されるスタンドバイ電圧は常に適切な値となる。この場合、従来のように、保護回路に大きなマージン確保する必要がないため、スタンドバイ電圧を効果的に緩和することが可能となり、スタンドバイリークを更に削減することが可能となる。

図５示す構成では、バイアスジェネレータ３１は、ロードトランジスタＬＤ１、ＬＤ２用及びドライバトランジスタＤＶ１、ＤＶ２用の２つのパス（即ち２つのバイアス生成回路）３３、３５を有する。これは、ロードトランジスタＬＤ１、ＬＤ２及びドライバトランジスタＤＶ１、ＤＶ２の内で閾値電圧Ｖｔｈの高低が予め把握できていないことを想定している。もし、閾値電圧Ｖｔｈの高低が予め把握できている場合は、閾値電圧Ｖｔｈが高い方のトランジスタ用のパスのみを配設すればよいこととなる。

（第２の実施形態）
図７は、本発明の第２の実施形態に係るＳＲＡＭ（半導体記憶装置）を、スタンドバイ電圧をクランプするための回路構成を中心として示す図である。第２の実施形態に係るＳＲＡＭは、バイアスジェネレータを除いて、第１の実施形態に係るＳＲＡＭと同じ構成を有する。

図７に示すように、このＳＲＡＭのバイアスジェネレータ４１は、電源電位ＶＤＤ及び接地電位ＶＳＳを両端に供給される２つのパス（即ち２つのバイアス生成回路）４３、４５を有する。第１のパス４３上には、電源電位ＶＤＤの供給端側から順に、トランジスタ群ＲｅｐＬＤＡ、トランジスタ群ＲｅｐＬＤＢ、トランジスタＲｅｐＰ１、複数の抵抗器Ｒｍが直列に配設される。第２のパス４５上には、電源電位ＶＤＤの供給端側から順に、トランジスタ群ＲｅｐＤＶＡ、トランジスタ群ＲｅｐＤＶＢ、トランジスタＲｅｐＰ２、複数の抵抗器Ｒｎが直列に配設される。トランジスタＲｅｐＰ１、ＲｅｐＰ２、複数の抵抗器Ｒｍ、Ｒｎは、図５図示のそれらと基本的に同一である。

トランジスタ群ＲｅｐＬＤＡには、ロードトランジスタＬＤ１（またはＬＤ２）のレプリカトランジスタであってダイオード接続されたものがＮ個（Ｎは２以上の自然数）並列に配設される。トランジスタ群ＲｅｐＬＤＢには、ロードトランジスタＬＤ２（またはＬＤ１）のレプリカトランジスタであってダイオード接続されたものがＮ個並列に配設される。トランジスタ群ＲｅｐＤＶＡには、ドライブトランジスタＤＶ１（またはＤＶ２）のレプリカトランジスタであってダイオード接続されたものがＮ個並列に配設される。トランジスタ群ＲｅｐＤＶＢには、ドライブトランジスタＤＶ２（またはＤＶ１）のレプリカトランジスタであってダイオード接続されたものがＮ個並列に配設される。

このように、レプリカトランジスタを複数個並列接続することにより、トランジスタ群の閾値電圧のばらつきを抑えることが可能となる。このため、レプリカトランジスタ自体の閾値電圧のばらつきが悪影響を及ぼす可能性が低くなる。なお、トランジスタ群ＲｅｐＬＤＡ、ＲｅｐＬＤＢをいずれか一方しか配設しない場合、及び／またはトランジスタ群ＲｅｐＤＶＡ、ＲｅｐＤＶＢをいずれか一方しか配設しない場合においても、複数個のレプリカトランジスタを並列接続する構成は有効である。

また、各パス４３、４５にメモリセルトランジスタのレプリカトランジスタを直列接続することにより、バイアス電位ｐｇ１１、ｐｇ１２にメモリセルトランジスタの閾値電圧Ｖｔｈ変動をより反映させることができる。この場合、電源電位ＶＤＤからバイアス電位ｐｇ１１、ｐｇ１２への電位降下に、メモリセルトランジスタのレプリカトランジスタの２組が（ＲｅｐＬＤＡとＲｅｐＬＤＢ、またはＲｅｐＤＶＡとＲｅｐＤＶＢ）が直列接続状態で寄与するため、抵抗器Ｒｍ、Ｒｎの数は少なく（抵抗値は低く）することができる。

なお、トランジスタ群ＲｅｐＬＤＡ、ＲｅｐＬＤＢ、ＲｅｐＤＶＡ、ＲｅｐＤＶＢに代えて、夫々対応する１つのレプリカトランジスタのみを配設する場合においても、メモリセルトランジスタのレプリカトランジスタを複数個の直列接続する構成は有効である。この場合の構成は、図５に示す第１及び第２のパス３３、３５に第２のレプリカトランジスタＲｅｐＬＤ、ＲｅｐＤＶを夫々追加したようなものとなる。第２のレプリカトランジスタＲｅｐＬＤは、そのゲート端子とドレイン端子とが接続されたダイオード接続状態で、第１のパス３３上の電源電位ＶＤＤの供給端と出力ノードＯ１との間に、第１のレプリカトランジスタＲｅｐＬＤと直列に配設される。第２のレプリカトランジスタＲｅｐＤＶは、そのゲート端子とドレイン端子とが接続されたダイオード接続状態で、第２のパス３５上の電源電位ＶＤＤの供給端と出力ノードＯ２との間に、第１のレプリカトランジスタＲｅｐＤＶと直列に配設される。

（第３の実施形態）
図８は、本発明の第３の実施形態に係るＳＲＡＭ（半導体記憶装置）を、スタンドバイ電圧をクランプするための回路構成を中心として示す図である。第３の実施形態に係るＳＲＡＭは、バイアスジェネレータを除いて、第１の実施形態に係るＳＲＡＭと同じ構成を有する。

図８に示すように、このＳＲＡＭのバイアスジェネレータ５１は、電源電位ＶＤＤの変動によらず一定の電流を供給するカレントミラー回路５３を更に有する。カレントミラー回路５３は、２つのパス（即ち２つのバイアス生成回路）３３、３５に並列に接続される。カレントミラー回路５３のパス上にトランジスタ５５が配設され、そのゲート端子が、電源電位ＶＤＤの変動に影響されない定電位源に接続される。このような構成により、バイアスジェネレータ５１から出力されるバイアス電位ｐｇ２１、ｐｇ２２が、より安定したものとなる。

（第４の実施形態）
図９は、本発明の第４の実施形態に係るＳＲＡＭ（半導体記憶装置）を、スタンドバイ電圧をクランプするための回路構成を中心として示す図である。第１乃至第３の実施形態では、スタンドバイ電圧をクランプするため（即ち、スタンドバイリークを減少させるため）、メモリセルの低電位ＶＳＳ＿ｃｅｌｌのレベルを制御しているが、同様な思想で高電位ＶＤＤ＿ｃｅｌｌのレベルを制御することもできる。図９に示すＳＲＡＭはかかる観点に基づいて構成される。なお、このＳＲＡＭのメモリセルアレイ２１及びメモリセル２４の構成は、図３及び図４に示すそれらと同一である。

図９に示すように、電源電位ＶＤＤに接続された電位線ＤＬ上に、電位線ＤＬを選択的に導通させる第１の追加トランジスタＰ１１が配設される。トランジスタＰ１１は、ＰＭＩＳＦＥＴ、典型的にはＰＭＯＳＦＥＴからなる。トランジスタＰ１１のゲート端子には、メモリセルの選択時に、トランジスタＰ１１をオン状態とする選択信号ＳＥＬが、選択信号供給線Ｌ１１を介して供給される。即ち、トランジスタＰ１１は、メモリセルの選択時にオン状態となり、非選択時にオフ状態となる。メモリセルの選択時には、オン状態のトランジスタＰ１１を通して、高電位ＶＤＤ＿ｃｅｌｌ側のノードに電源電位ＶＤＤが印加される。

電位線ＤＬ上にはまた、電位線ＤＬを選択的に導通させる第２及び第３の追加トランジスタＮ１１、Ｎ１２が、第１の追加トランジスタＰ１１と並列となるように配設される。トランジスタＮ１１、Ｎ１２は、ＮＭＩＳＦＥＴ、典型的にはＮＭＯＳＦＥＴからなる。トランジスタＮ１１、Ｎ１２のゲート端子には、夫々バイアスジェネレータ６１で生成されたバイアス電位ｎｇ１、ｎｇ２が常時供給される。トランジスタＮ１１、Ｎ１２は、トランジスタＰ１１のオフ状態において、対応するメモリセルに生じる電圧降下によりバイアス電位ｎｇ１、ｎｇ２を基準としてオン状態となる。後述するように、トランジスタＮ１１、Ｎ１２は、いずれか一方のみが、スタンドバイ時においてメモリセルに掛る電圧（スタンドバイ電圧ＶＳＢ）をクランプする上で機能する。

バイアスジェネレータ６１は、バイアス電位ｎｇ１、ｎｇ２が、電源電位（第１の駆動電位）ＶＤＤと接地電位（第２の駆動電位）ＶＳＳとの間の電位差の変動と、トランジスタの閾値電圧Ｖｔｈの変動（主にプロセスによる誤差）とを反映するように構成される。このため、バイアスジェネレータ６１は、電源電位ＶＤＤ及び接地電位ＶＳＳを両端に供給される２つのパス（即ち２つのバイアス生成回路）６３、６５を有し、パス６３、６５上には、下記のような所定のデバイスが配設される。バイアス電位ｎｇ１、ｎｇ２は、電源電位ＶＤＤ及び接地電位ＶＳＳ間の電位であり、２つのパス６３、６５上の可変的に位置設定される出力ノードＯ１１、Ｏ１２から夫々出力される。

具体的には、第１のパス６３上には、接地電位ＶＳＳの供給端側から順に、トランジスタＲｅｐＬＤ、ＲｅｐＮ１１、複数の抵抗器Ｒｍが直列に配設される。第２のパス６５上には、接地電位ＶＳＳの供給端側から順に、トランジスタＲｅｐＤＶ、ＲｅｐＮ１２、複数の抵抗器Ｒｎが直列に配設される。トランジスタＲｅｐＬＤは、ＰＭＩＳＦＥＴ、典型的にはＰＭＯＳＦＥＴからなる。トランジスタＲｅｐＤＶ、ＲｅｐＮ１１、ＲｅｐＮ１２は、ＮＭＩＳＦＥＴ、典型的にはＮＭＯＳＦＥＴからなる。各トランジスタＲｅｐＬＤ、ＲｅｐＮ１１、ＲｅｐＤＶ、ＲｅｐＮ１２は、そのゲート端子とドレイン端子とが接続されたダイオード接続状態でパス６３、６５上に配設される。

トランジスタＲｅｐＬＤ、ＲｅｐＤＶは、夫々、メモリセルの交差帰還回路を形成するロードトランジスタ（ＬＤ１またはＬＤ２）及びドライブトランジスタ（ＤＶ１またはＤＶ２）のレプリカトランジスタからなる。トランジスタＲｅｐＮ１１、ＲｅｐＮ１２は、電位線ＤＬ上に配設された追加トランジスタＮ１１、Ｎ１２のレプリカトランジスタからなる。即ち、トランジスタＲｅｐＬＤ、ＲｅｐＮ１１、ＲｅｐＤＶ、ＲｅｐＮ１２は、夫々、トランジスタＬＤ１（またはＬＤ２）、Ｎ１１、ＤＶ１（またはＤＶ２）、Ｎ１２と同じ仕様（サイズ、レイアウトパターンなど）で同じ閾値電圧を有するように設計される（同じプロセス工程で形成される）。

図１０は、図９に示す装置のスタンドバイ時におけるメモリセルの電位関係を示す図である。メモリセルの選択時には、オン状態のトランジスタＰ１１を通して、高電位ＶＤＤ＿ｃｅｌｌ側のノードに電源電位ＶＤＤが印加される。一方、メモリセルの非選択時に、トランジスタＰ１１のオフ状態となると、リークなどにより、高電位ＶＤＤ＿ｃｅｌｌ側のノードの電位レベルは、ＶＤＤから次第に下降する。高電位ＶＤＤ＿ｃｅｌｌがトランジスタＮ１１、Ｎ１２の内の高い方のレベルにある閾値電圧より小さくなると、そのトランジスタＮ１１またはＮ１２がターンオンする。その結果、このターンオンしたトランジスタＮ１１またはＮ１２によって、スタンドバイ時においてメモリセルに掛る電圧（スタンドバイ電圧ＶＳＢ）がクランプされる。

即ち、高電位ＶＤＤ＿ｃｅｌｌのレベルは、トランジスタＮ１１、Ｎ１２の内、より高いほうのレベルでターンオンするトランジスタによってクランプされる。従って、前述の式（３）〜（９）で説明したような展開から、スタンドバイ時においてメモリセルに掛る電圧（スタンドバイ電圧ＶＳＢ）は、式（９）と同じ以下の式（１０）で表される値にクランプされる。
ＶＳＢ＝ｍａｘ（Ｖｔｈ（ＬＤ）＋Ｉ_Rm×Ｒｍ×（Ｙ／Ｘ）：Ｖｔｈ（ＤＶ）＋Ｉ_Rn×Ｒｎ×（Ｙ／Ｘ）） …（１０）
ここで、Ｖｔｈ（ＬＤ）、Ｉ_Rm×Ｒｍ×（Ｙ／Ｘ）、Ｖｔｈ（ＤＶ）、Ｉ_Rn×Ｒｎ×（Ｙ／Ｘ））は、トランジスタＬＤ１（またはＬＤ２）の閾値電圧、抵抗分割によるマージン、トランジスタＤＶ１（またはＤＶ２）の閾値電圧、抵抗分割によるマージンを夫々表す。また、ｍａｘ（Ａ：Ｂ）はＡとＢの何れか大きい方が有効であることを示す。

バイアス電位ｎｇ１、ｎｇ２は、対応するメモリセルに記憶されたデータが破壊されるほど高電位ＶＤＤ＿ｃｅｌｌのレベルの下降（即ちメモリセルの電圧降下）が進行する前に、トランジスタＮ１１、Ｎ１２の一方がオン状態となるように設定される。従って、バイアス電位ｎｇ１、ｎｇ２は、トランジスタＬＤ１、ＬＤ２、ＤＶ１、ＤＶ２の１つが電圧降下によりターンオフする前に、トランジスタＮ１１、Ｎ１２の一方がオン状態となって電圧降下を止めるように設定されることが望ましい。

（第１乃至第４の実施形態に共通の事項）
上述の実施形態において、ＳＲＡＭのメモリセル２４は、図４に示すように、６個のトランジスタにより形成される。しかし、上述の実施形態に示された思想は、他のタイプのＳＲＡＭ、例えば、２つのロードトランジスタを置換する２個の抵抗器と４個のトランジスタとでメモリセルが形成されるタイプのＳＲＡＭにも同様に適用することができる。即ち、このような他のタイプのＳＲＡＭにおいても、スタンドバイ時においてメモリセルに掛る電圧をクランプするため、駆動電位間の電位差やメモリセルトランジスタの閾値電圧の変動を反映するバイアス電位を利用する構成とすることができる。

その他、本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。

ＳＲＡＭにおけるスタンドバイリークを減少させるための従来の回路的な対策の一例を示す図。 図１に示す装置のスタンドバイ時におけるメモリセルの電位関係を示す図。 本発明の第１の実施形態に係るＳＲＡＭ（半導体記憶装置）を示すブロック図。 図３に示すメモリセルアレイ内の１つのメモリセルを拡大して示す図。 第１の実施形態に係るＳＲＡＭ（半導体記憶装置）を、スタンドバイ電圧をクランプするための回路構成を中心として示す図。 図５に示す装置のスタンドバイ時におけるメモリセルの電位関係を示す図。 本発明の第２の実施形態に係るＳＲＡＭ（半導体記憶装置）を、スタンドバイ電圧をクランプするための回路構成を中心として示す図。 本発明の第３の実施形態に係るＳＲＡＭ（半導体記憶装置）を、スタンドバイ電圧をクランプするための回路構成を中心として示す図。 本発明の第４の実施形態に係るＳＲＡＭ（半導体記憶装置）を、スタンドバイ電圧をクランプするための回路構成を中心として示す図。 図９に示す装置のスタンドバイ時におけるメモリセルの電位関係を示す図。

符号の説明

２１…メモリセルアレイ；２４…メモリセル；ＷＬ…ワード線；ＢＬ、／ＢＬ…相補対のデータ線；ＤＶ１、ＤＶ２…ドライバトランジスタ；ＬＤ１、ＬＤ２…ロードトランジスタ、ＸＦ１、ＸＦ２…トランスファーゲートトランジスタ；ＳＬ…接地電位に接続された電位線；ＤＬ…電源電位に接続された電位線；３１、４１、５１、６１…バイアスジェネレータ；Ｎ１、Ｐ１、Ｐ２…接地電位とメモリセルの低電位ノードとの間に配設されたトランジスタ、Ｐ１１、Ｎ１１、Ｎ１２…電源電位とメモリセルの高電位ノードとの間に配設されたトランジスタ；ＲｅｐＬＤ、ＲｅｐＤＶ、ＲｅｐＰ１、ＲｅｐＰ２、ＲｅｐＮ１１、ＲｅｐＮ１２…レプリカトランジスタ。

Claims (5)

1. ＳＲＡＭ（SRAM: Static Random Access Memory）の複数のメモリセルが配列されたメモリセルアレイと、
   前記メモリセルを選択する複数のワード線と、
   前記メモリセルに対するデータの送受を行う複数の相補対のデータ線と、
   第１の駆動電位を各メモリセルに供給する第１の電位線と、
   第２の駆動電位を各メモリセルに供給する第２の電位線と、
   前記第１及び第２の電位線の一方の電位線上に配設され、前記一方の電位線を選択的に導通させる第１の追加ＦＥＴ（FET: Field-Effect Transistor）と、
   前記メモリセルの選択時に、前記第１の追加ＦＥＴをオン状態とする選択信号を、前記第１の追加ＦＥＴのゲート端子に供給する選択信号供給線と、
   前記第１の追加ＦＥＴと並列となるように前記一方の電位線上に配設され、前記一方の電位線を選択的に導通させる第２の追加ＦＥＴと、
   バイアス電位を生成すると共に、前記第２の追加ＦＥＴのゲート端子に供給するバイアス生成回路と、前記バイアス生成回路は、前記第１及び第２の駆動電位間の電位差の変動及び各メモリセルの交差帰還回路を形成するＦＥＴの閾値電圧の変動の一方または双方を反映するように前記バイアス電位を生成することと、
   を具備することを特徴とする半導体記憶装置。
2. 前記バイアス生成回路は、前記第１及び第２の駆動電位を両端に供給されるパス上の所定のノードから前記バイアス電位を出力するように構成されることと、前記バイアス生成回路は、各メモリセルの交差帰還回路を形成する複数のＦＥＴの１つと同じ仕様で同じ閾値電圧を有するように形成された第１のレプリカＦＥＴを具備することと、前記第１のレプリカＦＥＴは、そのゲート端子とドレイン端子とが接続されたダイオード接続状態で前記パス上に配設されることと、を特徴とする請求項１に記載の半導体記憶装置。
3. 前記バイアス生成回路は、前記第２の追加ＦＥＴと同じ仕様で同じ閾値電圧を有するように形成された第２のレプリカＦＥＴを具備することと、前記第２のレプリカＦＥＴは、そのゲート端子とドレイン端子とが接続されたダイオード接続状態で前記パス上に前記第１のレプリカＦＥＴと直列に配設されることと、を特徴とする請求項２に記載の半導体記憶装置。
4. 前記バイアス生成回路は、前記交差帰還回路を形成する複数のＦＥＴの１つと同じ仕様で同じ閾値電圧を有するように形成された、前記第１のレプリカＦＥＴと同じ導電型の第３のレプリカＦＥＴを更に具備することと、前記第３のレプリカＦＥＴは、そのゲート端子とドレイン端子とが接続されたダイオード接続状態で前記パス上に前記第１のレプリカＦＥＴと直列に配設されることと、を特徴とする請求項２に記載の半導体記憶装置。
5. 複数のメモリセルが配列されたメモリセルアレイと、前記メモリセルの夫々は、第１乃至第４のＮＭＩＳ（MIS: Metal-Insulator-Semiconductor）ＦＥＴと第１及び第２のＰＭＩＳＦＥＴとを含むことと、前記第１のＮＭＩＳＦＥＴのドレイン端子と前記第１のＰＭＩＳＦＥＴのドレイン端子とが接続されることと、前記第２のＮＭＩＳＦＥＴのドレイン端子と前記第２のＰＭＩＳＦＥＴのドレイン端子とが接続されることと、前記第１のＮＭＩＳＦＥＴ及び前記第１のＰＭＩＳＦＥＴのゲート端子は、前記第２のＮＭＩＳＦＥＴ及び前記第２のＰＭＩＳＦＥＴの前記ドレイン端子と前記第３のＮＭＩＳＦＥＴのソース端子とに接続されることと、前記第２のＮＭＩＳＦＥＴ及び前記第２のＰＭＩＳＦＥＴのゲート端子は、前記第１のＮＭＩＳＦＥＴ及び前記第１のＰＭＩＳＦＥＴの前記ドレイン端子と前記第４のＮＭＩＳＦＥＴのソース端子とに接続されることと、
   前記メモリセルを選択する複数のワード線と、各ワード線は前記第３のＮＭＩＳＦＥＴ及び前記第４のＮＭＩＳＦＥＴのゲート端子に接続されることと、
   前記メモリセルに対するデータの送受を行う複数の相補対のデータ線と、各相補対のデータ線は前記第３のＮＭＩＳＦＥＴ及び前記第４のＮＭＩＳＦＥＴのドレイン端子に夫々接続されることと、
   前記第１のＰＭＩＳＦＥＴ及び前記第２のＰＭＩＳＦＥＴのソース端子を第１の駆動電位の供給源に接続する第１の電位線と、
   前記第１のＮＭＩＳＦＥＴ及び前記第２のＮＭＩＳＦＥＴのソース端子を前記第１の駆動電位よりも低い第２の駆動電位の供給源に接続する第２の電位線と、
   前記第２の電位線上に配設され、前記第２の電位線を選択的に導通させる第５のＮＭＩＳＦＥＴと、
   前記メモリセルの選択時に、前記第５のＮＭＩＳＦＥＴをオン状態とする選択信号を、前記第５のＮＭＩＳＦＥＴのゲート端子に供給する選択信号供給線と、
   第１のバイアス電位を生成する第１のバイアス生成回路と、前記第１のバイアス生成回路は、前記第１及び第２の駆動電位を両端に供給される第１のパス上の第１のノードから前記第１のバイアス電位を出力するように構成されることと、
   前記第５のＮＭＩＳＦＥＴと並列となるように、ソース端子が前記第２の電位線に接続され、ドレイン端子が前記第２の駆動電位の供給源に接続され、ゲート端子が前記第１のバイアス生成回路の前記第１のノードに接続された、前記第２の電位線を選択的に導通させる第３のＰＭＩＳＦＥＴと、
   を具備することを特徴とする半導体記憶装置。

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