JP2009048670A - 半導体回路 - Google Patents

Abstract

【課題】第１の電源を使用する回路から出力された信号を、第２の電源を使用する回路に入力するとき、第２の電源が第１の電源より高い場合においても、スタンバイ時に発生するリーク電流を防止でき、消費電力の増加を抑制することができる半導体回路を提供する。
【解決手段】外部から供給される第１の電源ＶDD1を使用する第１電源系回路と、外部から供給される第２の電源ＶDD2を使用する第２電源系回路と、第１電源系回路と第２電源系回路との間に接続され、第１電源系回路からの出力信号を第２電源系回路への入力信号に変換する第１，第２のインバータＩＶ１，ＩＶ２とを備える。第２の電源ＶDD2が第１の電源ＶDD1より高いとき、スタンバイ時に第１電源系回路からの出力信号がローレベルで、前記出力信号が第１のインバータＩＶ１に入力される。
【選択図】 図１

Description

この発明は、２種類の電源を使用する半導体回路に関するものであり、例えばスタティックランダムアクセスメモリ（ＳＲＡＭ）を含む半導体記憶装置に関するものである。

近年、半導体回路においては低電圧化が進行しており、ＳＲＡＭにおいても電源電圧を下げて使用したいという要求が強くなっている。しかし、ＳＲＡＭでは、メモリセルを動作させるために高電圧が必要であり、低電圧化することは困難である。そこで、電圧の異なる２種類の電源（第１、第２の電源）を供給し、第１の電源を周辺回路等の低電圧で動作可能な回路に使用し、他方の電源をＳＲＡＭセル内の高電圧が必要な回路に使用している。

しかし、第１の電源を使用する回路から出力された信号を、第２の電源を使用する回路に入力するとき、ここでの例のように第２の電源が第１の電源より高い場合には、スタンバイ時にリーク電流が発生し、消費電力が増加するという問題が生じる。

なお、本発明に関する従来技術として、ビット線にプリチャージ電位を与えるプリチャージ電位供給源を備え、リーク電流を有効に削減する半導体メモリ装置（ＳＲＡＭ）が提案されている（特許文献１参照）。
特開２００４−５５０９２号公報

この発明は、第１の電源を使用する回路から出力された信号を、第２の電源を使用する回路に入力するとき、第２の電源が第１の電源より高い場合においても、スタンバイ時に発生するリーク電流を防止でき、消費電力の増加を抑制することができる半導体回路を提供することを目的とする。

この発明の一実施態様の半導体回路は、外部から供給される第１の電源を使用する第１電源系回路と、外部から供給される第２の電源を使用する第２電源系回路と、前記第１電源系回路と前記第２電源系回路との間に接続され、前記第１電源系回路からの出力信号を前記第２電源系回路への入力信号に変換する回路素子とを具備し、前記第２の電源が前記第１の電源より高いとき、スタンバイ時に前記第１電源系回路からの前記出力信号がローレベルで、前記出力信号が前記回路素子に入力されることを特徴とする。

この発明によれば、第１の電源を使用する回路から出力された信号を、第２の電源を使用する回路に入力するとき、第２の電源が第１の電源より高い場合においても、スタンバイ時に発生するリーク電流を防止でき、消費電力の増加を抑制することができる半導体回路を提供することが可能である。

以下、図面を参照してこの発明の実施形態について説明する。ここでは、実施形態の半導体回路として、スタティックランダムアクセスメモリ（ＳＲＡＭ）を例に取る。説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。

［第１実施形態］
まず、この発明の第１実施形態のＳＲＡＭについて説明する。

図１は、第１実施形態のＳＲＡＭの構成を示す回路図である。このＳＲＡＭは、図１に示すように、ｍ個並列に配列されたＳＲＡＭセル１１−１〜１１−ｍと、第１の電源ＶDD1にて駆動されるワード線ドライバ１２及びプリチャージドライバ１３と、ワード線ＷＬと、プリチャージ信号線ＭＰＲＣＨと、第１のインバータＩＶ１、第２のインバータＩＶ２とを備えている。第１のインバータＩＶ１と第２のインバータＩＶ２は、例えばビット線対ＢＬ，/ＢＬの４組に対して１セット配置されている。ｍは１以上の自然数を示す。

ＳＲＡＭセル１１−１〜１１−ｍの各々は、２つのインバータＩＶＬ，ＩＶＲ及びトランスファトランジスタＴＬ，ＴＲからなるセルＣ１〜Ｃｎ、第２の電源ＶDD2にて駆動されるプリチャージ回路２１、カラムスイッチ及びセンスアンプ２２を含む。インバータＩＶＬ，ＩＶＲは第２の電源ＶDD2に接続されている。

ＳＲＡＭセルにおいて、ビット線対ＢＬ，/ＢＬには、ｎ個のセルＣ１〜Ｃｎが接続されている。ｎは１以上の自然数を示す。ビット線対ＢＬ，/ＢＬの端には、１組のプリチャージ回路２１が接続されている。さらに、ビット線対ＢＬ，/ＢＬの一端には、カラムスイッチ及びセンスアンプ２２が接続されている。前述したように、このＳＲＡＭセルがワード線ＷＬとプリチャージ信号線ＭＰＲＣＨに対してｍ個並列に配列されて、セルアレイが構成されている。

セルアレイの一端には、ワード線ドライバ１２が配置され、ワード線ドライバ１２に接続されたワード線ＷＬがセルに接続されている。同様に、セルアレイの一端には、プリチャージドライバ１３が配置されている。プリチャージドライバ１３に接続されたプリチャージ信号線ＭＰＲＣＨは、第１のインバータＩＶ１に接続され、さらに第２のインバータＩＶ２を経由してプリチャージ信号線ＰＲＣＨとなり、プリチャージ回路２１に接続されている。図１に示すように、第１のインバータＩＶ１と第２のインバータＩＶ２は、ビット線対４組に対して１セット配置されている。

以下に、ＳＲＡＭセル１１−１に着目して説明する。セルＣ１において、ワード線ＷＬが接続されるゲート容量と一致するように、第１のインバータＩＶ１の寸法を設定し、ワード線ＷＬの容量と抵抗の積（ＣＲ）と、プリチャージ信号線ＭＰＲＣＨの容量と抵抗の積（ＣＲ）が同じになるように設定する。さらに、ワード線ドライバ１２の寸法とプリチャージドライバ１３の寸法も同じに揃えている。

図１に示した回路には、２種類の電源系、すなわち第１の電源ＶDD1と第２の電源ＶDD2が接続されており、ワード線ドライバ１２、プリチャージドライバ１３は第１の電源系に接続され、セルＣ１〜Ｃｎ、プリチャージ回路２１、第１のインバータＩＶ１、第２のインバータＩＶ２、カラムスイッチ及びセンスアンプ２２は第２の電源系に接続されている。

第１の電源ＶDD1が第２の電源ＶDD2と等しい場合、第１の電源ＶDD1が第２の電源ＶDD2より大きい場合は動作に問題はないため、ここでは第２の電源が第１の電源より大きい場合の動作を述べる。前述した問題を解決するために、第２の電源ＶDD2に接続された第１，第２のインバータＩＶ１，ＩＶ２を、プリチャージ信号線ＭＰＲＣＨに直列に２段接続する構造を有している。

スタンバイ時、プリチャージ信号線ＭＰＲＣＨは“Ｌ”となっており、第１のインバータＩＶ１のｐチャネルＭＯＳトランジスタ（以下、ｐＭＯＳトランジスタ）はオンし、第１のインバータＩＶ１のｎチャネルＭＯＳトランジスタ（以下、ｎＭＯＳトランジスタ）はオフになる。このため、第１のインバータＩＶ１の出力ノードには第２の電源ＶDD2から第２電圧が供給される。この第２電圧が入力された第２のインバータＩＶ２では、ｐＭＯＳトランジスタのソースとゲートが同じ電位であるためｐＭＯＳトランジスタがオフとなり、ｎＭＯＳトランジスタがオンとなる。このため、第２のインバータＩＶ２からは“Ｌ”が出力される。この出力“Ｌ”がプリチャージ回路２１のゲートに印加され、ビット線ＢＬ，/ＢＬのプリチャージが実施される。

以上の動作において、第１のインバータＩＶ１、第２のインバータＩＶ２、プリチャージ回路２１のいずれにおいてもリーク電流が流れることはなく、スタンバイ電流の増加はない。この結果、ワード線ＷＬのＣＲとプリチャージ信号線ＭＰＲＣＨのＣＲが同じになるように設定しているため、ワード線を流れる信号とプリチャージ信号線を流れる信号との間にタイミングミスマッチが生じることもなく、さらにスタンバイ電流も増加しない回路を構築することができる。なお、この実施形態では、第１の電源を使用する第１電源系回路（プリチャージドライバ１３）から出力された信号を、第２の電源を使用する第２電源系回路（プリチャージ回路２１）への入力信号に変換する回路素子として、第１のインバータＩＶ１と第２のインバータＩＶ２を使用したが、これらに換えてＮＡＮＤ回路またはＮＯＲ回路を使用してもよい。

［第２実施形態］
次に、この発明の第２実施形態のＳＲＡＭについて説明する。前記第１実施形態における構成と同様の部分には同じ符号を付す。

図２は、第２実施形態のＳＲＡＭの構成を示す回路図である。このＳＲＡＭでは、図２に示すように、第１のインバータＩＶ１と第２のインバータＩＶ２は、例えばビット線対ＢＬ，/ＢＬの１組に対して１セット配置されている。ビット線対ＢＬ，/ＢＬには、ｎ個のセルＣ１〜Ｃｎが接続されている。ビット線対ＢＬ，/ＢＬの端には、１組のプリチャージ回路２１が接続されている。さらに、ビット線対ＢＬ，/ＢＬの一端には、カラムスイッチ及びセンスアンプ２２が接続されている。このＳＲＡＭセルがワード線ＷＬとプリチャージ信号線ＭＰＲＣＨに対してｍ個並列に配列されて、セルアレイが構成されている。

セルアレイの一端には、ワード線ドライバ１２が配置され、ワード線ドライバ１２に接続されたワード線ＷＬがセルに接続されている。同様に、セルアレイの一端には、プリチャージドライバ１３が配置されている。プリチャージドライバ１３に接続されたプリチャージ信号線ＭＰＲＣＨは、第１のインバータＩＶ１に接続され、さらに第２のインバータＩＶ２を経由してプリチャージ信号線ＰＲＣＨとなり、プリチャージ回路２１に接続されている。図２に示すように、第１のインバータＩＶ１と第２のインバータＩＶ２は、ビット線対１組に対して１セット配置されている。

セルＣ１において、ワード線ＷＬが接続されるゲート容量と一致するように、第１のインバータＩＶ１の寸法を設定し、ワード線ＷＬの容量と抵抗の積（ＣＲ）とプリチャージ信号線ＭＰＲＣＨの容量と抵抗の積（ＣＲ）が同じになるように設定する。さらに、ワード線ドライバ１２の寸法とプリチャージドライバ１３の寸法も同じに揃えている。

このように構成された第２実施形態では、第１のインバータＩＶ１と第２のインバータＩＶ２はビット線対１組に対して１セット配置している。さらに、ワード線ＷＬのゲート容量に等しくなるように第１のインバータＩＶ１の寸法を決めているため、ワード線ＷＬのＣＲとプリチャージ信号線ＭＰＲＣＨのＣＲが同じになる。

図２に示した回路には、２種類の電源系、すなわち第１の電源ＶDD1と第２の電源ＶDD2が接続されており、ワード線ドライバ１２、プリチャージドライバ１３は第１の電源系に接続され、セルＣ１〜Ｃｎ、プリチャージ回路２１、第１のインバータＩＶ１、第２のインバータＩＶ２、カラムスイッチ及びセンスアンプ２２は第２の電源系に接続されている。

第１の電源ＶDD1が第２の電源ＶDD2と等しい場合、第１の電源ＶDD1が第２の電源ＶDD2より大きい場合は動作に問題はないため、ここでは第２の電源が第１の電源より大きい場合の動作を述べる。前述した問題を解決するために、第２の電源ＶDD2に接続された第１，第２のインバータＩＶ１，ＩＶ２を、プリチャージ信号線ＭＰＲＣＨに直列に２段接続する構造を有している。

第１実施形態と同様に、スタンバイ時、プリチャージ信号線ＭＰＲＣＨは“Ｌ”となっており、第１のインバータＩＶ１のｐＭＯＳトランジスタはオンし、第１のインバータＩＶ１のｎＭＯＳトランジスタはオフになる。このため、第１のインバータＩＶ１の出力ノードには第２の電源ＶDD2から第２電圧が供給される。この第２電圧が入力された第２のインバータＩＶ２では、ｐＭＯＳトランジスタのソースとゲートが同じ電位であるためｐＭＯＳトランジスタがオフとなり、ｎＭＯＳトランジスタがオンとなる。このため、第２のインバータＩＶ２からは“Ｌ”が出力される。この出力“Ｌ”がプリチャージ回路２１のゲートに印加され、ビット線ＢＬ，/ＢＬのプリチャージが実施される。

以上の動作において、第１のインバータＩＶ１、第２のインバータＩＶ２、プリチャージ回路２１のいずれにおいてもリーク電流が流れることはなく、スタンバイ電流の増加はない。この結果、ワード線ＷＬのＣＲとプリチャージ信号線ＭＰＲＣＨのＣＲが同じになるように設定しているため、ワード線を流れる信号とプリチャージ信号線を流れる信号との間にタイミングミスマッチが生じることもなく、さらにスタンバイ電流も増加しない回路を構築することができる。なお、この実施形態では、第１の電源を使用する第１電源系回路（プリチャージドライバ１３）から出力された信号を、第２の電源を使用する第２電源系回路（プリチャージ回路２１）への入力信号に変換する回路素子として、第１のインバータＩＶ１と第２のインバータＩＶ２を使用したが、これらに換えてＮＡＮＤ回路またはＮＯＲ回路を使用してもよい。

この発明の実施形態では、第１の電源と第２の電源の２種類の電源を使用する回路を有し、第１電源系回路からの信号を第２電源系回路に供給する回路において、第１の電源と第２の電源に電位差が生じた場合に、第１電源系回路からの信号を第２電源系回路の信号に変換させる回路素子を複数個使用することにより、スタンバイ時のリーク電流をなくし、消費電力の増加を防止することができる。

また、この発明の実施形態によれば、第１の電源より第２の電源が大きくなった場合でも、スタンバイ時の電流増加がなく、さらにドレイン−ソース間、及びゲート−ソース間にしきい値電圧以上の電位差が生じないため、リーク電流が流れるのを防止できる半導体回路を提供することが可能である。

また、前述した各実施形態はそれぞれ、単独で実施できるばかりでなく、適宜組み合わせて実施することも可能である。さらに、前述した各実施形態には種々の段階の発明が含まれており、各実施形態において開示した複数の構成要件の適宜な組み合わせにより、種々の段階の発明を抽出することも可能である。

この発明の第１実施形態のＳＲＡＭの構成を示す回路図である。 この発明の第２実施形態のＳＲＡＭの構成を示す回路図である。

符号の説明

ＶDD1…第１の電源、ＶDD2…第２の電源、１１−１〜１１−ｍ…ＳＲＡＭセル、１２…ワード線ドライバ、１３…プリチャージドライバ、２１…プリチャージ回路、２２…カラムスイッチ及びセンスアンプ、ＢＬ，/ＢＬ…ビット線対、Ｃ１〜Ｃｎ…セル、ＩＶ１…第１のインバータ、ＩＶ２…第２のインバータ、ＩＶＬ，ＩＶＲ…インバータ、ＭＰＲＣＨ，ＰＲＣＨ…プリチャージ信号線、ＴＬ，ＴＲ…トランスファトランジスタ、ＷＬ…ワード線。

Claims (5)

1. 外部から供給される第１の電源を使用する第１電源系回路と、
   外部から供給される第２の電源を使用する第２電源系回路と、
   前記第１電源系回路と前記第２電源系回路との間に接続され、前記第１電源系回路からの出力信号を前記第２電源系回路への入力信号に変換する回路素子とを具備し、
   前記第２の電源が前記第１の電源より高いとき、スタンバイ時に前記第１電源系回路からの前記出力信号がローレベルで、前記出力信号が前記回路素子に入力されることを特徴とする半導体回路。
2. 前記回路素子は、前記第１電源系回路と前記第２電源系回路との間に直列に偶数段接続され、前記回路素子には前記第２の電源が供給されていることを特徴とする請求項１に記載の半導体回路。
3. 前記回路素子は、インバータ、ＮＡＮＤ回路、ＮＯＲ回路のいずれかを含むことを特徴とする請求項１または２に記載の半導体回路。
4. 前記第１電源系回路はスタティックランダムアクセスメモリに含まれるメモリセルを動作するための周辺回路を含み、前記第２電源系回路は前記メモリセルのビット線対を充電する回路を含むことを特徴とする請求項１乃至３のいずれかに記載の半導体回路。
5. 前記回路素子は、前記ビット線対の個数をＮ個とした場合、Ｎ個または２の倍数おきに配置されていることを特徴とする請求項１、３、４のいずれかに記載の半導体回路。

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