JP2006059468A

JP2006059468A - 半導体記憶装置

Info

Publication number: JP2006059468A
Application number: JP2004241357A
Authority: JP
Inventors: Takayasu Sakurai; 貴康桜井; Hiroshi Kawaguchi; 博川口; Robert Saliba Fayez; フェイズ・ロバート・サリバ
Original assignee: Semiconductor Technology Academic Research Center
Current assignee: Semiconductor Technology Academic Research Center
Priority date: 2004-08-20
Filing date: 2004-08-20
Publication date: 2006-03-02
Anticipated expiration: 2024-08-20
Also published as: US7266035B2; US20060039182A1; JP4008906B2

Abstract

【課題】本発明は、セルアレイの行を選択する際に、まず電源線の電圧が全ての位置で高電圧に達した後に、ワード線の電圧を立ち上げることを特徴とする。
【解決手段】行列状に配置された複数のＳＲＡＭセル１１と、各行に配置された複数のＳＲＡＭセルに対して共通に接続されたワード線ＷＬと、各行に配置された複数のＳＲＡＭセルに対して共通に接続された電源線ＰＬと、複数のＳＲＡＭセルを各行毎にアクセスする際は、電源線ＰＬの電圧を上昇させ、電源線の電圧が全ての位置において高電圧DDHに達した後に、ワード線ＷＬの活性化を開始し、アクセス状態から非アクセス状態にする際は、ワード線を非活性化し、ワード線の電圧が全ての位置において接地電圧ＧＮＤに変化した後に、電源線の電圧を低電圧DDLに変化させる電源線／ワード線制御回路１３とを具備する。
【選択図】図１

Description

本発明は、スタティク型の半導体記憶装置（ＳＲＡＭ）に係り、特に非アクセス時にＳＲＡＭセルに供給される電源電圧の値が、アクセス状態の時にＳＲＡＭセルに供給される電源電圧よりも低く設定される半導体記憶装置に関する。

最近、低消費電力であり、かつ高性能のＳＲＡＭが開発されている。特に、低消費電力を実現したＳＲＡＭとして、row-by-row dynamic VDD （ＲＲＤＶ）制御方式のＳＲＡＭが、例えば非特許文献１に開示されている。このＲＲＤＶ制御方式のＳＲＡＭでは、ワード線の電圧を立ち上げてメモリセルアレイの行を選択する際に、ＳＲＡＭセルに供給される電源電圧が高電圧に上昇される。このとき、非選択の行内のＳＲＡＭセルには、電源電圧として低電圧が供給される。

ＳＲＡＭでは、ＳＲＡＭセル内のフリップフロップ回路によってデータがラッチされる。このため、非選択のＳＲＡＭセルに対しても電源電圧を供給する必要がある。ＲＲＤＶ制御方式のＳＲＡＭでは、非選択のＳＲＡＭセルに対し、選択状態のＳＲＡＭセルよりも低い電源電圧を供給することで、低消費電力を実現している。しかし、従来のＲＲＤＶ制御方式のＳＲＡＭでは、記憶データの安定性に重大な問題が生じている。

ＳＲＡＭでは、セルがアクセスされる前にプリチャージ期間が存在する。つまり、セルのアクセスされる前に、ＳＲＡＭセルに接続されているビット線が高電位にプリチャージされる。このプリチャージは、通常、ＳＲＡＭセルに供給される高い電源電圧である高電圧を用いて行われる。

一方、ＳＲＡＭセルに電源電圧を供給する電源線と、ＳＲＡＭセルを選択するワード線とは、それぞれある程度の配線長を有しており、それぞれに付随する寄生容量と寄生抵抗とに応じた遅延が生じる。しかも、電源線とワード線における遅延は同じとは限らない。従って、ＳＲＡＭセルのアクセス時に、電源線とワード線の全ての位置において、まず電源線の電圧が高電圧に上昇し、次にワード線の電圧が選択状態に対応した電圧に上昇し、ＳＲＡＭセルの非アクセス時には、まずワード線の電圧が非選択状態に対応した電圧に低下し、次に電源線の電圧が低電圧に低下するとは限らない。従って、従来のＲＲＤＶ制御方式のＳＲＡＭでは、非アクセス状態からアクセス状態に変化する際のプリチャージ時に、ＳＲＡＭセルに供給される電源電圧よりも先にワード線電圧の方が高くなることがある。

図５は、非選択状態のＳＲＡＭセルのスタテッィクノイズマージン（ＳＮＭ）とワード線電圧との関係の一例を示している。なお、非選択状態のときに、ＳＲＡＭセルに供給される電源電圧ＶDDLの値は例えば0.25Ｖである。また、図６は、ワード線の電圧を0.00Ｖ、0.25Ｖ、0.30Ｖとした場合の、ＳＲＡＭセル内のフリップフロップ回路の一対の入出力ノードにおける電圧（Ｖin、Ｖout：Ｖin、Ｖoutは後述する図２中のフリップフロップ回路の記憶ノードＮ１、Ｎ２の電圧）の一例を示している。なお、図６に示す特性は、一般にバタフライ曲線（Butterfly curve）として知られている。図６中のＳＮＭ１、ＳＮＭ２等が、図５中のＳＮＭに相当している。

図５及び図６から明らかなように、電源電圧として低電圧が供給されている非選択のＳＲＡＭセルにおいて、ワード線電圧が上昇すると、スタテッィクノイズマージンが低下し、セルデータが破壊されるという不都合が生じる。
Kenneth W.Mai et al.「Low-Power SRAM Design Using Half-Swing Pulse-Mode Techniques」IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.33,NO.11,pp 1659-1671, NOVEMBER 1998

本発明は、上記のような事情を考慮してなされたものであり、その目的は、ＲＲＤＶ制御方式のＳＲＡＭにおいて、スタテッィクノイズマージンの低下を防止して、セルデータの破壊を防ぐことができる半導体記憶装置を提供することである。

本発明の半導体記憶装置は、行列状に配置された複数のＳＲＡＭセルと、各行に配置された前記複数のＳＲＡＭセルに対して共通に接続されたワード線と、各行に配置された前記複数のＳＲＡＭセルに対して共通に接続され、これら複数のＳＲＡＭセルに電源電圧を供給する電源線と、前記複数のＳＲＡＭセルを各行毎にアクセスする際は、前記電源線の電圧を上昇させ、電源線の電圧が全ての位置において第１の電圧に達した後に、前記ワード線の活性化を開始し、アクセス状態から非アクセス状態にする際は、前記ワード線を非活性化し、ワード線の電圧が全ての位置において非活性状態に対応した電圧に変化した後に、前記電源線の電圧を前記第１の電圧よりも低い第２の電圧に変化させる電源線／ワード線制御回路とを具備している。

本発明の半導体記憶装置において、第２の電圧は０Ｖよりも高い電圧である。

本発明の半導体記憶装置において、前記ワード線の活性化電圧は、前記第２の電圧と等しい電圧である。

本発明の半導体記憶装置において、前記電源線／ワード線制御回路は、前記電源線の一端に接続され、前記複数のＳＲＡＭセルを各行毎にアクセスするための制御信号が供給され、前記制御信号が活性化された後に前記第１の電圧を前記電源線の一端に出力する第１の駆動回路と、前記電源線の他端に接続され、前記電源線の他端の電圧が前記第１の電圧に達したことを検知する第１の検知回路と、前記ワード線の一端に接続され、前記制御信号が活性化され、かつ前記第１の検知回路で前記電源線の他端が前記第１の電圧に達したことが検知された後に、ワード線の活性状態に対応した電圧を前記ワード線の一端に出力すると共に、前記制御信号が非活性化された後はワード線の非活性状態に対応した電圧を前記ワード線の一端に出力する第２の駆動回路と、前記ワード線の他端に接続され、前記ワード線の他端の電圧がワード線の非活性状態に対応した電圧に達したことを検知する第２の検知回路とを有し、前記第１の駆動回路は、前記第２の検知回路で前記ワード線の他端の電圧がワード線の非活性状態に対応した電圧に達したことが検知された後に、前記第２の電圧を前記電源線の一端に出力する。

また、前記第１の駆動回路は、前記第１の電圧の供給ノードと前記電源線の一端との間に電流通路が接続されゲートに前記制御信号が入力されるＰＭＯＳ型の第１のトランジスタと、前記電源線と前記第２の電圧の供給ノードとの間に電流通路が挿入されゲートに前記制御信号が入力されるＮＭＯＳ型の第２のトランジスタと、前記電源線と前記第２の電圧の供給ノードとの間で前記第２のトランジスタの電流通路に対して電流通路が直列に接続されゲートに前記第２の検知回路の検知信号が入力されるＮＭＯＳ型の第３のトランジスタとを有し、前記第１の検知回路は、前記第１の電圧の供給ノードと前記第２の電圧の供給ノードとの間に電流通路が直列に接続されゲートが前記電源線の他端に接続されたＰＭＯＳ型の第４のトランジスタ及びＮＭＯＳ型の第５のトランジスタを有し、前記第４及び第５のトランジスタの直列接続ノードから検知信号を出力し、前記第２の駆動回路は、前記第１の電圧の供給ノードと前記ワード線の一端との間に電流通路が挿入されゲートに前記第１の検知回路の検知信号が入力されるＰＭＯＳ型の第６のトランジスタと、前記第１の電圧の供給ノードと前記ワード線の一端との間で前記第６のトランジスタの電流通路に対して電流通路が直列に接続されゲートに前記制御信号が入力されるＰＭＯＳ型の第７のトランジスタと、前記ワード線の一端と接地電圧の供給ノードとの間に電流通路が接続されゲートに前記制御信号が入力されるＮＭＯＳ型の第８のトランジスタとを有し、前記第２の検知回路は、前記第１の電圧の供給ノードと接地電圧の供給ノードとの間に電流通路が直列に接続されゲートが前記ワード線の他端に接続されたＰＭＯＳ型の第９のトランジスタ及びＮＭＯＳ型の第１０のトランジスタを有し、前記第９及び第１０のトランジスタの直列接続ノードから検知信号を出力する。

本発明の半導体記憶装置によれば、ＲＲＤＶ制御方式のＳＲＡＭにおいて、スタテッィクノイズマージンの低下を防止して、セルデータの破壊を防ぐことができる。

以下、図面を参照して本発明を実施の形態により詳細に説明する。

図１は、本発明の半導体記憶装置をＲＲＤＶ制御方式のＳＲＡＭに実施した場合のセルアレイ付近の構成を示す回路図である。セルアレイ１０には、行列状に配置された複数のＳＲＡＭセル１１が設けられている。上記複数のＳＲＡＭセル１１のうち、各行に配置された複数のＳＲＡＭセル１１は、複数のワード線ＷＬのうち対応する１つのワード線ＷＬに共通に接続されている。同様に、各行に配置された複数のＳＲＡＭセル１１は、複数の電源線ＰＬのうち対応する１つの電源線ＰＬに共通に接続されている。上記複数のＳＲＡＭセル１１のうち、各列に配置された複数のＳＲＡＭセル１１は、複数対のビット線ＢＬ、／ＢＬのうち対応する１対のビット線ＢＬ、／ＢＬに共通に接続されている。

ロウデコーダ１２は、ロウアドレス信号に応じて、複数のデコード信号Ｒ−ＤＥＣのうちのいずれか１つのデコード信号を活性化する。ロウデコーダ１２から出力される複数のデコード信号Ｒ−ＤＥＣは、複数の電源線ＰＬ及び複数のワード線ＷＬに対応して設けられた複数の電源線／ワード線制御回路１３に供給される。これら複数の電源線／ワード線制御回路１３は、電源線ＰＬ及び複数のワード線ＷＬの各一端側に配置された電源線／ワード線制御回路１３Ａと、電源線ＰＬ及び複数のワード線ＷＬの各他端側に配置された電源線／ワード線制御回路１３Ｂとからなる。さらに、各電源線／ワード線制御回路１３Ａは、対応する電源線を駆動する第１の駆動回路１４と、対応するワード線を駆動する第２の駆動回路１５とを含み、各電源線／ワード線制御回路１３Ｂは、対応する電源線の電圧を検知する第１の検知回路１６と、対応するワード線の電圧を検知する第２の検知回路１７とを含む。

図２は、図１中のＳＲＡＭセル１１の詳細な構成の一例を示す回路図である。各ＳＲＡＭセル１１は、電源線ＰＬと接地電圧のノードとの間に接続され、データを記憶するフリップフロップ回路２１と、このフリップフロップ回路２１の一方の記憶ノードＮ１と一方のビット線ＢＬとの間にソース、ドレイン間の電流通路が接続され、ゲートがワード線ＷＬに接続されたトランスファゲート用のＮＭＯＳ型のトランジスタ２２と、フリップフロップ回路２１の他方の記憶ノードＮ２と他方のビット線／ＢＬとの間にソース、ドレイン間の電流通路が接続され、ゲートがワード線ＷＬに接続されたトランスファゲート用のＮＭＯＳ型のトランジスタ２３とを含む。フリップフロップ回路２１は、例えば、それぞれＰＭＯＳ型とＮＭＯＳ型のトランジスタからなる２個のインバータの入出力を互いに交差接続して構成される。

図３は、図１中に示す電源線／ワード線制御回路１３の詳細な構成の一例を示す回路図である。第１の駆動回路１４は、高電圧ＶDDHの供給ノードと電源線ＰＬの一端との間にソース、ドレイン間の電流通路が接続され、図１中のロウデコーダ１２から出力されるデコード信号Ｒ−ＤＥＣがゲートに入力されるＰＭＯＳ型のトランジスタ３１と、電源線ＰＬと低電圧ＶDDLの供給ノードとの間にソース、ドレイン間の電流通路が挿入され、デコード信号Ｒ−ＤＥＣがゲートに入力されるＮＭＯＳ型のトランジスタ３２と、電源線ＰＬと低電圧ＶDDLの供給ノードとの間でトランジスタ３２の電流通路に対してソース、ドレイン間の電流通路が直列に接続され、第２の検知回路１７の検知信号がゲートに入力されるＮＭＯＳ型のトランジスタ３３とを有する。

第１の検知回路１６は、高電圧ＶDDHの供給ノードと低電圧ＶDDLの供給ノードとの間にソース、ドレイン間の電流通路が直列に接続され、ゲートが電源線ＰＬの他端に接続されたＰＭＯＳ型のトランジスタ３４及びＮＭＯＳ型のトランジスタ３５を有する。そして、上記両トランジスタ３４、３５の直列接続ノードから検知信号を出力する。

第２の駆動回路１５は、高電圧ＶDDHの供給ノードとワード線ＷＬの一端との間にソース、ドレイン間の電流通路が挿入され、ゲートに第１の検知回路１６の検知信号が入力されるＰＭＯＳ型のトランジスタ３６と、高電圧ＶDDHの電圧の供給ノードとワード線ＷＬの一端との間でトランジスタ３６の電流通路に対してソース、ドレイン間の電流通路が直列に接続され、ゲートにデコード信号Ｒ−ＤＥＣが入力されるＰＭＯＳ型のトランジスタ３７と、ワード線ＷＬの一端と接地電圧ＧＮＤの供給ノードとの間にソース、ドレイン間の電流通路が接続され、ゲートにデコード信号Ｒ−ＤＥＣが入力されるＮＭＯＳ型のトランジスタ３８とを有する。

第２の検知回路１７は、高電圧ＶDDHの供給ノードと接地電圧ＧＮＤの供給ノードとの間にソース、ドレイン間の電流通路が直列に接続され、ゲートがワード線ＷＬの他端に接続されたＰＭＯＳ型のトランジスタ３９及びＮＭＯＳ型のトランジスタ４０を有する。そして、上記両トランジスタ３９、４０の直列接続ノードから検知信号を出力する。

ここで、低電圧ＶDDLは高電圧ＶDDHよりも低く、低電圧ＶDDLは0Ｖよりも高い電圧である。一例として、低電圧ＶDDLは0.25Ｖであり、高電圧ＶDDHは1Ｖである。また、デコード信号Ｒ−ＤＥＣの活性化レベル（“０”レベル）はＧＮＤレベルと等しい0Ｖであり、非活性化レベル（“１”レベル）はＶDDHレベルと等しい1Ｖであるとする。

電源線ＰＬは、配線に付随している寄生容量と寄生抵抗とに応じた遅延（RC delay）を有しており、便宜上、この遅延を電源線ＰＬの途中に挿入した遅延回路で示している。同様に、ワード線ＷＬも、配線に付随している寄生容量と寄生抵抗とに応じた遅延（RC delay）を有しており、便宜上、この遅延をワード線ＷＬの途中に挿入した遅延回路で示している。

次に、上記構成のＳＲＡＭの動作を説明する。まず、図１中のセルアレイ１０内の複数の行のうち１つの行を選択するために、ロウデコーダ１２のデコード信号Ｒ−ＤＥＣが活性化（“０”レベル）される。これにより、第１の駆動回路１４内のトランジスタ３１がオンし、トランジスタ３２がオフする。従って、トランジスタ３１を介して、高電圧ＶDDHが電源線ＰＬの一端に出力される。電源線ＰＬでは前述したように遅延が生じるので、第１の駆動回路１４から遠ざかるにつれて電源線ＰＬの電圧は順次遅れて上昇する。そして、電源線ＰＬの他端の電圧が高電圧ＶDDHに達すると、これが第１の検知回路１６で検知され、ＶDDLレベルの検知信号が出力される。

一方、デコード信号Ｒ−ＤＥＣが活性化されると、第２の駆動回路１５内のトランジスタ３７がオンし、トランジスタ３８がオフする。しかし、デコード信号Ｒ−ＤＥＣが活性化された直後では、第１の検知回路１６の検知信号は未だ“１”レベルなので、第２の検知回路１５内のトランジスタ３６はオフ状態であり、ワード線ＷＬは駆動されない。そして、対応する電源線ＰＬの電圧が全ての位置において高電圧ＶDDHに達し、これが第１の検知回路１６で検知されて、ＶDDLレベルの検知信号が第１の検知回路１６から出力されると、第２の駆動回路１５内のトランジスタ３６がオンし、トランジスタ３６、３７を介して、高電圧ＶDDHがワード線ＷＬの一端に出力される。ワード線ＷＬでは前述したように遅延が生じるので、第２の駆動回路１５から遠ざかるにつれてワード線ＷＬの電圧は順次遅れて上昇する。そして、ワード線ＷＬの他端の電圧が高電圧ＶDDHに達すると、これが第２の検知回路１７で検知され、“０”レベルの検知信号が出力される。

このように、非選択のＳＲＡＭセルを選択する際は、同じ行内の全てのＳＲＡＭセル１１に対して高電圧ＶDDHが供給されてからワード線電圧が上昇するので、各ＳＲＡＭセルのスタテッィクノイズマージンが低下してセルデータが破壊される不都合は生じない。

次に、デコード信号Ｒ−ＤＥＣが非活性化（“１”レベル）されると、第２の駆動回路１５内のトランジスタ３７がオフし、トランジスタ３８がオンする。従って、トランジスタ３８を介して、接地電圧ＧＮＤがワード線ＷＬの一端に出力される。ワード線ＷＬでは前述したように遅延が生じるので、第２の駆動回路１５から遠ざかるにつれてワード線ＷＬの電圧は順次遅れて低下する。そして、ワード線ＷＬの他端の電圧が接地電圧ＧＮＤに達すると、これが第２の検知回路１７で検知され、“１”レベルの検知信号が出力される。

一方、デコード信号Ｒ−ＤＥＣが非性化されると、第１の駆動回路１４のトランジスタ３１がオフし、トランジスタ３２がオンする。しかし、デコード信号Ｒ−ＤＥＣが非活性化された直後では、第２の検知回路１７の検知信号は未だ“０”レベルなので、第１の駆動回路１４のトランジスタ３３はオフ状態であり、電源線ＰＬには低電圧ＶDDLは出力されない。そして、対応するワード線ＷＬの電圧が全ての位置において接地電圧ＧＮＤに達し、これが第２の検知回路１７で検知されて、“１”レベルの検知信号が第２の検知回路１７から出力されると、第１の駆動回路１４内のトランジスタ３３がオンし、トランジスタ３２、３３を介して、低電圧ＶDDLが電源線ＰＬの一端に出力される。そして、第１の駆動回路１４から遠ざかるにつれて電源線ＰＬの電圧は順次遅れて低下する。そして、電源線ＰＬの他端の電圧が低電圧ＶDDLに達すると、これが第１の検知回路１６で検知され、“１”レベルの検知信号が出力される。

このように、選択状態のＳＲＡＭセルを非選択状態にする際は、ワード線ＷＬの電圧が全ての位置において接地電圧ＧＮＤに低下した後に、同じ行内の電源線ＰＬの電圧が高電圧ＶDDHから低電圧ＶDDLに下げられるので、各ＳＲＡＭセルのスタテッィクノイズマージンが低下して、セルデータが破壊される不都合は生じない。

図４（ａ）は、電源線ＰＬ及びワード線ＷＬの第１及び第２の駆動回路１４、１５側の端部における電源線電圧及びワード線電圧の変化を示しており、同様に、図４（ｂ）は、電源線ＰＬ及びワード線ＷＬの第１及び第２の検知回路１６、１７側の端部における電源線電圧及びワード線電圧の変化を示している。図示するように、複数のＳＲＡＭセルを各行毎にアクセスする際は、電源線ＰＬの電圧が上昇し、電源線ＰＬの電圧が全ての位置において高電圧ＶDDHに達した後に、ワード線ＰＬの活性化が開始されてワード線ＰＬの電圧が上昇し、上記とは反対に、アクセス状態から非アクセス状態にする際は、ワード線ＷＬが非活性化されて、ワード線ＷＬの電圧が低下し、ワード線ＷＬの電圧が全ての位置において接地電圧ＧＮＤに変化した後に、電源線ＰＬの電圧が低電圧ＶDDLに変化する。

なお、本発明は上記実施の形態に限定されるものではなく種々の変形が可能であることはいうまでもない。例えば、上記実施の形態では、電源線／ワード線制御回路１３が図３に示すような構成を有する場合を説明したが、これは要するに、複数のＳＲＡＭセルを各行毎にアクセスする際は、電源線の電圧を上昇させ、電源線の電圧が全ての位置において第１の電圧に達した後に、ワード線の活性化を開始し、アクセス状態から非アクセス状態にする際は、ワード線を非活性化し、ワード線の電圧が全ての位置において非活性状態に対応した電圧に変化した後に、電源線の電圧を第１の電圧よりも低い第２の電圧に変化させるような機能を有するものであれば、どのような構成を有するものであってもよい。

本発明の半導体記憶装置をＲＲＤＶ制御方式のＳＲＡＭに実施した場合のセルアレイ付近の構成を示す回路図。図１中のＳＲＡＭセルの詳細な構成の一例を示す回路図。図１中に示す電源線／ワード線制御回路の詳細な構成の一例を示す回路図。図１中の電源線及びワード線の第１及び第２の駆動回路側の端部及び第１及び第２の検知回路側の端部における電源線電圧及びワード線電圧の変化を示す波形図。従来のＲＲＤＶ制御方式のＳＲＡＭにおける非選択状態のＳＲＡＭセルのスタテッィクノイズマージンとワード線電圧との関係の一例を示す特性図。ＳＲＡＭセル内のフリップフロップ回路の一対の入出力ノードにおける電圧の一例を示す特性図。

符号の説明

１０…セルアレイ、１１…ＳＲＡＭセル、１２…ロウデコーダ、１３、１３Ａ、１３Ｂ…電源線／ワード線制御回路、１４…第１の駆動回路、１５…第２の駆動回路、１６…第１の検知回路、１７…第２の検知回路、ＷＬ…ワード線、ＰＬ…電源線、ＢＬ、／ＢＬ…ビット線。

Claims

行列状に配置された複数のＳＲＡＭセルと、
各行に配置された前記複数のＳＲＡＭセルに対して共通に接続されたワード線と、
各行に配置された前記複数のＳＲＡＭセルに対して共通に接続され、これら複数のＳＲＡＭセルに電源電圧を供給する電源線と、
前記複数のＳＲＡＭセルを各行毎にアクセスする際は、前記電源線の電圧を上昇させ、電源線の電圧が全ての位置において第１の電圧に達した後に、前記ワード線の活性化を開始し、アクセス状態から非アクセス状態にする際は、前記ワード線を非活性化し、ワード線の電圧が全ての位置において非活性状態に対応した電圧に変化した後に、前記電源線の電圧を前記第１の電圧よりも低い第２の電圧に変化させる電源線／ワード線制御回路
とを具備したことを特徴する半導体記憶装置。
前記第２の電圧は0Ｖよりも高い電圧である請求項１記載の半導体記憶装置。
前記ワード線の活性化電圧は、前記第２の電圧と等しい電圧である請求項１記載の半導体記憶装置。
前記電源線／ワード線制御回路は、
前記電源線の一端に接続され、前記複数のＳＲＡＭセルを各行毎にアクセスするための制御信号が供給され、前記制御信号が活性化された後に前記第１の電圧を前記電源線の一端に出力する第１の駆動回路と、
前記電源線の他端に接続され、前記電源線の他端の電圧が前記第１の電圧に達したことを検知する第１の検知回路と、
前記ワード線の一端に接続され、前記制御信号が活性化され、かつ前記第１の検知回路で前記電源線の他端が前記第１の電圧に達したことが検知された後に、ワード線の活性状態に対応した電圧を前記ワード線の一端に出力すると共に、前記制御信号が非活性化された後はワード線の非活性状態に対応した電圧を前記ワード線の一端に出力する第２の駆動回路と、
前記ワード線の他端に接続され、前記ワード線の他端の電圧がワード線の非活性状態に対応した電圧に達したことを検知する第２の検知回路とを有し、
前記第１の駆動回路は、前記第２の検知回路で前記ワード線の他端の電圧がワード線の非活性状態に対応した電圧に達したことが検知された後に、前記第２の電圧を前記電源線の一端に出力することを特徴とする請求項１記載の半導体記憶装置。
前記第１の駆動回路は、前記第１の電圧の供給ノードと前記電源線の一端との間に電流通路が接続されゲートに前記制御信号が入力されるＰＭＯＳ型の第１のトランジスタと、前記電源線と前記第２の電圧の供給ノードとの間に電流通路が挿入されゲートに前記制御信号が入力されるＮＭＯＳ型の第２のトランジスタと、前記電源線と前記第２の電圧の供給ノードとの間で前記第２のトランジスタの電流通路に対して電流通路が直列に接続されゲートに前記第２の検知回路の検知信号が入力されるＮＭＯＳ型の第３のトランジスタとを有し、
前記第１の検知回路は、前記第１の電圧の供給ノードと前記第２の電圧の供給ノードとの間に電流通路が直列に接続されゲートが前記電源線の他端に接続されたＰＭＯＳ型の第４のトランジスタ及びＮＭＯＳ型の第５のトランジスタを有し、前記第４及び第５のトランジスタの直列接続ノードから検知信号を出力し、
前記第２の駆動回路は、前記第１の電圧の供給ノードと前記ワード線の一端との間に電流通路が挿入されゲートに前記第１の検知回路の検知信号が入力されるＰＭＯＳ型の第６のトランジスタと、前記第１の電圧の供給ノードと前記ワード線の一端との間で前記第６のトランジスタの電流通路に対して電流通路が直列に接続されゲートに前記制御信号が入力されるＰＭＯＳ型の第７のトランジスタと、前記ワード線の一端と接地電圧の供給ノードとの間に電流通路が接続されゲートに前記制御信号が入力されるＮＭＯＳ型の第８のトランジスタとを有し、
前記第２の検知回路は、前記第１の電圧の供給ノードと接地電圧の供給ノードとの間に電流通路が直列に接続されゲートが前記ワード線の他端に接続されたＰＭＯＳ型の第９のトランジスタ及びＮＭＯＳ型の第１０のトランジスタを有し、前記第９及び第１０のトランジスタの直列接続ノードから検知信号を出力することを特徴とする請求項４記載の半導体記憶装置。