KR101002565B1

KR101002565B1 - 메모리 어레이들에 대한 동적 워드라인 드라이버 및 디코더

Info

Publication number: KR101002565B1
Application number: KR1020097009648A
Authority: KR
Inventors: 젠트성 린
Original assignee: 콸콤 인코포레이티드
Priority date: 2006-10-10
Filing date: 2007-10-10
Publication date: 2010-12-17
Also published as: JP5631906B2; US20080084778A1; CN101523501B; US7693002B2; EP2076904B1; WO2008045966A2; TW200832441A; WO2008045966A3; KR20090074798A; EP2076904A2; JP2012123900A; JP2010506346A; CN101523501A; JP5362575B2

Abstract

특정한 예시적인 실시예에서, 제 1 로직 및 제 2 로직을 포함하는 회로 디바이스가 개시된다. 제 1 로직은 클록 신호 및 메모리 어레이의 메모리 어드레스의 제 1 부분을 수신하고, 상기 메모리 어드레스의 제 1 부분을 디코딩하며, 상기 클록 신호를 상기 메모리 어레이와 관련된 워드라인 드라이버들의 선택된 그룹에 선택적으로 인가한다. 제 2 로직은 상기 메모리 어드레스의 제 2 부분을 디코딩하며, 상기 워드라인 드라이버들의 선택된 그룹의 특정 워드라인 드라이버를 상기 메모리 어드레스의 제 2 부분에 따라 선택적으로 활성화한다.

Description

메모리 어레이들에 대한 동적 워드라인 드라이버 및 디코더{DYNAMIC WORD LINE DRIVERS AND DECODERS FOR MEMORY ARRAYS}

본 개시는 일반적으로 메모리 어레이들에 관한 것으로, 보다 구체적으로는 메모리 어레이들에 대한 동적 워드라인 드라이버 및 디코더에 관한 것이다.

일반적으로, 종래의 동적/정적 회로 구조를 갖는 메모리 시스템들은 클록에 큰 부하를 걸 수 있다. 예를 들어, 다수의 워드라인 드라이버를 갖는 메모리 구조에서, 단일 클록이 다수의 드라이버 및 다수의 어드레스 디코더를 구동하여, 클록에 큰 전기 부하를 걸 수 있다.

추가로, 각 워드라인 드라이버는 자신의 디코딩된 어드레스 입력을 가질 수 있으며, 이는 디코더에 큰 부하를 걸 수 있고 회로 기판의 넓은 면적을 이용할 수 있어 복잡도 및 전력 소비를 증가시킬 수 있다. 더욱이, 다수의 워드라인 드라이버에 클록 신호가 제공될 때, 워드라인 드라이버 출력들 간의 용량성 잡음 결합이 추가적인 설계 복잡도를 유발할 수 있다. 따라서 개선된 워드라인 드라이버들에 대한 필요성이 있다.

다른 특정 실시예에서, 메모리 어레이의 특정 워드라인을 선택하는 방법이 개시된다. 상기 방법은 상기 메모리 어레이의 메모리 어드레스의 제 1 부분을 기초로 클록 신호를 다수의 워드라인 드라이버들의 선택된 그룹에 선택적으로 제공하는 단계를 포함한다. 각 워드라인 드라이버는 상기 메모리 어레이의 워드라인과 관련된다. 상기 방법은 또한 상기 워드라인 드라이버들의 선택된 그룹의 특정 워드라인 드라이버를 상기 메모리 어드레스의 제 2 부분에 따라 활성화하는 단계를 포함한다.

다른 특정 실시예에서, 집적 회로는 기판 및 다수의 회로 디바이스들을 포함한다. 상기 회로 디바이스들은 용량성 결합 잡음을 줄이도록 기판에 배치된다. 다수의 회로 디바이스들은 트랜지스터들의 제 1 쌍 및 제 1 워드라인 출력을 갖는 제 1 워드라인 드라이버와 트랜지스터들의 제 2 쌍 및 제 2 워드라인 출력을 갖는 제 2 워드라인 드라이버를 포함한다. 상기 제 1 및 제 2 워드라인 드라이버는 상기 기판에 단일 행으로 배치된다. 제 1 와이어 트레이스(trace)가 상기 트랜지스터들의 제 1 쌍을 상기 제 1 워드라인 출력에 연결한다. 제 2 와이어 트레이스가 상기 트랜지스터들의 제 2 쌍을 상기 제 2 워드라인 출력에 연결한다. 상기 제 1 와이어 트레이스 및 상기 제 2 와이어 트레이스는 실질적으로 평행하다. 이 실시예의 이점은 레이아웃이 증가한 용량성 잡음 결합 면역성을 제공한다는 점이다.

회로 디바이스의 특정 예시적인 실시예의 하나의 특정 이점은 클록으로부터 특정 워드라인으로의 타이밍 지연이 감소한다는 점이다. 회로 디바이스의 특정 예시적인 실시예의 또 다른 특정 이점은 클록 드라이버의 정전용량 부하 또한 감소할 수 있다는 점이다. 특정 예시적인 실시예의 다른 특정 이점은 클록 신호를 선택적으로 인가하기 위한 다수의 조건부 클록의 사용이 전력 소비를 줄인다는 점이다. 특정 실시예에서, 클록 전력 소비는 단일 클록 시스템에 의해 소비되는 전력의 1/4로 감소할 수 있다(예를 들어, 클록 생성기의 전력 소비는 75% 감소할 수 있다). 이러한 전력 소비의 감소는 다른 프로세스들에 사용하기 위해 그리고/또는 배터리와 같은 전원의 작동 수명을 연장하도록 전력이 보존된다는 점에서 추가 이점을 제공한다.

특정 예시적인 실시예의 또 다른 특정 이점은 다수의 워드라인 디코더들 사이에 공통 어드레스 신호를 공유함으로써 실현될 수 있으며, 이는 전력 소비를 감소시키고 레이아웃 면적을 보존한다. 특정 실시예에서, 4개의 워드라인 드라이버가 공통 어드레스 신호를 공유할 수 있으며, 이는 속도의 감소 없이 디코더들의 트랜지스터 게이트 부하를 감소시킨다.

본 개시의 다른 형태들, 이점들과 특징들은 다음 섹션들: 도면의 간단한 설명, 실시예 및 청구범위를 포함하는 전체 명세서의 검토 후 명백해질 것이다.

여기서 설명하는 실시예들의 형태들과 수반하는 이점들은 첨부 도면과 함께 다음의 상세한 설명을 참조로 보다 쉽게 명백해질 것이다.

도 1은 메모리 어레이와 관련된 워드라인 드라이버들의 다수의 그룹을 포함하는 워드라인 드라이버 시스템의 특정한 예시적인 실시예의 블록도이다.

도 2는 도 1의 메모리 어레이와 같은 메모리 어레이의 일부의 특정한 예시적인 실시예의 회로도이다.

도 3은 도 1의 워드라인 드라이버들의 다수의 그룹 중 선택된 그룹의 워드라인 드라이버들과 같은 워드라인 드라이버들의 그룹의 특정한 예시적인 실시예의 회로도이다.

도 4는 도 3의 워드라인 드라이버들의 그룹과 같은 워드라인 드라이버들의 그룹을 포함하는 회로 기판상의 레이아웃의 특정한 예시적인 실시예의 블록도이다.

도 5는 도 4의 워드라인 드라이버들의 그룹과 같은 워드라인 드라이버들의 그룹의 워드라인을 선택적으로 활성화하는 방법의 특정한 예시적인 실시예의 흐름도이다.

도 1은 메모리 어레이(102)와 관련된 워드라인 드라이버들의 그룹들(104, 106)과 같이 한 세트의 워드라인 드라이버들을 포함하는 워드라인 드라이버 시스템(100)의 특정한 예시적인 실시예의 블록도이다. 시스템(100)은 (도시하지 않은) 워드라인 드라이버들의 추가 세트들을 포함할 수도 있다. 워드라인 드라이버들의 각 세트는 64개의 대응하는 워드라인 드라이버를 사용하여 (0부터 63까지 번호가 매겨진) 워드라인들을 64개까지 제어할 수 있다. 64개의 워드라인과 대응하는 워드라인 드라이버들의 세트는 워드라인 드라이버들의 그룹들(104, 106)과 같이 워드라인 드라이버들의 그룹들로 분할될 수 있다. 특정 실시예에서, 워드라인 드라이버들의 그룹(104)은 0에서 3가지의 워드라인들(132)(WL<0>, WL<1>, WL<2>, WL<3>)과 같은 워드라인들을 구동할 수 있고, 워드라인 드라이버들의 그룹(106)은 60에서 63까지의 워드라인들(134)(WL<60>, WL<61>, WL<62>, WL<63>)과 같은 워드라인들을 제어할 수 있다. 이 경우, 워드라인 드라이버들의 그룹들(104, 106) 각각은 4개의 워드라인을 제어하고, 워드라인 드라이버들의 세트는 16개의 그룹을 포함할 수 있다. 간결성을 위해, 워드라인 드라이버들의 예시적인 2개의 그룹(104, 106)만 도시하고, (4에서 59까지의 워드라인들을 제어하는 워드라인 드라이버들과 같이) 메모리 어레이(102)의 워드라인들과 관련된 다른 그룹들은 생략된다.

시스템(100)은 또한 4-16 비트 메모리 어드레스 디코더(108), 조건부 클록 생성기(110), 2-4 비트 메모리 어드레스 디코더(112), 어드레스 입력들(114, 116) 및 클록 입력(118)을 포함할 수 있다. 시스템(100)은 또한 부분적으로 디코딩된 어드레스 라인들(120, 122), 조건부 클록 출력들(124, 126, 128, 130) 및 워드라인 드라이버 출력들(132, 134)의 그룹을 포함할 수 있다. 조건부 클록 출력들(124, 126, 128, 130)은 워드라인 드라이버들의 그룹들(104, 106)의 입력들이기도 하다.

특정 실시예에서는, 메모리 어레이(102)에서 64개의 워드라인 중 하나를 지정하는 6 비트 메모리 어드레스가 수신된다. 2-4 비트 메모리 어드레스 디코 더(112)는 어드레스 입력(116)을 통해 (비트 0, 1과 같은) 6 비트 메모리 어드레스의 제 1 부분을 디코딩할 수 있고, 4-16 비트 메모리 어드레스 디코더(108)는 어드레스 입력(114)을 통해 (비트 2 내지 5와 같은) 6 비트 메모리 어드레스의 나머지(즉, 제 2 부분)를 디코딩할 수 있다. 2-4 비트 디코더(112)는 메모리 어드레스의 제 1 부분을 디코딩하여 디코딩된 부분을 조건부 클록 생성기(110)에 제공할 수 있다. 조건부 클록 생성기(110)는 클록 입력(118)을 통해 클록 신호를 수신하고 클록 신호를 클록 출력들(124, 126, 128, 130) 중 선택된 출력에 선택적으로 인가한다. 일반적으로, 각 클록 출력(124, 126, 128, 130)은 워드라인 드라이버들의 특정 그룹의 워드라인 드라이버들의 그룹들(104, 106) 각각에 연결된다. 특정 실시예에서, 조건부 클록 생성기(110)는 단일 클록으로부터 클록 출력들(124, 126, 128, 130)을 유도할 수 있다.

4-16 비트 메모리 어드레스 디코더(108)는 6 비트 메모리 어드레스의 나머지(예를 들어, 비트 2 내지 5)를 디코딩하고, 부분 어드레스 입력을 디코딩된 메모리 어드레스와 관련된 워드라인들에 인가한다. 예를 들어, 부분적으로 디코딩된 어드레스의 디코딩된 4 비트는 부분적으로 디코딩된 어드레스 라인(0)(120)에 인가되어 워드라인 드라이버들의 그룹(104)을 인에이블함으로써 4개의 워드라인(WL<0:3>)(132) 중 하나가 메모리 어레이(120)에 저장된 데이터에 액세스할 수 있게 한다.

일반적으로, 워드라인 드라이버들의 그룹(104)과 같은 워드라인 드라이버들의 각 그룹은 워드라인 드라이버들의 그룹(104)에 대한 부분적으로 디코딩된 어드 레스 라인(0)(120)과 같이 공통의 부분적으로 디코딩된 어드레스 입력을 공유하여 레이아웃 면적 사용량 및 레이아웃 복잡도를 감소시킬 수 있다. 추가로, 공통 어드레스 입력은 타이밍 지연을 유발하지 않으면서 입력 게이트 용량 부하를 감소시킨다. 일반적으로, 클록 출력들(124, 126, 128, 130)은 디바이스가 동적 평가 상태(예를 들어, 클록 신호가 적용되는 활성 평가 상태)인지 또는 (예를 들어, 전압 하이(high) 신호와 같은 정전압 레벨이 인가되는) 정적 프리차지(precharge) 상태인지를 결정한다. 한 번에 4개의 클록 출력(124, 126, 128, 130) 중 하나만 활성화할 수 있기 때문에, 워드라인 드라이버들의 그룹(104)의 4개의 워드라인 드라이버들 중 하나만 동적 평가 상태(예를 들어, 클록 신호가 존재함)이고 다른 3개는 그대로 (논리 하이 상태와 같은) 정적 프리차지 상태이다. 4-16 메모리 어드레스 디코더(108)가 0부터 3까지 한 세트의 워드라인(도 1에서 WL<O>, WL<1>, WL<2>, WL<3>)을 결정하기 위해 메모리 어드레스의 일부(예를 들어, 비트 2 내지 5)를 디코딩한다면, 4-16 메모리 어드레스 디코더(108)는 어드레스 라인(120)에 신호를 인가한다. 클록(124)과 같은 클록 출력의 동적 평가 상태는 메모리 어레이(120)의 워드라인 0(WL<0>)과 같은 워드라인 드라이버들의 그룹(104)의 특정 워드라인을 활성화한다. 일반적으로, 예를 들어 워드라인 드라이버들의 그룹(104)을 선택적으로 활성화하기 위해 클록 생성기(110)에 의한 2-4 디코더(112)의 디코딩된 출력과 4-16 비트 메모리 어드레스 디코더(108)의 디코딩된 출력이 논리 AND 연산을 통해 이용될 수 있다.

도 2는 도 1의 메모리 어레이(102)의 일부와 같은 메모리 어레이의 일 부(200)의 특정한 예시적인 실시예의 회로도이다. 메모리 어레이(102)의 일부(200)는 워드라인들(202, 204, 206, 208)과 비트라인들(210, 212)을 포함한다. 메모리 어레이(102)의 일부(200)는 워드라인(202)과 관련된 트랜지스터들(214, 216) 및 상호 연결된 인버터들(218, 220)을 더 포함한다. 추가로, 메모리 어레이(102)의 일부(200)는 워드라인(204)과 관련된 트랜지스터들(222, 224) 및 상호 연결된 인버터들(226, 228)을 포함할 수 있다. 메모리 어레이(102)의 일부(200)는 워드라인(206)과 관련된 트랜지스터들(230, 232) 및 상호 연결된 인버터들(234, 236)을 더 포함할 수 있다. 또한, 메모리 어레이(102)의 일부(200)는 워드라인(208)과 관련된 트랜지스터들(238, 240) 및 상호 연결된 인버터들(242, 244)을 포함한다. 특정 실시예에서, 워드라인들(202, 204, 206, 208)은 도 1의 워드라인 드라이버들의 그룹(104)의 워드라인(132)에 대응할 수 있다.

동작에서, 워드라인(202)과 같은 특정 워드라인이 충전될 때 다른 워드라인들(204, 206, 208)은 논리 로우(low) 레벨로 유지된다. 충전된 워드라인(202)은 트랜지스터들(214, 216)을 활성화하고, 이들은 비트라인들(210, 212)에 차동 전압을 인가한다. 차동 전압은 상호 연결된 인버터들(242, 244)에 의해 저장된 비트와 관련되며, 이는 비트 값을 저장하기 위한 데이터 래치로서 동작한다. (도시하지 않은) 감지 증폭기 또는 차동 증폭기가 비트라인들(210, 212)에 연결되어 차동 전압을 검출하고 워드라인(202)과 관련된 저장된 비트 값에 관한 값을 출력할 수 있다.

도 3은 도 1의 워드라인 드라이버들의 그룹(104)과 같은 워드라인 드라이버 들의 그룹의 특정한 예시적인 실시예의 회로도이다. 워드라인 드라이버들의 그룹(104)은 어드레스 입력(120), 클록 출력들(124, 126, 128, 130), 인버터(302), 공유 어드레스 라인(304) 및 워드라인 드라이버들(306, 308, 310, 312)을 포함한다.

워드라인 드라이버(306)는 제 1 트랜지스터(Mp0)(314), 제 2 트랜지스터(Mn0)(316)와, 데이터 라인(ddh0)(324)을 통해 제 1 및 제 2 트랜지스터(314, 316)에 연결되는 트랜지스터(320) 및 인버터를 포함하는 출력 드라이버(318)를 포함한다. 트랜지스터(320)는 디바이스 누설로부터 데이터를 유지한다. 인버터(322)는 워드라인(WL<0>)(202)에도 연결된다. 제 1 트랜지스터(314)는 전력 단자에 연결되는 제 1 단자(326), 클록(130)에 연결되는 제어 단자(328), 및 데이터 라인(ddh0)(324)에 연결되는 제 2 단자를 포함한다. 제 2 트랜지스터(316)는 데이터 라인(ddh0)(324)에 연결되는 제 1 단자, 클록(130)에 연결되는 제어 단자(330), 및 공유 어드레스 라인(304)에 연결되는 제 2 단자(332)를 포함한다.

워드라인 드라이버(308)는 제 1 트랜지스터(Mp1)(334), 제 2 트랜지스터(Mn1)(336)와, 디바이스 누설로부터 데이터를 유지하기 위한 트랜지스터(340) 및 데이터 라인(ddh1)(344)을 통해 제 1 및 제 2 트랜지스터(334, 336)에 연결되는 인버터(XWL1)(342)를 포함하는 출력 드라이버(338)를 포함한다. 인버터(342)는 워드라인(WL<1>)(204)에도 연결된다. 제 1 트랜지스터(334)는 전력 단자에 연결되는 제 1 단자(346), 클록(128)에 연결되는 제어 단자(348), 및 데이터 라인(ddh1)(344)에 연결되는 제 2 단자를 포함한다. 제 2 트랜지스터(336)는 데이터 라인(ddh1)(344)에 연결되는 제 1 단자, 클록(128)에 연결되는 제어 단자(350), 및 공유 어드레스 라인(304)에 연결되는 제 2 단자(352)를 포함한다.

워드라인 드라이버(310)는 제 1 트랜지스터(Mp2)(354), 제 2 트랜지스터(Mn2)(356)와, 디바이스 누설로부터 데이터를 유지하기 위한 트랜지스터(360) 및 데이터 라인(ddh2)(364)을 통해 제 1 및 제 2 트랜지스터(354, 356)에 연결되는 인버터(XWL2)(362)를 포함하는 출력 드라이버(358)를 포함한다. 인버터(362)는 워드라인(WL<2>)(206)에도 연결된다. 제 1 트랜지스터(354)는 전력 단자에 연결되는 제 1 단자(366), 클록(126)에 연결되는 제어 단자(368), 및 데이터 라인(ddh2)(364)에 연결되는 제 2 단자를 포함한다. 제 2 트랜지스터(356)는 데이터 라인(364)에 연결되는 제 1 단자, 클록(126)에 연결되는 제어 단자(370), 및 공유 어드레스 라인(304)에 연결되는 제 2 단자(372)를 포함한다.

워드라인 드라이버(312)는 제 1 트랜지스터(Mp3)(374), 제 2 트랜지스터(Mn3)(376)와, 디바이스 누설로부터 데이터를 유지하기 위한 트랜지스터(380) 및 데이터 라인(ddh3)(384)을 통해 제 1 및 제 2 트랜지스터(374, 376)에 연결되는 인버터(XWL3)(382)를 포함하는 출력 드라이버(378)를 포함한다. 인버터(382)는 워드라인(WL<3>)(208)에도 연결된다. 제 1 트랜지스터(374)는 전력 단자에 연결되는 제 1 단자(386), 클록(124)에 연결되는 제어 단자(388), 및 데이터 라인(ddh3)(384)에 연결되는 제 2 단자를 포함한다. 제 2 트랜지스터(376)는 데이터 라인(384)에 연결되는 제 1 단자, 클록(124)에 연결되는 제어 단자(390), 및 공유 어드레스 라인(304)에 연결되는 제 2 단자(392)를 포함한다.

특정 실시예에서, 어드레스 입력(120)을 통해 어드레스가 수신되고 인버터(302)에 의해 반전되어 공유 어드레스 입력(304)을 제공한다. 이전에 개시한 바와 같이, 도 1의 조건부 클록 생성기(110)와 같은 조건부 클록 생성기는 클록 출력(130)과 같은 선택된 클록 출력에 클록 신호를 인가한다. 클록 출력(130)에 인가되는 클록 신호는 워드라인 드라이버(306)를 선택적으로 활성화하여 선택된 워드라인(202)을 통해 (도 1의 메모리 어레이(102)와 같은) 메모리 어레이의 데이터에 액세스한다. 모든 워드라인 드라이버를 구동하는 것과 대조적으로, 선택된 클록 출력(130)에만 클록 신호를 인가함으로써, 클록이 워드라인 드라이버들의 그룹의 단일 라인만을 구동하기 때문에 전력 소비가 감소한다. 특정 실시예에서, 임의의 소정 시간에 4개의 클록 출력(124, 126, 128, 130) 중 하나만 활성화되기 때문에, 클록에 의해 소비되는 전력은 단일 클록 시스템에 비해 70% 감소할 수 있다.

다수의 워드라인 드라이버(디코더)(306, 308, 310, 312) 사이에 공통 어드레스(304)를 공유함으로써, 전체 워드라인 드라이버 회로의 전력 소비가 감소할 수 있다. 추가로, 워드라인 드라이버들의 레이아웃 면적 및 회로 설계의 레이아웃 복잡도가 감소할 수 있다. 또한, 공유 어드레스 입력은 회로의 성능을 떨어뜨리지 않으면서 워드라인 드라이버들(디코더들)(306, 308, 310, 312)의 트랜지스터 게이트 부하(예를 들어, 제어 단자들(328, 330, 348, 350, 368, 370, 388, 390))를 감소시킨다.

특정한 예시적인 실시예에서, 도 1의 조건부 클록 생성기(110)와 같은 조건부 클록 생성기는 클록 출력(126)과 같은 선택된 클록 출력에 클록 신호를 인가한 다. 다른 클록들(124, 128, 130)은 접지 전압 레벨로 유지될 수 있다. 트랜지스터들(314, 334, 374)은 p-채널 트랜지스터이고, 이들은 논리 로우 신호에 의해 활성화된다. 따라서 클록들(124, 128, 130)이 논리 로우 레벨일 때, p-채널 트랜지스터들(314, 334, 374)이 활성화하고 데이터 라인들(324, 344, 384)이 논리 하이 레벨이 되어, 인버터들(322, 362, 382)로 인해 워드라인들(202, 204, 208)에 논리 로우 전압이 걸린다.

클록(126)은 p-채널 트랜지스터(Mp2)(354)를 불활성화하고 n-채널 트랜지스터(Mn2)(356)를 활성화한다. 어드레스(120)는 인버터(302)에 의해 반전되어 어드레스 라인(304)에 인가되며, 이는 n-채널 트랜지스터(356)의 소스에 연결된다. 반전된 어드레스가 데이터 라인(ddh2)(364)에 나타나고 인버터(XWL2)(362)에 의해 또 반전되어, 어드레스(120)를 워드라인(WL<2>)(206)에 연결한다. 클록(126)은 원하는 워드라인(206)을 활성화하는 동시에, 다른 워드라인들(202, 204, 208)은 논리 로우 레벨로 유지되게 한다. 따라서 임의의 소정 시간에 원하는 워드라인(206)만 활성화된다. 도 1의 조건부 클록 생성기(110)와 같은 조건부 클록 생성기는 클록 신호를 4개의 클록들(124, 126, 128, 130) 중 하나에만 인가하여 전력 소비를 75% 감소시킨다.

일반적으로, 다른 조건부 클록 생성기 구현들이 사용될 수도 있다. 예를 들어, 특정 실시예에서는, 어드레스(120)의 3 비트 부분이 디코딩될 수 있고, 조건부 클록 생성기에 의해 인가되어 8개의 라인 중 하나에 클록 신호를 선택적으로 인가하여 전력 소비를 대략 87.5% 감소시킬 수 있다. 이와 같이 특정한 구성은 전력 소비의 추가 감소를 가능하게 할 수 있다.

도 4는 도 3의 워드라인 드라이버들(306, 308, 310, 312)과 같은 워드라인 드라이버들의 그룹을 포함하는 회로 기판의 회로 레이아웃(400)의 특정한 예시적인 실시예의 블록도이다. 일반적으로, 워드라인 드라이버들(306, 308, 310, 312)의 엘리먼트들은 기판상에 직사각형 영역들로 표시된다. 트랜지스터들 및 다른 회로 컴포넌트들이 이러한 영역들 내에 형성될 수도 있고 도 2의 워드라인들(202, 208) 사이의 높이와 같은 메모리 셀의 높이에 매치하는 크기로 만들어질 수도 있는 것으로 이해해야 한다. 설명을 위해, 상기 영역들은 특정 영역 내에 형성될 수 있는 도 3의 특정 회로 컴포넌트들로 식별된다.

회로 레이아웃(400)은 도 3의 워드라인 드라이버(306)의 제 1 트랜지스터(Mp0)(314), 제 2 트랜지스터(Mn0)(316) 및 출력 드라이버(XWL0)(318)를 포함한다. 회로 레이아웃(400)은 또한 도 3의 워드라인 드라이버(308)의 제 1 트랜지스터(Mp1)(334), 제 2 트랜지스터(Mn1)(336) 및 출력 드라이버(XWL1)(338)를 포함한다. 회로 레이아웃(400)은 또한 도 3의 워드라인 드라이버(310)의 제 1 트랜지스터(Mp2)(354), 제 2 트랜지스터(Mn2)(356) 및 출력 드라이버(XWL2)(358)를 포함할 수 있다. 추가로, 회로 레이아웃(400)은 도 3의 워드라인 드라이버(312)의 제 1 트랜지스터(Mp3)(374), 제 2 트랜지스터(Mn3)(376) 및 출력 드라이버(XWL3)(378)를 포함할 수 있다.

일반적으로, 제 1 행(402)은 트랜지스터(Mn0)(316), 트랜지스터(Mn1)(336), 트랜지스터(Mp0)(314), 트랜지스터(Mp1)(334), 출력 드라이버(XWL0)(318) 및 출력 드라이버(XWL1)(338)를 포함한다. 제 2 행(404)은 트랜지스터(Mn2)(356), 트랜지스터(Mn3)(376), 트랜지스터(Mp2)(354), 트랜지스터(Mp3)(374), 출력 드라이버(XWL2)(358) 및 출력 드라이버(XWL3)(378)를 포함한다. 제 1 행(402)과 제 2 행(404)은 실질적으로 평행하다.

추가로, 라인(ddh0)(324), 라인(ddh1)(344), 라인(ddh2)(364) 및 라인(ddh3)(384)은 실질적으로 서로 평행하다. 출력 드라이버(XWL0)(318)는 제 1 영역(N)(406) 및 제 2 영역(P)(408)을 포함할 수 있다. 출력 드라이버(XWL1)(338)는 제 1 영역(P)(410) 및 제 2 영역(N)(412)을 포함할 수 있다. 출력 드라이버(XWL2)(358)는 제 1 영역(N)(414) 및 제 2 영역(P)(416)을 포함할 수 있다. 출력 드라이버(XWL3)(378)는 제 1 영역(P)(418) 및 제 2 영역(N)(420)을 포함할 수 있다. 일반적으로, 상기 영역들(408, 410, 416, 418)은 도 3의 풀업(pull up) 트랜지스터들(320, 340, 360, 380)과 같은 트랜지스터를 형성하는데 이용될 수 있다. 상기 영역들(406, 412, 414, 420)은 영역들(408, 410, 416, 418)과 협력하여 도 3의 인버터들(322, 342, 362, 382)을 형성할 수 있다.

도시한 바와 같이 기판상에 워드라인 드라이버들(306, 308, 310, 312)의 레이아웃(400)을 배치함으로써, 구조의 용량성 잡음 결합 면역성이 개선된다. 특히, 워드라인 드라이버들 각각에 동일한 클록 신호가 인가된다면, 임의의 와이어 트레이스들(324, 344, 364, 384) 및 대응하는 회로 디바이스들이 활성화될 수 있다. 이러한 경우, 와이어 트레이스들 간에 바람직하지 않은 교차 결합이 있을 수 있어, 하나의 트레이스에 인가되는 신호가 와이어 트레이스들 간의 용량성 결합에 의해 발생하는 유도 함수 에러 및 전력 손실을 겪을 수 있다. 그러나 도 1의 조건부 클록(110)과 같은 조건부 클록은 임의의 소정 시간에 단 하나의 와이어 트레이스 및 하나의 대응하는 구조 세트를 활성화한다. 트레이스들로의 신호 인가의 배타적 특성은 임의의 소정 시간에 4개의 워드라인 드라이버(306, 308, 310, 312) 중 단 하나가 동적 평가 상태가 되게 하고, 다른 워드라인 드라이버들은 정적 "프리차지" 상태가 되게 한다. 특정 구성은 데이터 라인(ddh1)(334) 근처에 워드라인 출력(202)과 데이터 라인(ddh0)(314)을 배치한다. 데이터 라인(ddh0)(314)과 그 관련 워드라인 출력(202)은 서로에 대해 반전된다. 따라서 데이터 라인(ddh0)(314)에 인가되는 전압은 워드라인(202)에서 반전된다. 데이터 라인(ddh1)(334)은 통상적으로 데이터 라인(ddh0)(314)과의 용량성 결합을 겪을 수 있으며, 그 결과 데이터 에러 및 전력 손실이 발생하는 한편, 데이터 라인(ddh0)(314) 및 관련 워드라인(202)의 반대 전압은 예를 들어 인접한 데이터 라인(ddh1)(334)에 대한 용량성 영향들의 대항, 데이터 라인들(ddh0, ddh1)(314, 334) 간의 용량성 잡음 결합의 제거에 적용된다. 특정 구성은 일반적으로 용량성 잡음 결합을 감소시킨다.

예를 들어, 도 3의 클록 출력(130)에 클록 신호가 선택적으로 인가된다면, 라인(ddh0)(324)은 동적 평가 상태이다. 라인(와이어 트레이스)(ddh1)(344), 라인(ddh2)(364) 및 라인(ddh3)(384)은 정적 프리차지 상태이다. 라인(ddh1)(344)이 라인(ddh0)(324)에 가장 가까우므로 라인(ddh0)(324) 및 워드라인(WL<0>)(202)은 라인(ddh1)(344)에 관한 공격자들일 수 있다. 라인(ddh0)(324)에 대한 전압이 감소하고 있을 때, 워드라인(WL<0>)(202)은 상승하고 있다. 워드라인(202)에서 상승 하고 있는 전압은 라인(ddh1)(344)과 교차 결합하여, 라인(ddh1)(344)과 라인(ddh0) 간의 결합을 상쇄 또는 제거하는데 도움을 준다. 라인들(ddh1, ddh2, ddh3)(344, 364, 384)은 각각 트랜지스터(Mp1, Mp2, Mp3)(334, 354, 374)에 의해 정적으로 유지된다. 워드라인들(WL<1>, WL<2>, WL<3>)(204, 206, 208)은 각각 라인(ddh1, ddh2, ddh3)(344, 364, 384)에 대해 정적으로 반전된다. 이와 같이 레이아웃(400)은 워드라인 드라이버들(306, 308, 310, 312) 간의 용량성 잡음 결합을 감소시킴으로써 회로 설계의 견고성에 기여한다.

아래 표 1은 용량성 잡음 면역성을 향상시키는 데이터 라인들(ddh0, ddh1, ddh2, ddh3)(324, 344, 364, 384) 간의 관계를 나타낸다. 표 1

동적 노드들	상황	공격자	주:
데이터 라인 (ddh0)(324)	clk<0>(130) = 활성; 동적 평가 상태	적용할 수 없음
데이터 라인 (ddh1)(344)	clk<1>(128) = 0; 정적 프리차지 상태	데이터 라인(ddh0)(324)이 하강하고 있을 때, 워드라인(WL<0>(202))은 상승하고 있다.	데이터 라인(ddh1)은 클록된 p-채널 트랜지스터(Mp1)(334)에 의해 정적으로 유지된다. 상승하는 워드라인(WL<0>)(202)의 오버랩은 (ddh0)(324) 하강으로부터의 용량성 결합에 저항할 때 데이터 라인(ddh1)(344)을 보조한다.
데이터 라인 (ddh2)(364)	clk<2>(126) = 0; 정적 프리차지 상태	무	데이터 라인(ddh2)은 클록된 p-채널 트랜지스터(Mp2)(354)에 의해 정적으로 유지된다.
데이터 라인 (ddh3)(384)	clk<3>(124) = 0; 정적 프리차지 상태	무	데이터 라인(ddh3)은 클록된 p-채널 트랜지스터(Mp3)(374)에 의해 정적으로 유지된다.

도 4에서, 데이터 라인(ddh0)(324) 및 워드라인(WL<0>)(202)은 데이터 라인(ddh1)(344)에 인접하지만, 다른 데이터 라인들(ddh2, ddh3)(364, 384)에는 인접하지 않다. 따라서 데이터 라인(ddh1)(344)만 데이터 라인(ddh0)(324)과의 용량성 결합에 영향을 받을 수 있다. 아래 표 2는 동적 평가 상태인 데이터 라인에 2개 이상의 데이터 라인이 인접할 때 용량성 잡음 면역성을 향상시키는 데이터 라인들(ddh0, ddh1, ddh2, ddh3)(324, 344, 364, 384) 간의 관계를 나타낸다. 표 2

동적 노드들	상황	공격자	주:
데이터 라인 (ddh0)(324)	clk<0>(130) = 0; 정적 프리차지 상태	데이터 라인(ddh1)(344)이 하강하고 있을 때, 워드라인(WL<1>(204))은 상승하고 있다.	데이터 라인(ddh0)은 클록된 p-채널 트랜지스터(Mp0)(314)에 의해 정적으로 유지된다. 상승하는 워드라인(WL<1>)(204)의 오버랩은 (ddh1)(344) 하강으로부터의 용량성 결합에 저항할 때 데이터 라인(ddh0)(324)을 보조한다.
데이터 라인 (ddh1)(344)	clk<1>(128) = 활성; 동적 평가 상태	적용할 수 없음
데이터 라인 (ddh2)(364)	clk<2>(126) = 0; 정적 프리차지 상태	데이터 라인(ddh1)(344)이 하강하고 있을 때, 워드라인(WL<1>(204))은 상승하고 있다.	데이터 라인(ddh2)은 클록된 p-채널 트랜지스터(Mp2)(354)에 의해 정적으로 유지된다. 상승하는 워드라인(WL<1>)(204)의 오버랩은 (ddh1)(344) 하강으로부터의 용량성 결합에 저항할 때 데이터 라인(ddh2)(364)을 보조한다.
데이터 라인 (ddh3)(384)	clk<3>(124) = 0; 정적 프리차지 상태	무	데이터 라인(ddh3)은 클록된 p-채널 트랜지스터(Mp3)(374)에 의해 정적으로 유지된다.

일반적으로, 용량성 결합을 감소시키는 데 있어 데이터 라인들(ddh1, ddh3)(344, 384)은 워드라인(WL<2>)(206)의 출력에 의해 보조되고 데이터 라인들(ddh0, ddh2)(324, 364)은 워드라인(WL<1>)(204)의 출력에 의해 보조된다. 표 1에 나타낸 것과 같이, 워드라인(202)의 출력값 또는 전압은 관련 데이터 라인(ddh0)(324)에 대해 반전되고, 인접한 데이터 라인(ddh1)(344)은 감소한 용량성 잡음 결합을 겪는다. 도 5는 도 4의 워드라인 드라이버들의 그룹과 같은 워드라인 드라이버들의 그룹의 워드라인을 선택적으로 활성화하는 방법의 특정 예시적인 실시예의 흐름도이다. 500에서, 메모리 어레이의 워드라인 드라이버에서 부분적으로 디코딩된 메모리 어드레스가 수신된다. 502에서, 메모리 어레이의 메모리 어드레스의 제 1 부분을 기초로 워드라인 드라이버들의 선택된 그룹에 클록 신호가 선택적으로 제공되며, 여기서 다수의 워드라인 드라이버의 각 워드라인 드라이버는 메모리 어레이의 워드라인과 관련된다. 504에서, 메모리 어드레스의 제 2 부분에 따라 워드라인 드라이버들의 선택된 그룹의 특정 워드라인 드라이버가 활성화된다. 506에서, 워드라인 드라이버들의 선택된 그룹의 다른 워드라인 드라이버들은 비활성 프리차지 상태로 유지된다.

특정 실시예에서, 메모리 어드레스는 6개의 어드레스 비트를 포함한다. 예를 들어, 메모리 어드레스의 제 1 부분은 2 비트를 포함할 수 있고, 메모리 어드레스의 제 2 부분은 나머지 4 비트를 포함할 수 있다. 도 1의 2-4 비트 디코더(112)와 같은 2-4 비트 디코더가 어드레스의 제 1 부분을 디코딩하고, 디코딩된 제 1 부분을 도 1의 조건부 클록 생성기(110)와 같은 조건부 클록 생성기에 제공할 수 있다. 조건부 클록 생성기는 도 1의 클록 입력(118)과 같은 클록 입력을 수신할 수 있고, 도 1 및 도 3의 클록들(124, 126, 128 130) 중 하나와 같은 선택된 클록에 클록 신호를 선택적으로 인가할 수 있다. 조건부 클록 생성기는 선택되지 않은 클록들에 0 전압, 논리 로우 또는 접지 전압 신호를 인가할 수 있다.

선택된 클록은 도 3의 워드라인 드라이버들(306, 308, 310, 312)과 같은 워 드라인 드라이버를 활성화하여 (도 2 및 도 3의 워드라인들(202, 204, 206, 208)과 같은) 관련 워드라인에 (도 3의 어드레스(120)와 같은 어드레스 입력을 제공할 수 있다.

특정 실시예에서, (도 1의 클록 입력(118)과 같은) 클록 신호를 수신하는 단계, 및 메모리 어드레스의 디코딩된 제 1 부분에 따라(예를 들어, 도 1의 2-4 비트 디코더(112)와 같은 2-4 비트 디코더를 사용하여, 예를 들어 메모리 어드레스의 적어도 2 비트에 따라) 클록 신호를 (도 1 및 도 3의 클록들(124, 126, 128, 130)과 같은) 다수의 클록 또는 클록 출력 중 하나에 선택적으로 인가하는 단계를 포함할 수 있는 방법이 개시된다. 다른 특정 실시예에서, 상기 방법은 (도 1의 조건부 클록 생성기(110)와 같은) 조건부 클록 생성기를 사용하여 메모리 어드레스의 디코딩된 제 1 부분에 따라 (도 1의 클록들(124, 126, 128, 130)과 같은) 클록 출력을 결정하는 단계를 포함할 수 있다. 다른 특정한 예시적인 실시예에서, (워드라인 드라이버들(306, 308, 310, 312)과 같은) 워드라인 드라이버들의 선택된 그룹은 메모리 어드레스의 제 2 부분을 수신하기 위한 공유 어드레스 입력(예를 들어, 도 1의 어드레스 입력(120)이나 어드레스 입력(122) 또는 도 3의 어드레스 입력(304))을 포함한다.

본원에 개시된 실시예들과 관련하여 설명한 다양한 예시적인 논리 블록, 구성, 모듈, 회로 및 알고리즘 단계들은 전자 하드웨어, 컴퓨터 소프트웨어, 또는 이 둘의 조합으로 구현될 수 있다. 이러한 하드웨어와 소프트웨어의 호환성을 명확히 설명하기 위해, 각종 예시적인 컴포넌트, 블록, 구성, 모듈, 회로 및 단계들은 일 반적으로 그 기능과 관련하여 상술하였다. 이러한 기능이 하드웨어로 구현되는지 소프트웨어로 구현되는지는 전체 시스템에 부과된 특정 애플리케이션 및 설계 제약에 좌우된다. 당업자들은 설명한 기능을 특정 애플리케이션마다 다른 방식으로 구현할 수도 있지만, 이러한 구현 결정은 본 개시의 범위를 벗어나는 것으로 해석되지 않아야 한다.

개시된 실시예들의 상기 설명은 당업자들이 본 개시를 제작 또는 사용할 수 있도록 제공된다. 이와 같이 개시된 실시예에 대한 다양한 변형이 당업자들에게 쉽게 명백할 것이며, 본원에 정의된 일반 원리들은 개시의 진의 또는 범위를 벗어나지 않고 다른 실시예들에 적용될 수 있다. 따라서 본 개시는 본원에 나타낸 실시예들로 한정되는 것이 아니라 다음 청구범위에 의해 정의되는 것과 같은 원리들 및 신규한 특징들에 부합하는 가장 넓은 범위에 따르는 것이다.

Claims

회로 디바이스로서,

클록 신호 및 메모리 어레이의 메모리 어드레스의 제 1 부분을 수신하고, 상기 메모리 어드레스의 제 1 부분을 디코딩하며, 상기 클록 신호를 상기 메모리 어레이와 관련된 다수의 워드라인 드라이버들의 선택된 그룹과 관련된 다수의 클록 출력들 중 선택된 클록 출력에 인가하는 제 1 로직; 및

상기 메모리 어드레스의 제 2 부분을 디코딩하며, 상기 워드라인 드라이버들의 선택된 그룹의 특정 워드라인 드라이버를 상기 메모리 어드레스의 제 2 부분에 따라 선택적으로 활성화하는 제 2 로직을 포함하는, 회로 디바이스.
제 1 항에 있어서,

상기 제 1 로직은 상기 클록 신호를 수신하고 상기 클록 신호를 상기 선택된 클록 출력에 선택적으로 인가하는 조건부 클록 생성기를 포함하는, 회로 디바이스.
제 2 항에 있어서,

상기 조건부 클록 생성기는 상기 메모리 어드레스의 제 1 부분에 따라 상기 클록 신호를 상기 선택된 클록 출력에 선택적으로 인가하는, 회로 디바이스.
제 1 항에 있어서,

상기 제 1 로직은 상기 메모리 어드레스의 제 1 부분을 결정하기 위해 적어도 2개의 어드레스 비트들을 디코딩하는 디코더를 포함하는, 회로 디바이스.
제 1 항에 있어서,

상기 제 1 로직은 4개의 조건부 클록 출력들을 생성하며, 한번에 상기 4개의 조건부 클록 출력들 중 하나의 조건부 클록 출력이 활성화되고, 상기 제 1 로직은 상기 하나의 조건부 클록 출력을 상기 선택된 클록 출력으로서 인가하는, 회로 디바이스.
제 1 항에 있어서,

상기 워드라인 드라이버들의 선택된 그룹은 4개의 워드라인 드라이버들을 포함하며, 상기 4개의 워드라인 드라이버들 각각은 상기 메모리 어레이의 각각의 워드라인과 관련되고, 상기 4개의 워드라인 드라이버들은 공통 어드레스 입력을 공유하는, 회로 디바이스.
메모리 어레이의 특정 워드라인을 선택하는 방법으로서,

상기 메모리 어레이의 메모리 어드레스의 제 1 부분을 기초로 클록 신호를 다수의 워드라인 드라이버들의 선택된 그룹에 선택적으로 제공하는 단계 - 상기 다수의 워드라인 드라이버들 각각은 상기 메모리 어레이의 워드라인과 관련됨 -; 및

상기 워드라인 드라이버들의 선택된 그룹의 특정 워드라인 드라이버를 상기 메모리 어드레스의 제 2 부분에 따라 활성화하는 단계를 포함하는, 워드라인 선택 방법.
제 7 항에 있어서,

클록 신호를 수신하는 단계; 및

상기 메모리 어드레스의 제 1 부분에 따라 상기 클록 신호를 다수의 클록 출력들 중 하나에 선택적으로 인가하는 단계를 더 포함하는, 워드라인 선택 방법.
제 7 항에 있어서,

조건부 클록 생성기를 사용하여 상기 메모리 어드레스의 제 1 부분에 따라 클록 출력을 결정하는 단계를 더 포함하는, 워드라인 선택 방법.
제 7 항에 있어서,

상기 워드라인 드라이버들의 선택된 그룹의 각 워드라인 드라이버는 상기 메모리 어드레스의 제 2 부분을 수신하기 위한 공유 어드레스 입력을 갖는, 워드라인 선택 방법.
회로 디바이스로서,

메모리 어레이의 메모리 어드레스의 제 1 부분을 기초로 클록 신호를 다수의 워드라인 드라이버들의 선택된 그룹에 선택적으로 제공하는 수단; 및

상기 워드라인 드라이버들의 선택된 그룹의 특정 워드라인 드라이버를 상기 메모리 어드레스의 제 2 부분에 따라 활성화하는 수단을 포함하는, 회로 디바이스.
제 11 항에 있어서,

상기 워드라인 드라이버들 각각은 상기 메모리 어레이의 워드라인과 관련되는, 회로 디바이스.
제 12 항에 있어서,

상기 메모리 어드레스의 제 1 부분을 수신하기 위한 어드레스 입력 및 클록 신호를 수신하기 위한 클록 입력을 포함하며, 상기 메모리 어드레스의 제 1 부분에 따라 상기 클록 신호를 다수의 클록 출력들 중 하나에 선택적으로 인가하는 조건부 클록 생성기를 더 포함하는, 회로 디바이스.
제 12 항에 있어서,

상기 메모리 어드레스의 제 2 부분을 결정하기 위해 상기 메모리 어드레스를 디코딩하고 상기 메모리 어드레스의 제 2 부분을 공유 어드레스 라인에 인가하는 디코더를 더 포함하는, 회로 디바이스.
제 12 항에 있어서,

상기 회로 디바이스는 집적 회로를 포함하는, 회로 디바이스.
제 15 항에 있어서,

상기 집적 회로는 상기 메모리 어레이를 포함하는, 회로 디바이스.
회로 디바이스로서,

워드라인 드라이버들의 그룹 - 상기 워드라인 드라이버들 각각은 제어 단자, 어드레스 단자 및 출력 단자를 포함하고, 상기 출력 단자는 메모리 어레이의 워드라인에 연결됨 -;

메모리 어드레스를 수신하기 위한 입력을 포함하며, 상기 워드라인 드라이버들 각각의 어드레스 단자에 연결되는 반전된 출력을 포함하는 인버터; 및

상기 워드라인 드라이버들의 그룹의 각각의 워드라인 드라이버의 제어 단자에 각각 연결되는 다수의 클록 출력들을 포함하는, 회로 디바이스.
제 17 항에 있어서,

단일 클록으로부터 상기 다수의 클록 출력들을 유도하기 위한 로직을 더 포함하는, 회로 디바이스.
제 17 항에 있어서,

클록 신호를 수신하고 상기 클록 신호를 상기 다수의 클록 출력들 중 하나에 선택적으로 인가하기 위한 클록 생성기를 더 포함하는, 회로 디바이스.
제 19 항에 있어서,

상기 다수의 클록 출력들 중 선택된 클록 출력과 관련된 워드라인 드라이버는 동적 평가 상태이고, 상기 워드라인 드라이버들의 그룹의 다른 워드라인 드라이버들은 정적 프리차지(precharge) 상태인, 회로 디바이스.
제 20 항에 있어서,

상기 정적 프리차지 상태는 정전압 레벨을 포함하는, 회로 디바이스.
회로 디바이스로서,

어드레스 입력;

다수의 클록 출력들;

메모리 어레이의 워드라인에 연결되는 워드라인 드라이버들의 그룹 - 상기 워드라인 드라이버들의 그룹의 각 워드라인 드라이버는 상기 어드레스 입력 및 상기 다수의 클록 출력들의 각각의 클록 출력에 연결됨 -; 및

상기 워드라인 드라이버들의 그룹의 선택된 워드라인 드라이버를 활성화하기 위해 상기 다수의 클록 출력들 중 하나에 클록 신호를 선택적으로 인가하는 로직을 포함하는, 회로 디바이스.
제 22 항에 있어서,

상기 워드라인 드라이버들의 그룹의 선택된 워드라인 드라이버는 활성 평가 상태이고, 상기 워드라인 드라이버들의 그룹의 다른 워드라인 드라이버들은 정적 프리차지 상태인, 회로 디바이스.
제 23 항에 있어서,

상기 워드라인 드라이버의 상태는 상기 클록 신호의 선택적 인가에 의해 결정되는, 회로 디바이스.
제 22 항에 있어서,

상기 로직은 조건부 클록 생성기를 포함하는, 회로 디바이스.
집적 회로로서,

기판; 및

다수의 회로 디바이스들을 포함하며, 상기 다수의 회로 디바이스들은,

제 1 트랜지스터, 제 3 트랜지스터 및 제 1 워드라인 출력을 포함하는 제 1 워드라인 드라이버; 및

제 2 트랜지스터, 제 4 트랜지스터 및 제 2 워드라인 출력을 포함하는 제 2 워드라인 드라이버를 포함하며,

상기 제 1 트랜지스터, 상기 제 2 트랜지스터, 상기 제 3 트랜지스터, 상기 제 4 트랜지스터, 상기 제 1 워드라인 출력 및 상기 제 2 워드라인 출력은 상 기 기판에 단일 행으로 배치되고;

제 1 와이어 트레이스(trace)가 상기 제 1 트랜지스터를 상기 제 3 트랜지스터에 그리고 상기 제 3 트랜지스터를 상기 제 1 워드라인 출력에 연결하고;

제 2 와이어 트레이스가 상기 제 2 트랜지스터를 상기 제 4 트랜지스터에 그리고 상기 제 4 트랜지스터를 상기 제 2 워드라인 출력에 연결하며;

상기 제 1 와이어 트레이스 및 상기 제 2 와이어 트레이스는 실질적으로 평행한, 집적 회로.
제 26 항에 있어서,

상기 제 1 와이어 트레이스와 관련된 제 1 출력; 및

상기 제 2 와이어 트레이스와 관련된 제 2 출력을 더 포함하며,

상기 제 1 출력의 전압은 상기 제 1 와이어 트레이스와 상기 제 2 와이어 트레이스 간의 용량성 결합에 대항하는, 집적 회로.