JP2000187978A - 半導体装置 - Google Patents

Abstract

(57)【要約】 【課題】 サブワードドライバのレイアウト設計におい
て、このサブワードドライバの面積を低減するととも
に、メインワード線が選択された非選択サブワード線が
リセット時に持ち上がる恐れがない半導体装置を提供す
る。 【解決手段】 ４バンク構成による２５６ＭｂＳＤＲＡ
Ｍであって、各メモリアレーバンクに対応する直接周辺
回路のサブワードドライバＳＷＤは、それぞれメインワ
ード線ＭＷ＊（＊：任意の数字）Ｂに接続されたＰＭＯ
ＳトランジスタＭＰ＊、ＮＭＯＳトランジスタＭＮ＊が
１個ずつ設けられ、さらに選択線ＦＸ＊Ｂに接続された
ＮＭＯＳトランジスタＭＮ＊が設けられ、回路構成にお
いてＮＭＯＳトランジスタＭＮ＊が２つのサブワードド
ライバＳＷＤで共有され、またタイミング的にサブワー
ド線ＳＷＬ＊をリセットしてから選択線ＦＸ＊Ｂがリセ
ットされるように構成されている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体装置の設計
技術に関し、特に階層ワード構成のＤＲＡＭなどのロウ
系直接周辺回路のレイアウト設計において、サブワード
ドライバのレイアウト面積を縮小する手法として好適な
半導体装置に適用して有効な技術に関する。

【０００２】

【従来の技術】たとえば、本発明者が検討した技術とし
て、階層ワード構成のＤＲＡＭなどによれば、ロウ系直
接周辺回路が、サブワード線を駆動するサブワードドラ
イバ、メインワード線を駆動するメインワードドライ
バ、選択線を駆動する選択ドライバなどから構成され、
各ドライバにより駆動されるサブワード線、メインワー
ド線および選択線を用いてロウ方向のアドレスが指定さ
れ、またカラム系直接周辺回路によりカラム方向のアド
レスが指定され、これによって任意のメモリセルを選択
することができる技術などが考えられる。

【０００３】なお、このような階層ワード構成のＤＲＡ
Ｍなどの半導体装置に関する技術としては、たとえば１
９９４年１１月５日、株式会社培風館発行の「アドバン
ストエレクトロニクスＩ−９ 超ＬＳＩメモリ」に記載
される技術などが挙げられる。

【０００４】

【発明が解決しようとする課題】ところで、前記のよう
な階層ワード構成のＤＲＡＭなどの技術について、本発
明者が検討した結果、以下のようなことが明らかとなっ
た。

【０００５】たとえば、サブワードドライバは、図９に
示すように、メインワード線ＭＷ＊Ｂ（＊：任意の数
字、Ｂ：反転信号）に接続された１個ずつのＰＭＯＳト
ランジスタＭＰ、ＮＭＯＳトランジスタＭＮと、選択線
ＦＸ＊Ｂに接続されたＮＭＯＳトランジスタＭＮとから
構成されている。このため、１つのサブワードドライバ
ＳＷＤが３個のトランジスタから構成されることにな
り、チップサイズの小形化が進んでいる近年においては
面積を低減するレイアウト設計が求められてきている。

【０００６】また、半導体装置に用いられるデコーダ回
路として、たとえば特許第２７７１６８７号公報に記載
される技術などが開示されている。この特許公報の技術
は、単なるデコーダにおいて、２つのＮＯＲ回路のＮＭ
ＯＳトランジスタとＰＭＯＳトランジスタとを１個ずつ
を共有化して６個のトランジスタで構成する回路技術で
ある。たとえば、この技術をそのまま本発明のようなサ
ブワードドライバに適用すると、リセット時に非選択サ
ブワード線が持ち上がる恐れのあることが考えられる。

【０００７】さらに、前記特許公報の技術は、本発明の
サブワードドライバのように、メインワード線と選択線
とにより２次元的にサブワード線を選択するような構成
については示されておらず、またＮＯＲ回路をゲート制
御する２つのプリデコードアドレスのタイミング関係に
ついても言及されていない。

【０００８】そこで、本発明の目的は、階層ワード構成
のＤＲＡＭなどのサブワードドライバのレイアウト設計
において、非選択サブワード線をロウレベルに抑えてお
くためのトランジスタを２つのサブワードドライバで共
有することによってサブワードドライバの面積を低減す
ることができる半導体装置を提供するものである。さら
に、サブワード線がリセットされてから選択線をリセッ
トするので、メインワード線が選択された非選択サブワ
ード線がリセット時に持ち上がる恐れがない半導体装置
を提供することができる。

【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述および添付図面から明らかに
なるであろう。

【００１０】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
次のとおりである。

【００１１】すなわち、本発明による半導体装置は、階
層ワード構成のサブワードドライバのレイアウト設計に
適用されるものであり、ＣＭＯＳ回路などの構成による
サブワードドライバで、非選択サブワード線をロウレベ
ルに抑えておくＮＭＯＳなどのトランジスタを２つのサ
ブワードドライバで共有し（サブワードラインをショー
トすることで済ませる）、さらにリセット時のタイミン
グをメインワード線に接続されたトランジスタにより行
い、サブワード線がリセットされてから選択線をリセッ
トするものである。

【００１２】また、本発明による他の半導体装置は、Ｃ
ＭＯＳ回路などの構成によるサブワードドライバで、非
選択サブワード線をロウレベルに抑えておくＮＭＯＳな
どのトランジスタを２つのサブワードドライバで共有
し、さらにサブワードドライバのレイアウトをＮＭＯＳ
などのトランジスタの方がＰＭＯＳなどのトランジスタ
に比べてゲート本数を少なくするものである。特に、Ｎ
ＭＯＳなどのトランジスタの方をゲート長が大きくなる
ようにしたものである。

【００１３】よって、前記半導体装置によれば、ＭＯＳ
などのトランジスタの削減により、サブワードドライバ
の面積を低減することができる。この結果、チップ面積
を低減し、かつ製造コストを低減することができる。ま
た、同じチップ面積であれば、ロウアクセス時間および
ロウサイクル時間を短縮することができる。さらに、サ
ブワード線がリセットされてから選択線をリセットする
ので、非選択サブワード線のノイズも問題がない。

【００１４】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて詳細に説明する。図１は本発明の一実施の形
態である半導体装置を示す概略機能ブロック図、図２は
本実施の形態の半導体装置を示す概略レイアウト図、図
３は本実施の形態の半導体装置において、サブワードド
ライバを示す回路図、図４は選択ドライバを示す回路
図、図５はメインワードドライバを示す回路図、図６は
ロウ系直接周辺回路の動作を示すタイミング図、図７は
サブワードドライバを示すレイアウト図、図８はサブワ
ードドライバの変形例を示す回路図である。

【００１５】まず、図１により本実施の形態の半導体装
置の一例の概略機能構成を説明する。

【００１６】本実施の形態の半導体装置は、たとえば４
バンク構成による２５６ＭｂシンクロナスＤＲＡＭ（Ｓ
ＤＲＡＭ）とされ、４個のメモリアレーバンクＢＡＮＫ
０〜ＢＡＮＫ３と、各メモリアレーバンクＢＡＮＫ０〜
ＢＡＮＫ３に対応する直接周辺回路のロウデコーダＸ
Ｄ、カラムデコーダＹＤおよびセンスアンプ＆入出力バ
スＳＡ＆ＩＯＢと、共通な間接周辺回路のアドレスバッ
ファＡＢ、ロウアドレスプリデコーダＸＰＤ、カラムア
ドレスカウンタＹＣＴ、カラムアドレスプリデコーダＹ
ＰＤ、制御信号バッファＣＢ、コマンドデコーダＣＤ、
クロックバッファＣＬＫＢ、入力バッファＤＩＢ、出力
バッファＤＯＢなどから構成されている。

【００１７】このＳＤＲＡＭには、クロック信号ＣＬ
Ｋ、コマンド信号ＣＭＤなどが外部から入力され、これ
らの信号に基づいて内部クロック信号ＣＬＫ１、内部コ
マンドが生成され、内部回路の動作が制御される。ま
た、読み出し動作、書き込み動作においては、外部から
入力されるアドレス信号ＡＤＲに基づいて、ロウアドレ
ス信号ＢＸ、カラムアドレス信号ＢＹがそれぞれロウア
ドレスプリデコーダＸＰＤ、カラムアドレスプリデコー
ダＹＰＤに入力され、ロウデコーダＸＤ、カラムデコー
ダＹＤを介してメモリアレーバンクＢＡＮＫ０〜ＢＡＮ
Ｋ３内の任意のメモリセルが選択される。そして、読み
出し時には、メモリセルのデータがセンスアンプ＆入出
力バスＳＡ＆ＩＯＢを介して、出力バッファＤＯＢから
読み出しの入出力データＤＱとして出力され、また書き
込み時には書き込みの入出力データＤＱが入力バッファ
ＤＩＢから入力される。

【００１８】このＳＤＲＡＭのレイアウトは、たとえば
図２に一例を示すように、各メモリアレーバンクＢＡＮ
Ｋ０〜ＢＡＮＫ３に対応したメモリアレーＭＡＲ０〜Ｍ
ＡＲ３の領域と、各メモリアレーＭＡＲ０〜ＭＡＲ３に
共通して配置される間接周辺回路ＰＥＲの領域などが周
知の半導体製造技術によって１個の半導体チップ上に形
成されている。各メモリアレーＭＡＲ０〜ＭＡＲ３の領
域には、アレーコントローラＡＣ、カラムデコーダＹ
Ｄ、サブアレーＳＡＲ、センスアンプＳＡ、サブワード
ドライバＳＷＤ、インタセクションＩＳとともに、選択
ドライバＦＸＢＤ、メインワードドライバＭＷＤなどが
設けられている。この図２においては、垂直方向がロウ
方向（ワード線方向）、水平方向がカラム方向（ビット
線方向）である。

【００１９】この各メモリアレーＭＡＲ０〜ＭＡＲ３の
領域は、図２において上下に２分割され、この２分割さ
れた中央部にはアレーコントローラＡＣが配置され、ま
た間接周辺回路ＰＥＲの領域側にはカラムデコーダＹＤ
が配置されている。さらに２分割された各領域は、図２
(b) に詳細に示すようにロウ方向とカラム方向とに格子
状に分割され、サブアレーＳＡＲのカラム方向にセンス
アンプＳＡ、ロウ方向にサブワードドライバＳＷＤがそ
れぞれ隣接して配置され、これが交差するインタセクシ
ョンＩＳには選択線ＦＸ＊Ｂの信号を反転して選択線Ｆ
Ｘ＊の信号を発生するインバータなどが配置されてい
る。この２分割された各領域のアレーコントローラＡＣ
の領域側には、選択ドライバＦＸＢＤ、メインワードド
ライバＭＷＤが設けられている。特に、サブワードドラ
イバＳＷＤは、両側に配置された２つのサブアレーＳＡ
Ｒで共有して個数が低減されている。

【００２０】次に、各メモリアレーＭＡＲ０〜ＭＡＲ３
において、本実施の形態の特徴であるサブアレーＳＡＲ
に対する、サブワードドライバＳＷＤ、選択ドライバＦ
ＸＢＤ、およびメインワードドライバＭＷＤからなるロ
ウ系直接周辺回路について説明する。

【００２１】このロウ系直接周辺回路においては、サブ
アレーＳＡＲのメモリセルを選択するサブワード線ＳＷ
Ｌ＊と、このサブワード線ＳＷＬ＊を駆動するサブワー
ドドライバＳＷＤと、サブワード線ＳＷＬ＊と平行に配
置されてサブワードドライバＳＷＤを選択するメインワ
ード線ＭＷ＊Ｂと、このメインワード線ＭＷ＊Ｂを駆動
するメインワードドライバＭＷＤと、メインワード線Ｍ
Ｗ＊Ｂと直交して配置されてサブワードドライバＳＷＤ
を選択する選択線ＦＸ＊Ｂと、この選択線ＦＸ＊Ｂを駆
動する選択ドライバＦＸＢＤとから構成されている。

【００２２】このロウ系直接周辺回路のサブワードドラ
イバＳＷＤの一例は、たとえば図３に示すようなＣＭＯ
Ｓ回路構成となっている。図３は、サブワードドライバ
ＳＷＤの４個分の構成を示し、サブワード線ＳＷＬ０，
ＳＷＬ２，ＳＷＬ４，ＳＷＬ６に対応する部分であり、
またサブワード線ＳＷＬ１，ＳＷＬ３，ＳＷＬ５，ＳＷ
Ｌ７に対応する部分はサブアレーＳＡＲを挟んだ反対側
の領域に配置されている。サブワードドライバＳＷＤ毎
に、メインワード線ＭＷ＊Ｂに接続されたＰＭＯＳトラ
ンジスタＭＰ＊、ＮＭＯＳトランジスタＭＮ＊が１個ず
つ設けられ、さらに２つのサブワードドライバＳＷＤで
共有して、選択線ＦＸ＊Ｂに接続されたＮＭＯＳトラン
ジスタＭＮ＊が設けられている。このように、非選択サ
ブワード線ＳＷＬ＊をロウレベルに抑えておくＮＭＯＳ
トランジスタＭＮ＊を２つのサブワードドライバＳＷＤ
で共有することにより、素子数が低減できるようになっ
ている。

【００２３】たとえば、サブワード線ＳＷＬ０に対応す
るサブワードドライバＳＷＤは、ＰＭＯＳトランジスタ
ＭＰ０およびＮＭＯＳトランジスタＭＮ０と、サブワー
ド線ＳＷＬ４に対応するサブワードドライバＳＷＤと共
有するＮＭＯＳトランジスタＭＮ０４とから構成されて
いる。ＰＭＯＳトランジスタＭＰ０およびＮＭＯＳトラ
ンジスタＭＮ０は、ドレインが共通に接続され、ゲート
がメインワード線ＭＷ０Ｂに接続されており、またＰＭ
ＯＳトランジスタＭＰ０のソースが選択線ＦＸ０、ＮＭ
ＯＳトランジスタＭＮ０のソースが接地電位にそれぞれ
接続されている。ＮＭＯＳトランジスタＭＮ０４は、ゲ
ートが選択線ＦＸ０Ｂに接続され、ドレイン、ソースが
それぞれＰＭＯＳトランジスタＭＰ０およびＮＭＯＳト
ランジスタＭＮ０の共通のドレイン、サブワード線ＳＷ
Ｌ４に対応するサブワードドライバＳＷＤのＰＭＯＳト
ランジスタＭＰ４およびＮＭＯＳトランジスタＭＮ４の
共通のドレインに接続されるとともに、サブワード線Ｓ
ＷＬ０、サブワード線ＳＷＬ４に接続されている。

【００２４】同様に、サブワード線ＳＷＬ４，ＳＷＬ
２，ＳＷＬ６に対応するサブワードドライバＳＷＤにつ
いてもそれぞれ、ＰＭＯＳトランジスタＭＰ４，ＭＰ
２，ＭＰ６およびＮＭＯＳトランジスタＭＮ４，ＭＮ
２，ＭＮ６と、サブワード線ＳＷＬ４に対応するサブワ
ードドライバＳＷＤは前記サブワード線ＳＷＬ０に対応
するサブワードドライバＳＷＤと共有するＮＭＯＳトラ
ンジスタＭＮ０４、サブワード線ＳＷＬ２，ＳＷＬ６に
対応するサブワードドライバＳＷＤは互いに共有するＮ
ＭＯＳトランジスタＭＮ２６とから構成されている。な
お、選択線ＦＸ０Ｂ，ＦＸ２Ｂの信号をそれぞれ反転し
て選択線ＦＸ０，ＦＸ２の信号を発生するインバータＩ
ＮＶ０，ＩＮＶ２は、サブワードドライバＳＷＤとセン
スアンプＳＡとが交差するインタセクションＩＳに設け
られている。

【００２５】また、ロウ系直接周辺回路の選択ドライバ
ＦＸＢＤの一例は、たとえば図４に示すような構成とな
っている。図４は、選択ドライバＦＸＢＤの４個分の構
成を示し、選択線ＦＸ０Ｂ〜ＦＸ３Ｂに対応する部分で
あり、マット選択信号ＭＳ０，ＱＳ０を直接用いる回路
構成となっている。各選択ドライバＦＸＢＤは、それぞ
れに共通の、マット選択信号ＭＳ０，ＱＳ０を入力とす
る論理積ゲートＮＡＮＤ００と、この出力信号を反転す
るインバータＩＮＶ００とからなる回路の出力部に並列
的に接続されている。

【００２６】たとえば、選択線ＦＸ０Ｂに対応する選択
ドライバＦＸＢＤは、インバータＩＮＶ００の出力と選
択制御信号ＡＸ００を入力とする論理積ゲートＮＡＮＤ
１０と、この出力と電圧ＶＰＰとの間に接続されるＰＭ
ＯＳトランジスタＭＰ１０ａおよびＮＭＯＳトランジス
タＭＮ１０ａと、電圧ＶＰＰと接地間に接続されるＰＭ
ＯＳトランジスタＭＰ１０ｂおよびＮＭＯＳトランジス
タＭＮ１０ｂと、ＰＭＯＳトランジスタＭＰ１０ｂおよ
びＮＭＯＳトランジスタＭＮ１０ｂの共通のドレインに
接続され、出力が選択線ＦＸ０Ｂに接続されるインバー
タＩＮＶ１０とから構成されている。ＰＭＯＳトランジ
スタＭＰ１０ａのゲートはＰＭＯＳトランジスタＭＰ１
０ｂおよびＮＭＯＳトランジスタＭＮ１０ｂの共通のド
レイン、ＮＭＯＳトランジスタＭＮ１０ａのゲートは電
圧ＶＣＬ、ＰＭＯＳトランジスタＭＰ１０ｂのゲートは
ＰＭＯＳトランジスタＭＰ１０ａおよびＮＭＯＳトラン
ジスタＭＮ１０ａの共通のドレイン、ＮＭＯＳトランジ
スタＭＮ１０ｂのゲートは論理積ゲートＮＡＮＤ１０の
出力にそれぞれ接続されている。

【００２７】また、選択線ＦＸ１Ｂ，ＦＸ２Ｂ，ＦＸ３
Ｂに対応する選択ドライバＦＸＢＤについても同様に、
論理積ゲートＮＡＮＤ１１〜ＮＡＮＤ１３、ＰＭＯＳト
ランジスタＭＰ１１ａ〜ＭＰ１３ａ、ＮＭＯＳトランジ
スタＭＮ１１ａ〜ＭＮ１３ａ、ＰＭＯＳトランジスタＭ
Ｐ１１ｂ〜ＭＰ１３ｂ、ＮＭＯＳトランジスタＭＮ１１
ｂ〜ＭＮ１３ｂ、インバータＩＮＶ１１〜ＩＮＶ１３か
ら構成され、各出力が選択線ＦＸ１Ｂ，ＦＸ２Ｂ，ＦＸ
３Ｂに接続されている。

【００２８】また、ロウ系直接周辺回路のメインワード
ドライバＭＷＤの一例は、たとえば図５に示すような構
成となっている。図５は、メインワードドライバＭＷＤ
の８個分の構成を示し、メインワード線ＭＷ０Ｂ〜ＭＷ
７Ｂに対応する部分であり、マット選択信号ＭＳ０，Ｑ
Ｓ０とタイミング信号から発生したアレー制御信号ＷＰ
Ｈ，ＸＤＧＢを用いる回路構成となっており、これによ
り前記選択ドライバＦＸＢＤによる選択線ＦＸ＊Ｂはメ
インワードドライバＭＷＤによるメインワード線ＭＷ＊
Ｂよりも早くセットされ、遅くリセットされるようにな
っている。

【００２９】たとえば、メインワード線ＭＷ０Ｂに対応
するメインワードドライバＭＷＤは、ソースが電圧ＶＰ
Ｐに接続される一対のＰＭＯＳトランジスタＭＰ２０
ａ，ＭＰ２０ｂと、このＰＭＯＳトランジスタＭＰ２０
ａ，ＭＰ２０ｂのドレインにドレインが接続されるＮＭ
ＯＳトランジスタＭＮ２０と、ＰＭＯＳトランジスタＭ
Ｐ２０ａ，ＭＰ２０ｂのドレインに接続されるインバー
タＩＮＶ２０ａと、このインバータＩＮＶ２０ａの出力
に接続され、出力がメインワード線ＭＷ０Ｂに接続され
るインバータＩＮＶ２０ｂとから構成されている。ＰＭ
ＯＳトランジスタＭＰ２０ａのゲートはアレー制御信号
ＷＰＨの信号線、ＰＭＯＳトランジスタＭＰ２０ｂのゲ
ートはインバータＩＮＶ２０ａの出力、ＮＭＯＳトラン
ジスタＭＮ２０のゲートは選択制御信号ＡＸ２０の信号
線にそれぞれ接続されている。

【００３０】また、メインワード線ＭＷ１Ｂ〜ＭＷ７Ｂ
に対応する選択ドライバＦＸＢＤについても同様に、Ｐ
ＭＯＳトランジスタＭＰ２１ａ〜ＭＰ２７ａ，ＭＰ２１
ｂ〜ＭＰ２７ｂ、ＮＭＯＳトランジスタＭＮ２１〜ＭＮ
２７、インバータＩＮＶ２１ａ〜ＩＮＶ２７ａ、インバ
ータＩＮＶ２１ｂ〜ＩＮＶ２７ｂから構成され、各出力
がメインワード線ＭＷ１Ｂ〜ＭＷ７Ｂに接続されてい
る。

【００３１】さらに、各メインワードドライバＭＷＤ
は、選択制御信号ＡＸ２０〜ＡＸ２７によりゲート制御
されるＮＭＯＳトランジスタＭＮ２０〜ＭＮ２７のソー
スが、それぞれに共通のＮＭＯＳトランジスタＭＮ００
ａ，ＭＮ００ｂを介してアレー制御信号ＸＤＧＢの信号
線に接続され、さらにこのアレー制御信号ＸＤＧＢ、Ｎ
ＭＯＳトランジスタＭＮ２０〜ＭＮ２７のソースのライ
ンはそれぞれＮＭＯＳトランジスタＭＮ００ｃ，ＭＮ０
０ｄを介して電圧ＶＰＰに接続されている。このＮＭＯ
ＳトランジスタＭＮ００ａ，ＭＮ００ｂのゲートはそれ
ぞれ選択制御信号ＡＸ５０，ＡＸ８０の信号線に接続さ
れ、またＮＭＯＳトランジスタＭＮ００ｃ，ＭＮ００ｄ
のゲートはアレー制御信号ＷＰＨＢの信号線に接続され
ている。

【００３２】以上のように構成されるロウ系直接周辺回
路の動作の一例は、たとえば図６に示すようなタイミン
グとなる。図６は、前記図３に示すサブワード線ＳＷＬ
０〜ＳＷＬ７のうち、サブワード線ＳＷＬ０を選択した
ときを示す。

【００３３】たとえば、選択線ＦＸ０Ｂ、メインワード
線ＭＷ０Ｂ、サブワード線ＳＷＬ０のセット時には、ま
ず、マット選択信号ＭＳ０，ＱＳ０がロウレベル（ＶＳ
Ｓ）からハイレベル（ＶＣＬ）に変位すると、この立ち
上がりに基づいて選択線ＦＸ０Ｂの駆動信号がハイレベ
ル（ＶＰＰ）からロウレベル（ＶＳＳ）に変位し、さら
にこの変位の立ち下がりで駆動信号が反転して選択線Ｆ
ＸＢの駆動信号がロウレベル（ＶＳＳ）からハイレベル
（ＶＰＰ）に変位する。このとき、選択制御信号ＡＸ０
０はハイレベル（ＶＣＬ）になっている。この選択線Ｆ
Ｘ０Ｂの駆動信号が変位することにより、選択線ＦＸ０
Ｂがセットされる。

【００３４】その後、マット選択信号ＭＳ０，ＱＳ０の
ロウレベル（ＶＳＳ）からハイレベル（ＶＣＬ）への変
位の立ち上がりに基づいて、アレー制御信号ＷＰＨがロ
ウレベル（ＶＳＳ）からハイレベル（ＶＰＰ）、アレー
制御信号ＷＰＨＢがハイレベル（ＶＰＰ）からロウレベ
ル（ＶＳＳ）、アレー制御信号ＸＤＧＢがハイレベル
（ＶＣＬ）からロウレベル（ＶＳＳ）にそれぞれ変位す
る。さらに、アレー制御信号ＸＤＧＢの変位の立ち下が
りに基づいて、メインワード線ＭＷ０Ｂの駆動信号がハ
イレベル（ＶＰＰ）からロウレベル（ＶＳＳ）に変位
し、さらにこの変位の立ち下がりに基づいてサブワード
線ＳＷＬ０の駆動信号がロウレベル（ＶＳＳ）からハイ
レベル（ＶＰＰ）に変位する。このとき、選択制御信号
ＡＸ２０，ＡＸ５０，ＡＸ８０はハイレベル（ＶＣＬ）
になっている。このメインワード線ＭＷ０Ｂ、サブワー
ド線ＳＷＬ０の駆動信号が変位することにより、メイン
ワード線ＭＷ０Ｂ、サブワード線ＳＷＬ０がセットされ
る。

【００３５】また、メインワード線ＭＷ０Ｂ、サブワー
ド線ＳＷＬ０、選択線ＦＸ０Ｂのリセット時には、ま
ず、アレー制御信号ＷＰＨがハイレベル（ＶＰＰ）から
ロウレベル（ＶＳＳ）に変位すると、この立ち下がりに
基づいてメインワード線ＭＷ０Ｂの駆動信号がロウレベ
ル（ＶＳＳ）からハイレベル（ＶＰＰ）に変位し、さら
にこの変位の立ち上がりに基づいてサブワード線ＳＷＬ
０の駆動信号がハイレベル（ＶＰＰ）からロウレベル
（ＶＳＳ）に変位する。このメインワード線ＭＷ０Ｂ、
サブワード線ＳＷＬ０の駆動信号が変位することによ
り、メインワード線ＭＷ０Ｂ、サブワード線ＳＷＬ０が
リセットされる。

【００３６】その後、アレー制御信号ＷＰＨのハイレベ
ル（ＶＰＰ）からロウレベル（ＶＳＳ）への変位の立ち
下がりから遅延して、マット選択信号ＭＳ０，ＱＳ０が
ハイレベル（ＶＣＬ）からロウレベル（ＶＳＳ）に変位
すると、この立ち下がりに基づいて選択線ＦＸ０Ｂの駆
動信号がロウレベル（ＶＳＳ）からハイレベル（ＶＰ
Ｐ）に変位し、さらにこの変位の立ち上がりで駆動信号
が反転して選択線ＦＸＢの駆動信号がハイレベル（ＶＰ
Ｐ）からロウレベル（ＶＳＳ）に変位する。この選択線
ＦＸ０Ｂの駆動信号が変位することにより、選択線ＦＸ
０Ｂがリセットされる。

【００３７】以上のように、サブワード線ＳＷＬ０のタ
イミングは、セット・リセットともに、メインワード線
ＭＷ０Ｂで定める。またサブワードドライバＳＷＤの中
で選択線ＦＸ０Ｂに接続されたトランジスタは、セット
・リセットのどちらにも寄与しない。よって、サブワー
ド線ＳＷＬ０がリセットされてから選択線ＦＸ０Ｂをリ
セットするので、メインワード線ＭＷ０Ｂが選択された
非選択サブワード線がリセット時に持ち上がる恐れがな
い。同様に、サブワード線ＳＷＬ１〜ＳＷＬ７のそれぞ
れを選択したときも、各サブワード線ＳＷＬ１〜ＳＷＬ
７がリセットされてから各選択線ＦＸ１Ｂ〜ＦＸ７Ｂを
リセットするので、各メインワード線ＭＷ１Ｂ〜ＭＷ７
Ｂが選択された非選択サブワード線がリセット時に持ち
上がることを防ぐことができる。

【００３８】次に、ロウ系直接周辺回路のサブワードド
ライバＳＷＤのレイアウトについて説明する。このサブ
ワードドライバＳＷＤのレイアウトは、たとえば図７に
一例を示すように、ＭＯＳトランジスタの形成部分（図
７(a) ）と、この上層に形成される第１金属配線層の部
分（図７(b) ）と、さらにその上層の図示しない金属配
線層などから構成される。図７は、前記図３に示す４個
分のサブワードドライバＳＷＤを配置する例を示す。

【００３９】図７(a) において、中央部はＰＭＯＳトラ
ンジスタＭＰ０，ＭＰ４，ＭＰ２，ＭＰ６の領域であ
り、その右側にＮＭＯＳトランジスタＭＮ０，ＭＮ０
４，ＭＮ４、左側にＮＭＯＳトランジスタＭＮ２，ＭＮ
２６，ＭＮ６の領域がそれぞれ配置されている。両端に
は、サブワード線ＳＷＬ０〜ＳＷＬ７のコンタクトＦＣ
ＮＴが配置され、このコンタクトＦＣＮＴを介してゲー
トＦＧと図７(b) に示す第１金属配線層Ｍ１との間が接
続される。なお、サブワード線ＳＷＬ０〜ＳＷＬ７のう
ち、サブワード線ＳＷＬ１，ＳＷＬ３，ＳＷＬ５，ＳＷ
Ｌ７は対応する反対側の領域に配置されている。

【００４０】ＰＭＯＳトランジスタＭＰ０，ＭＰ４，Ｍ
Ｐ２，ＭＰ６の領域は、Ｐ型ウェルＰＷＥＬ上にＮ型ウ
ェルＮＷＥＬが形成され、このＮ型ウェルＮＷＥＬにソ
ース領域およびドレイン領域となるＰ型拡散層Ｌが形成
され、さらにその主面上にゲートＦＧが形成され、ウェ
ル分離層を挟んで右側にＰＭＯＳトランジスタＭＰ０，
ＭＰ４、左側にＰＭＯＳトランジスタＭＰ２，ＭＰ６が
それぞれ配置されている。各ＰＭＯＳトランジスタＭＰ
０，ＭＰ４，ＭＰ２，ＭＰ６は、ゲートサイズを大きく
するために２本のゲートＦＧを有し、この領域にはゲー
ト長方向に４本のゲートＦＧが配置されている。

【００４１】ＮＭＯＳトランジスタＭＮ０，ＭＮ０４，
ＭＮ４の領域は、Ｐ型ウェルＰＷＥＬにソース領域およ
びドレイン領域となるＮ型拡散層Ｌが形成され、さらに
その主面上にゲートＦＧが形成され、ＮＭＯＳトランジ
スタＭＮ０，ＭＮ０４，ＭＮ４が配置されている。各Ｎ
ＭＯＳトランジスタＭＮ０，ＭＮ０４，ＭＮ４は１本の
ゲートＦＧを有し、この領域にはゲート長方向に３本の
ゲートＦＧが配置されている。同様に、ＮＭＯＳトラン
ジスタＭＮ２，ＭＮ２６，ＭＮ６の領域についても、各
ＮＭＯＳトランジスタＭＮ２，ＭＮ２６，ＭＮ６は１本
のゲートＦＧを有し、ゲート長方向に３本のゲートＦＧ
が配置されている。

【００４２】図７(b) において、第１金属配線層Ｍ１に
は、サブワード線ＳＷＬ０，ＳＷＬ２，ＳＷＬ４，ＳＷ
Ｌ６が配置されている。なお、他のサブワード線ＳＷＬ
１，ＳＷＬ３，ＳＷＬ５，ＳＷＬ７は、対応する反対側
の領域に配置されている。また、ＰＭＯＳトランジスタ
ＭＰ０，ＭＰ４，ＭＰ２，ＭＰ６、ＮＭＯＳトランジス
タＭＮ０，ＭＮ０４，ＭＮ４，ＭＮ２，ＭＮ２６，ＭＮ
６の拡散層Ｌに接続される２個ずつのコンタクトＬＣＮ
Ｔが第１金属配線層Ｍ１で接続されている。

【００４３】以上のようにして、特にサブワードドライ
バＳＷＤのレイアウトにおいては、ＮＭＯＳトランジス
タＭＮ０，ＭＮ０４，ＭＮ４，ＭＮ２，ＭＮ２６，ＭＮ
６の配置部分が余裕を持ったレイアウトとなっている。
ここでは、ＮＭＯＳトランジスタＭＮ０，ＭＮ０４，Ｍ
Ｎ４，ＭＮ２，ＭＮ２６，ＭＮ６のゲート幅を揃えるこ
とにより無駄な領域をなくし、ＰＭＯＳトランジスタＭ
Ｐ０，ＭＰ４，ＭＰ２，ＭＰ６に比べてゲート長を大き
くし、さらにゲート本数が少なくなるように配置してい
る。また、選択線ＦＸ０Ｂ，ＦＸ２Ｂに接続されたＮＭ
ＯＳトランジスタＭＮ０４，ＭＮ２６は、非選択サブワ
ード線ＳＷＬ＊をロウレベルに抑えておくだけなので、
メインワード線ＭＷ＊Ｂに接続されたＮＭＯＳトランジ
スタＭＮ０，ＭＮ４，ＭＮ２，ＭＮ６と直列接続となる
ので、同等のゲート幅が望ましい。

【００４４】従って、本実施の形態の半導体装置によれ
ば、サブワードドライバＳＷＤを構成する、非選択サブ
ワード線ＳＷＬ＊をロウレベルに抑えておくＮＭＯＳト
ランジスタＭＮ＊を２つのサブワードドライバＳＷＤで
共有し、ＭＯＳトランジスタを削減することにより、微
細化による高集積化を進めていく際、ホットキャリア耐
性のためにゲート長をスケーリングし難いＮＭＯＳトラ
ンジスタをピッチに収めることができる。よって、サブ
ワードドライバＳＷＤの面積を低減することができ、こ
の結果、チップ面積を低減し、かつ製造コストを低減す
ることができる。また、サブワードドライバＳＷＤの個
数を変えなければ、１個当たりの面積低減によりチップ
面積を低減することができる。

【００４５】さらに、１個当たりの面積低減を活かし、
サブワードドライバＳＷＤの個数を増やせば、サブワー
ドドライバの制御線の線長を短くでき、ロウ系動作を高
速化することができる。よって、同じチップ面積であれ
ば、ロウアクセス時間およびロウサイクル時間を短縮す
ることができる。

【００４６】また、サブワード線ＳＷＬ＊がリセットさ
れてから選択線ＦＸ＊Ｂをリセットするので、メインワ
ード線ＭＷ＊Ｂが選択された非選択サブワード線ＳＷＬ
＊がリセット時に持ち上がる恐れがないので、非選択サ
ブワード線ＳＷＬ＊のノイズも問題がない。

【００４７】以上、本発明者によってなされた発明をそ
の実施の形態に基づき具体的に説明したが、本発明は前
記実施の形態に限定されるものではなく、その要旨を逸
脱しない範囲で種々変更可能であることはいうまでもな
い。

【００４８】たとえば、前記実施の形態においては、Ｃ
ＭＯＳ回路構成によるサブワードドライバについて説明
したが、図８に示すような、ＮＭＯＳトランジスタによ
るＮＭＯＳ回路構成のサブワードドライバに適用するこ
とも可能であり、この構成でも選択線ＦＸ０Ｂ，ＦＸ２
Ｂに接続されたＮＭＯＳトランジスタＭＮを２個のサブ
ワードドライバＳＷＤで共有した構成を採用する。この
場合には、ＮＭＯＳトランジスタの削減による面積の低
減に加えて、Ｎ型ウェルが不要でウェル分離が不要とな
るので、場合によってはさらにレイアウト面積が小さく
することができる。

【００４９】さらに、４バンク構成による２５６ＭｂＳ
ＤＲＡＭの例で説明したが、これに限定されるものでは
なく、２バンク、８バンク、さらに多バンク化の傾向に
あり、また６４Ｍビット、１Ｇビットなどの容量のＳＤ
ＲＡＭ、ＤＲＡＭなどについても広く適用可能であり、
このように多バンク、大容量の構成とすることにより本
発明の効果はますます大きくなる。

【００５０】また、本発明は、特にＳＤＲＡＭを含むＤ
ＲＡＭに効果的であるが、さらにＤＲＡＭ混載システム
ＬＳＩ、強誘電体メモリなどに応用することも可能であ
り、この応用例においてもロウ系直接周辺回路は共通な
ので、チップ面積および製造コストの低減、ロウアクセ
ス時間およびロウサイクル時間の短縮などの同様の効果
を得ることができる。

【００５１】

【発明の効果】本願において開示される発明のうち、代
表的なものによって得られる効果を簡単に説明すれば、
以下のとおりである。

【００５２】(1).サブワードドライバの回路構成におい
て、非選択サブワード線をロウレベルに抑えておくトラ
ンジスタを２つのサブワードドライバで共有すること
で、トランジスタを削減することができるので、サブワ
ードドライバの面積を低減することができ、この結果、
チップ面積を低減し、かつ製造コストを低減することが
可能となる。

【００５３】(2).前記(1) において、１個当たりの面積
低減を活かし、サブワードドライバの個数を増やせば、
サブワードドライバの制御線の線長を短くすることがで
きるので、ロウ系動作を高速化することができ、この結
果、ロウアクセス時間およびロウサイクル時間を短縮す
ることが可能となる。

【００５４】(3).サブワードドライバの動作タイミング
において、サブワード線をリセットしてから選択線をリ
セットすることで、メインワード線が選択された非選択
サブワード線がリセット時に持ち上がる恐れがないの
で、非選択サブワード線のノイズの問題も解消すること
が可能となる。

【００５５】(4).サブワードドライバのレイアウトにお
いて、ＮＭＯＳトランジスタの方がＰＭＯＳトランジス
タに比べてゲート本数を少なくし、ＮＭＯＳトランジス
タの方をゲート長が大きくなるようにすることで、スケ
ーリングし難いＮＭＯＳトランジスタをピッチに収める
ことが可能となる。

【００５６】(5).前記(1) 〜(4) により、階層ワード構
成のＤＲＡＭなどのロウ系直接周辺回路のレイアウト設
計において、チップ面積および製造コストを低減し、ロ
ウ系動作の高速化によるロウアクセス時間およびロウサ
イクル時間の短縮が可能とされる半導体装置を実現する
ことが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施の形態である半導体装置を示す
概略機能ブロック図である。

【図２】(a),(b) は本発明の一実施の形態の半導体装置
を示す概略レイアウト図である。

【図３】本発明の一実施の形態の半導体装置において、
サブワードドライバを示す回路図である。

【図４】本発明の一実施の形態の半導体装置において、
選択ドライバを示す回路図である。

【図５】本発明の一実施の形態の半導体装置において、
メインワードドライバを示す回路図である。

【図６】本発明の一実施の形態の半導体装置において、
ロウ系直接周辺回路の動作を示すタイミング図である。

【図７】(a),(b) は本発明の一実施の形態の半導体装置
において、サブワードドライバを示すレイアウト図であ
る。

【図８】本発明の一実施の形態の半導体装置において、
サブワードドライバの変形例を示す回路図である。

【図９】本発明の前提となる半導体装置において、サブ
ワードドライバを示す回路図である。

【符号の説明】

ＢＡＮＫ０〜ＢＡＮＫ３ メモリアレーバンク ＸＤ ロウデコーダ ＹＤ カラムデコーダ ＳＡ＆ＩＯＢ センスアンプ＆入出力バス ＡＢ アドレスバッファ ＸＰＤ ロウアドレスプリデコーダ ＹＣＴ カラムアドレスカウンタ ＹＰＤ カラムアドレスプリデコーダ ＣＢ 制御信号バッファ ＣＤ コマンドデコーダ ＣＬＫＢ クロックバッファ ＤＩＢ 入力バッファ ＤＯＢ 出力バッファ ＭＡＲ０〜ＭＡＲ３ メモリアレー ＰＥＲ 間接周辺回路 ＡＣ アレーコントローラ ＳＡＲ サブアレー ＳＡ センスアンプ ＳＷＤ サブワードドライバ ＩＳ インタセクション ＦＸＢＤ 選択ドライバ ＭＷＤ メインワードドライバ ＳＷＬ サブワード線 ＭＷＢ メインワード線 ＦＸＢ，ＦＸ 選択線 ＭＰ ＰＭＯＳトランジスタ ＭＮ ＮＭＯＳトランジスタ ＩＮＶ インバータ ＮＡＮＤ 論理積ゲート

───────────────────────────────────────────────────── フロントページの続き (72)発明者 井手 成八 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 高橋 勉 東京都小平市上水本町５丁目22番１号 株 式会社日立超エル・エス・アイ・システム ズ内 (72)発明者 永島 靖 東京都青梅市新町六丁目16番地の３ 株式 会社日立製作所デバイス開発センタ内 Ｆターム(参考） 5B024 AA05 AA07 BA13 BA17 BA21 CA11 CA16 CA21 5F083 AD00 GA01 GA09 GA12 LA16

Claims (5)

【特許請求の範囲】
1. 【請求項１】 メモリセルを選択するサブワード線と、
   このサブワード線を駆動するサブワードドライバと、前
   記サブワード線と平行に配置されて前記サブワードドラ
   イバを選択するメインワード線と、このメインワード線
   を駆動するメインワードドライバと、前記メインワード
   線と直交して配置されて前記サブワードドライバを選択
   する選択線と、この選択線を駆動する選択ドライバとを
   含む階層ワード構成からなり、 前記サブワードドライバは、非選択サブワード線をロウ
   レベルに抑えておくためのトランジスタを２つのサブワ
   ードドライバで共有し、 前記サブワードドライバの動作タイミングは、前記非選
   択サブワード線をロウレベルに抑えておくためのトラン
   ジスタを制御する制御信号が、前記メインワード線を制
   御する制御信号よりも遅くリセットされることを特徴と
   する半導体装置。
2. 【請求項２】 請求項１記載の半導体装置であって、前
   記選択線と前記サブワード線との動作タイミングは、前
   記選択線をセットしてから前記サブワード線がセットさ
   れ、かつ前記サブワード線をリセットしてから前記選択
   線がリセットされることを特徴とする半導体装置。
3. 【請求項３】 メモリセルを選択するサブワード線と、
   このサブワード線を駆動するサブワードドライバと、前
   記サブワード線と平行に配置されて前記サブワードドラ
   イバを選択するメインワード線と、このメインワード線
   を駆動するメインワードドライバと、前記メインワード
   線と直交して配置されて前記サブワードドライバを選択
   する選択線と、この選択線を駆動する選択ドライバとを
   含む階層ワード構成からなり、 前記サブワードドライバは、非選択サブワード線をロウ
   レベルに抑えておくためのトランジスタを２つのサブワ
   ードドライバで共有し、 前記サブワードドライバの配置は、第１導電型トランジ
   スタが第２導電型トランジスタに比べてゲート長方向の
   同じ寸法内に配置されるゲート本数が少ないことを特徴
   とする半導体装置。
4. 【請求項４】 請求項３記載の半導体装置であって、前
   記第１導電型トランジスタは、前記第２導電型トランジ
   スタに比べてゲート長が大きいことを特徴とする半導体
   装置。
5. 【請求項５】 請求項１、２、３または４記載の半導体
   装置であって、前記半導体装置は、ＤＲＡＭであること
   を特徴とする半導体装置。