JPH10275468A - ダイナミック型ｒａｍ - Google Patents
ダイナミック型ｒａｍInfo
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- JPH10275468A JPH10275468A JP9096651A JP9665197A JPH10275468A JP H10275468 A JPH10275468 A JP H10275468A JP 9096651 A JP9096651 A JP 9096651A JP 9665197 A JP9665197 A JP 9665197A JP H10275468 A JPH10275468 A JP H10275468A
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
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- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0207—Geometrical layout of the components, e.g. computer aided design; custom LSI, semi-custom LSI, standard cell technique
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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Abstract
(57)【要約】
【課題】 分割ワード線方式を採用しつつ、高集積化を
実現したダイナミック型ＲＡＭを提供する。 【解決手段】 メインワード線の延長方向に対して分割
された長さとされ、かつ、上記メインワード線と交差す
るビット線方向に対して複数配置され、複数からなるメ
モリセルが接続されてなるサブワード線を設け、上記メ
インワード線と平行するように設けられる第１のサブワ
ード選択線をサブアレイ上を延長させてワード線の延長
方向に並べられた複数のサブアレイに導き、上記第１の
サブワード選択線の対応するものと接続されて上記メイ
ンワード線と直交するように延長される第２のサブワー
ド選択線を隣接するサブアレイのワード線駆動回路領域
まで延長させ、各サブアレイに対応して設けられたサブ
ワード線駆動回路において、上記メインワード線と上記
第２のサブワード選択線からの信号によりサブワード線
の選択動作と非選択動作を行わせるようにする。
実現したダイナミック型ＲＡＭを提供する。 【解決手段】 メインワード線の延長方向に対して分割
された長さとされ、かつ、上記メインワード線と交差す
るビット線方向に対して複数配置され、複数からなるメ
モリセルが接続されてなるサブワード線を設け、上記メ
インワード線と平行するように設けられる第１のサブワ
ード選択線をサブアレイ上を延長させてワード線の延長
方向に並べられた複数のサブアレイに導き、上記第１の
サブワード選択線の対応するものと接続されて上記メイ
ンワード線と直交するように延長される第２のサブワー
ド選択線を隣接するサブアレイのワード線駆動回路領域
まで延長させ、各サブアレイに対応して設けられたサブ
ワード線駆動回路において、上記メインワード線と上記
第２のサブワード選択線からの信号によりサブワード線
の選択動作と非選択動作を行わせるようにする。
Description
【０００１】
【発明の属する技術分野】この発明は、ダイナミック型
ＲＡＭ（ランダム・アクセス・メモリ）に関し、例えば
メインワード線とサブワード線とを備えた分割ワード線
方式のものに利用して有効な技術に関するものである。
ＲＡＭ（ランダム・アクセス・メモリ）に関し、例えば
メインワード線とサブワード線とを備えた分割ワード線
方式のものに利用して有効な技術に関するものである。
【０００２】
【従来の技術】選択されるメモリセルが設けられる必要
なメモリブロックのみを動作させ、動作させるメモリエ
リアをできるだけ少なくして低消費電力を図ること、及
びメモリセルが接続されるサブワード線の選択動作の高
速化を図るために、メインワード線に対してメモリセル
が接続される複数のサブワード線を設けるようにした分
割ワード線方式が提案されている。このような分割ワー
ド線方式の例としては、特開平２−１５８９９５号公報
がある。なお、上記公報ではメインワード線を前置ワー
ド線と称し、サブワード線をワード線と称している。
なメモリブロックのみを動作させ、動作させるメモリエ
リアをできるだけ少なくして低消費電力を図ること、及
びメモリセルが接続されるサブワード線の選択動作の高
速化を図るために、メインワード線に対してメモリセル
が接続される複数のサブワード線を設けるようにした分
割ワード線方式が提案されている。このような分割ワー
ド線方式の例としては、特開平２−１５８９９５号公報
がある。なお、上記公報ではメインワード線を前置ワー
ド線と称し、サブワード線をワード線と称している。
【０００３】
【発明が解決しようとする課題】従来の分割ワード線方
式においては、専ら低消費電力化や高速動作化に向けら
れており、メモリチップの小型化には配慮がなさていな
いという問題がある。つまり、上記メインワード線とサ
ブワード選択線に分割し、サブワード線を選択するため
のサブワード線駆動回路を設けるようにすると、１つの
メインワード線に割り当てられた複数のサブワード線の
中の１つを選択するための選択線や、それを駆動するた
めの駆動回路が必要となり、これらを如何に効率よくメ
モリアレイ周辺にレイアウトするかが重要な課題となる
ものである。
式においては、専ら低消費電力化や高速動作化に向けら
れており、メモリチップの小型化には配慮がなさていな
いという問題がある。つまり、上記メインワード線とサ
ブワード選択線に分割し、サブワード線を選択するため
のサブワード線駆動回路を設けるようにすると、１つの
メインワード線に割り当てられた複数のサブワード線の
中の１つを選択するための選択線や、それを駆動するた
めの駆動回路が必要となり、これらを如何に効率よくメ
モリアレイ周辺にレイアウトするかが重要な課題となる
ものである。
【０００４】この発明の目的は、分割ワード線方式を採
用しつつ、高集積化を実現したダイナミック型ＲＡＭを
提供することにある。この発明の前記ならびにそのほか
の目的と新規な特徴は、本明細書の記述および添付図面
から明らかになるであろう。
用しつつ、高集積化を実現したダイナミック型ＲＡＭを
提供することにある。この発明の前記ならびにそのほか
の目的と新規な特徴は、本明細書の記述および添付図面
から明らかになるであろう。
【０００５】
【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、メインワード線の延長方向
に対して分割された長さとされ、かつ、上記メインワー
ド線と交差するビット線方向に対して複数配置され、複
数からなるメモリセルが接続されてなるサブワード線を
設け、上記メインワード線と平行するように設けられる
第１のサブワード選択線をサブアレイ上を延長させてワ
ード線の延長方向に並べられた複数のサブアレイに導
き、上記第１のサブワード選択線の対応するものと接続
されて上記メインワード線と直交するように延長される
第２のサブワード選択線を隣接するサブアレイのワード
線駆動回路領域まで延長させ、各サブアレイに対応して
設けられたサブワード線駆動回路において、上記メイン
ワード線と上記第２のサブワード選択線からの信号によ
りサブワード線の選択動作と非選択動作を行わせるよう
にする。
発明のうち代表的なものの概要を簡単に説明すれば、下
記の通りである。すなわち、メインワード線の延長方向
に対して分割された長さとされ、かつ、上記メインワー
ド線と交差するビット線方向に対して複数配置され、複
数からなるメモリセルが接続されてなるサブワード線を
設け、上記メインワード線と平行するように設けられる
第１のサブワード選択線をサブアレイ上を延長させてワ
ード線の延長方向に並べられた複数のサブアレイに導
き、上記第１のサブワード選択線の対応するものと接続
されて上記メインワード線と直交するように延長される
第２のサブワード選択線を隣接するサブアレイのワード
線駆動回路領域まで延長させ、各サブアレイに対応して
設けられたサブワード線駆動回路において、上記メイン
ワード線と上記第２のサブワード選択線からの信号によ
りサブワード線の選択動作と非選択動作を行わせるよう
にする。
【０００６】
【発明の実施の形態】図１には、この発明に係るダイナ
ミック型ＲＡＭの一実施例の概略レイアウト図が示され
ている。同図においては、ダイナミック型ＲＡＭを構成
する各回路ブロックのうち、この発明に関連する部分が
判るように示されており、それが公知の半導体集積回路
の製造技術により、単結晶シリコンのような１個の半導
体基板上において形成される。
ミック型ＲＡＭの一実施例の概略レイアウト図が示され
ている。同図においては、ダイナミック型ＲＡＭを構成
する各回路ブロックのうち、この発明に関連する部分が
判るように示されており、それが公知の半導体集積回路
の製造技術により、単結晶シリコンのような１個の半導
体基板上において形成される。
【０００７】この実施例では、特に制限されないが、メ
モリアレイは、全体として４個に分けられる。半導体チ
ップの長手方向に対して左右に２個ずつのメモリアレイ
が分けられて、中央部分１４にアドレス入力回路、デー
タ入出力回路及びボンディングパッド列からなる入出力
インターフェイス回路等が設けられる。これら中央部分
１４の両側のメモリアレイに接する部分には、カラムデ
コーダ領域１３が配置される。
モリアレイは、全体として４個に分けられる。半導体チ
ップの長手方向に対して左右に２個ずつのメモリアレイ
が分けられて、中央部分１４にアドレス入力回路、デー
タ入出力回路及びボンディングパッド列からなる入出力
インターフェイス回路等が設けられる。これら中央部分
１４の両側のメモリアレイに接する部分には、カラムデ
コーダ領域１３が配置される。
【０００８】上述のように半導体チップの長手方向に対
して左右に２個、上下に２個ずつに分けられた４個から
なる各メモリアレイにおいて、長手方向に対して上下中
央部にメインロウデコーダ領域１１が設けられる。この
メインロウデコーダの上下には、メインワードドライバ
領域が形成されて、上記上下に分けられたメモリアレイ
のメインワード線をそれぞれが駆動するようにされる。
上記メモリセルアレイ（サブアレイ）１５は、その拡大
図に示すように、メモリセルアレイ１５を挟んでセンス
アンプ領域１６、サブワードドライバ領域１７に囲まれ
て形成されるものである。上記センスアンプアンプ領域
と、上記サブワードドライバ領域の交差部は、交差領域
（クロスエリア）１８とされる。上記センスアンプ領域
に設けられるセンスアンプは、シェアードセンス方式に
より構成され、メモリセルアレイの両端に配置されるセ
ンスアンプを除いて、センスアンプを中心にして左右に
相補ビット線が設けられ、左右いずれかのメモリセルア
レイの相補ビット線に選択的に接続される。
して左右に２個、上下に２個ずつに分けられた４個から
なる各メモリアレイにおいて、長手方向に対して上下中
央部にメインロウデコーダ領域１１が設けられる。この
メインロウデコーダの上下には、メインワードドライバ
領域が形成されて、上記上下に分けられたメモリアレイ
のメインワード線をそれぞれが駆動するようにされる。
上記メモリセルアレイ（サブアレイ）１５は、その拡大
図に示すように、メモリセルアレイ１５を挟んでセンス
アンプ領域１６、サブワードドライバ領域１７に囲まれ
て形成されるものである。上記センスアンプアンプ領域
と、上記サブワードドライバ領域の交差部は、交差領域
（クロスエリア）１８とされる。上記センスアンプ領域
に設けられるセンスアンプは、シェアードセンス方式に
より構成され、メモリセルアレイの両端に配置されるセ
ンスアンプを除いて、センスアンプを中心にして左右に
相補ビット線が設けられ、左右いずれかのメモリセルア
レイの相補ビット線に選択的に接続される。
【０００９】この実施例のダイナミック型ＲＡＭは、特
に制限されないが、約６４Ｍ（メガ）ビットの記憶容量
を持つようにされる。上記のように半導体チップの長手
方向に対して左右に４個ずつのメモリアレイが分けられ
て、中央部分１４に同図では省略されているが、上記の
ようなアドレス入力回路、データ入出力回路等の入出力
インターフェイス回路等が設けられる。
に制限されないが、約６４Ｍ（メガ）ビットの記憶容量
を持つようにされる。上記のように半導体チップの長手
方向に対して左右に４個ずつのメモリアレイが分けられ
て、中央部分１４に同図では省略されているが、上記の
ようなアドレス入力回路、データ入出力回路等の入出力
インターフェイス回路等が設けられる。
【００１０】上述のように半導体チップの長手方向に対
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
メインワードドライバ１１が配置される。このメインワ
ードドライバ１１は、それを中心にして上下に振り分け
られた２個のメモリアレイに対応して設けられる。メイ
ンワードドライバ１１は、上記１つのメモリアレイを貫
通するように延長されるメインワード線の選択信号を形
成する。また、上記メインワードドライバ１１にサブワ
ード選択用のドライバも設けれら、後述するように上記
メインワード線と平行に延長されてサブワード選択線の
選択信号を形成する。
して左右に４個ずつに分けられたメモリアレイは、２個
ずつ組となって配置される。このように２個ずつ組とな
って配置された２つのメモリアレイは、その中央部分に
メインワードドライバ１１が配置される。このメインワ
ードドライバ１１は、それを中心にして上下に振り分け
られた２個のメモリアレイに対応して設けられる。メイ
ンワードドライバ１１は、上記１つのメモリアレイを貫
通するように延長されるメインワード線の選択信号を形
成する。また、上記メインワードドライバ１１にサブワ
ード選択用のドライバも設けれら、後述するように上記
メインワード線と平行に延長されてサブワード選択線の
選択信号を形成する。
【００１１】拡大図として示された１つのメモリセルア
レイ１５は、図示しないがサブワード線が２５６本と、
それと直交する相補ビット線（又はデータ線）が２５６
対とされる。上記１つのメモリアレイにおいて、上記メ
モリセルアレイ（サブアレイ）１５がワードビット線方
向に１６個設けられるから、全体としての上記サブワー
ド線は約４Ｋ分設けられ、ワード線方向に８個設けられ
るから、相補ビット線は全体として約２Ｋ分設けられ
る。このようなメモリアレイが全体で８個設けられるか
ら、全体では８×２Ｋ×４Ｋ＝６４Ｍビットのような大
記憶容量を持つようにされる。
レイ１５は、図示しないがサブワード線が２５６本と、
それと直交する相補ビット線（又はデータ線）が２５６
対とされる。上記１つのメモリアレイにおいて、上記メ
モリセルアレイ（サブアレイ）１５がワードビット線方
向に１６個設けられるから、全体としての上記サブワー
ド線は約４Ｋ分設けられ、ワード線方向に８個設けられ
るから、相補ビット線は全体として約２Ｋ分設けられ
る。このようなメモリアレイが全体で８個設けられるか
ら、全体では８×２Ｋ×４Ｋ＝６４Ｍビットのような大
記憶容量を持つようにされる。
【００１２】上記１つのメモリアレイは、メインワード
線方向に対して８個に分割される。かかる分割されたメ
モリセルアレイ１５毎にサブワードドライバ（サブワー
ド線駆動回路）１７が設けられる。サブワードドライバ
１７は、メインワード線に対して１／８の長さに分割さ
れ、それと平行に延長されるサブワード線の選択信号を
形成する。この実施例では、メインワード線の数を減ら
すために、言い換えるならば、メインワード線の配線ピ
ッチを緩やかにするために、特に制限されないが、１つ
のメインワード線に対して、相補ビット線方向に８本か
らなるサブワード線を配置させる。このようにメインワ
ード線方向には８本に分割され、及び相補ビット線方向
に対して８本ずつが割り当てられたサブワード線の中か
ら１本のサブワード線を選択するために、サブワード選
択ドライバが配置される。このサブワード選択ドライバ
は、上記サブワードドライバの配列方向に延長される８
本のサブワード選択線の中から１つを選択する選択信号
を形成する。
線方向に対して８個に分割される。かかる分割されたメ
モリセルアレイ１５毎にサブワードドライバ（サブワー
ド線駆動回路）１７が設けられる。サブワードドライバ
１７は、メインワード線に対して１／８の長さに分割さ
れ、それと平行に延長されるサブワード線の選択信号を
形成する。この実施例では、メインワード線の数を減ら
すために、言い換えるならば、メインワード線の配線ピ
ッチを緩やかにするために、特に制限されないが、１つ
のメインワード線に対して、相補ビット線方向に８本か
らなるサブワード線を配置させる。このようにメインワ
ード線方向には８本に分割され、及び相補ビット線方向
に対して８本ずつが割り当てられたサブワード線の中か
ら１本のサブワード線を選択するために、サブワード選
択ドライバが配置される。このサブワード選択ドライバ
は、上記サブワードドライバの配列方向に延長される８
本のサブワード選択線の中から１つを選択する選択信号
を形成する。
【００１３】上記１つのメモリアレイに着目すると、１
つのメインワード線に割り当てられる８個のメモリセル
アレイからそれぞれ１本のサブワード選択線が選択され
る結果、１本のメインワード線に属する８×６＝６４本
のサブワード線の中から８つのサブワード線が選択され
る。上記のようにメインワード線方向に２Ｋ（２０４
８）のメモリセルが設けられるので、１つのサブワード
線には、２０４８／８＝２５６個のメモリセルが接続さ
れることとなる。この様にダイナミック型ＲＡＭにおい
ては、リフレッシュ動作（例えばセルフリフレッシュモ
ード）を効率的に行うことを考慮して、１本のメインワ
ード線に対応する８本のサブワード線が選択状態とされ
る。なお、１本のメインワード線に対応する１本のサブ
ワード線を選択状態とする構成にしてもよい。その場合
には、新たな選択信号線が必要であるが、ダイナミック
型ＲＡＭの低消費電力化を図ることができる。
つのメインワード線に割り当てられる８個のメモリセル
アレイからそれぞれ１本のサブワード選択線が選択され
る結果、１本のメインワード線に属する８×６＝６４本
のサブワード線の中から８つのサブワード線が選択され
る。上記のようにメインワード線方向に２Ｋ（２０４
８）のメモリセルが設けられるので、１つのサブワード
線には、２０４８／８＝２５６個のメモリセルが接続さ
れることとなる。この様にダイナミック型ＲＡＭにおい
ては、リフレッシュ動作（例えばセルフリフレッシュモ
ード）を効率的に行うことを考慮して、１本のメインワ
ード線に対応する８本のサブワード線が選択状態とされ
る。なお、１本のメインワード線に対応する１本のサブ
ワード線を選択状態とする構成にしてもよい。その場合
には、新たな選択信号線が必要であるが、ダイナミック
型ＲＡＭの低消費電力化を図ることができる。
【００１４】上記のように１つのメモリアレイは、相補
ビット線方向に対して４Ｋビットの記憶容量を持つ。し
かしながら、１つの相補ビット線に対して４Ｋものメモ
リセルを接続すると、相補ビット線の寄生容量が増大
し、微細な情報記憶用キャパシタとの容量比により読み
出される信号レベルが得られなくなってしまうために、
相補ビット線方向に対しても１６分割される。つまり、
太い黒線で示されたセンスアンプ１６により 相補ビッ
ト線が１６分割に分割される。特に制限されないが、セ
ンスアンプ１６は、シェアードセンス方式により構成さ
れ、メモリアレイの両端に配置されるセンスアンプ１６
を除いて、センスアンプ１６を中心にして左右に相補ビ
ット線が設けられ、左右いずれかの相補ビット線に選択
的に接続される。
ビット線方向に対して４Ｋビットの記憶容量を持つ。し
かしながら、１つの相補ビット線に対して４Ｋものメモ
リセルを接続すると、相補ビット線の寄生容量が増大
し、微細な情報記憶用キャパシタとの容量比により読み
出される信号レベルが得られなくなってしまうために、
相補ビット線方向に対しても１６分割される。つまり、
太い黒線で示されたセンスアンプ１６により 相補ビッ
ト線が１６分割に分割される。特に制限されないが、セ
ンスアンプ１６は、シェアードセンス方式により構成さ
れ、メモリアレイの両端に配置されるセンスアンプ１６
を除いて、センスアンプ１６を中心にして左右に相補ビ
ット線が設けられ、左右いずれかの相補ビット線に選択
的に接続される。
【００１５】図２には、この発明に係るダイナミック型
ＲＡＭを説明するための概略レイアウト図が示されてい
る。同図には、メモリチップ全体の概略レイアウトと、
８分割された１つのメモリアレイのレイアウトが示され
ている。同図は、図１の実施例を別の観点から図示した
ものである。つまり、図１と同様にメモリチップは、長
手方向（ワード線方向）対して左右に２個ずつのメモリ
アレイ（Array)に分けられて、その長方向における中央
部分には複数らなるボンディングパッド及び周辺回路
（Bonding Pad & perifheral Circuit) が設けられる。
２個ずつのメモリアレイは、それぞれが約８Ｍビットの
記憶容量を持つようにされるものであり、そのうちの一
方が拡大して示されているように、ワード線方向に８分
割され、ビット線方向に１６分割されたサブアレイが設
けられる。上記サブアレイのビット線方向の両側には、
上記ビット線方向に対してセンスアンプ（Sence Amplif
ier)が配置される。上記サブアレイのワード線方向の両
側には、サブワードドライバ（Sub-Word Driver)が配置
される。
ＲＡＭを説明するための概略レイアウト図が示されてい
る。同図には、メモリチップ全体の概略レイアウトと、
８分割された１つのメモリアレイのレイアウトが示され
ている。同図は、図１の実施例を別の観点から図示した
ものである。つまり、図１と同様にメモリチップは、長
手方向（ワード線方向）対して左右に２個ずつのメモリ
アレイ（Array)に分けられて、その長方向における中央
部分には複数らなるボンディングパッド及び周辺回路
（Bonding Pad & perifheral Circuit) が設けられる。
２個ずつのメモリアレイは、それぞれが約８Ｍビットの
記憶容量を持つようにされるものであり、そのうちの一
方が拡大して示されているように、ワード線方向に８分
割され、ビット線方向に１６分割されたサブアレイが設
けられる。上記サブアレイのビット線方向の両側には、
上記ビット線方向に対してセンスアンプ（Sence Amplif
ier)が配置される。上記サブアレイのワード線方向の両
側には、サブワードドライバ（Sub-Word Driver)が配置
される。
【００１６】上記１つのメモリアレイには、全体で４０
９６本のワード線と２０４８対の相補ビット線が設けら
れる。これにより、全体で約８Ｍビットの記憶容量を持
つようにされる。上記のように４０９６本のワード線が
１６個のサブアレイに分割して配置されるので、１つの
サブアレイには２５６本のワード線（サブワード線）が
設けられる。また、上記のように２０４８対の相補ビッ
ト線が８個のサブアレイに分割して配置されるので、１
つのサブアレイには２５６対の相補ビット線が設けられ
る。
９６本のワード線と２０４８対の相補ビット線が設けら
れる。これにより、全体で約８Ｍビットの記憶容量を持
つようにされる。上記のように４０９６本のワード線が
１６個のサブアレイに分割して配置されるので、１つの
サブアレイには２５６本のワード線（サブワード線）が
設けられる。また、上記のように２０４８対の相補ビッ
ト線が８個のサブアレイに分割して配置されるので、１
つのサブアレイには２５６対の相補ビット線が設けられ
る。
【００１７】メモリアレイの左側には、その左側のメモ
リアレイと共通に設けられる前記メインロウデコーダに
対応して、アレイコントロール（Array control)回路及
びメインワードドライバ(Main Word dricer)が設けられ
る。上記アレイコントロール回路には、第１のサブワー
ド選択線を駆動するドライバが設けられる。上記メモリ
アレイには、上記８分割されたサブアレイを貫通するよ
うに延長されるメインワード線が配置される。上記メイ
ンワードドライバは、上記メインワード線を駆動する。
上記メインワード線と同様に第１のサブワード選択線も
上記８分割されたサブアレイを貫通するように延長され
る。メモリアレイの上部には、Ｙデコーダ（YDecoder)
及びＹ選択線ドライバ（YSdriver) が設けられる。
リアレイと共通に設けられる前記メインロウデコーダに
対応して、アレイコントロール（Array control)回路及
びメインワードドライバ(Main Word dricer)が設けられ
る。上記アレイコントロール回路には、第１のサブワー
ド選択線を駆動するドライバが設けられる。上記メモリ
アレイには、上記８分割されたサブアレイを貫通するよ
うに延長されるメインワード線が配置される。上記メイ
ンワードドライバは、上記メインワード線を駆動する。
上記メインワード線と同様に第１のサブワード選択線も
上記８分割されたサブアレイを貫通するように延長され
る。メモリアレイの上部には、Ｙデコーダ（YDecoder)
及びＹ選択線ドライバ（YSdriver) が設けられる。
【００１８】図３には、この発明に係るダイナミック型
ＲＡＭにおけるサブアレイとその周辺回路の一実施例の
概略レイアウト図が示されている。同図には、図２に示
されたメモリアレイの中の斜線を付した位置に配置され
た４つのサブアレイＳＢＡＲＹが代表として例示的に示
されている。同図においては、サブアレイＳＢＡＲＹが
形成される領域には斜線を付すことによって、その周辺
に設けられサブワードドライバ領域、センスアンプ領域
及びクロスエリアとを区別するものである。
ＲＡＭにおけるサブアレイとその周辺回路の一実施例の
概略レイアウト図が示されている。同図には、図２に示
されたメモリアレイの中の斜線を付した位置に配置され
た４つのサブアレイＳＢＡＲＹが代表として例示的に示
されている。同図においては、サブアレイＳＢＡＲＹが
形成される領域には斜線を付すことによって、その周辺
に設けられサブワードドライバ領域、センスアンプ領域
及びクロスエリアとを区別するものである。
【００１９】サブアレイＳＢＡＲＹは、４種類に分けら
れる。つまり、ワード線の延長方向を水平方向とする
と、右下に配置されるサブアレイＳＢＡＲＹは、サブワ
ード線ＳＷＬが２５６本配置され、相補ビット線対は２
５６対から構成される。それ故、上記２５６本のサブワ
ード線ＳＷＬに対応した２５６個のサブワードドライバ
ＳＷＤは、かかるサブアレイの左右に１２８個ずつに分
割して配置される。上記２５６対の相補ビット線ＢＬに
対応して設けられる２５６個のセンスアンプＳＡは、前
記のようなシェアードセンスアンプ方式とされ、かかる
サブアレイの上下に１２８個ずつに分割して配置され
る。
れる。つまり、ワード線の延長方向を水平方向とする
と、右下に配置されるサブアレイＳＢＡＲＹは、サブワ
ード線ＳＷＬが２５６本配置され、相補ビット線対は２
５６対から構成される。それ故、上記２５６本のサブワ
ード線ＳＷＬに対応した２５６個のサブワードドライバ
ＳＷＤは、かかるサブアレイの左右に１２８個ずつに分
割して配置される。上記２５６対の相補ビット線ＢＬに
対応して設けられる２５６個のセンスアンプＳＡは、前
記のようなシェアードセンスアンプ方式とされ、かかる
サブアレイの上下に１２８個ずつに分割して配置され
る。
【００２０】上記のように右上配置されるサブアレイＳ
ＢＡＲＹは、正規のサブワード線ＳＷＬが２５６本に加
えて、８本の予備ワード線が設けられる。それ故、上記
２５６＋８本のサブワード線ＳＷＬに対応した２６４個
のサブワードドライバＳＷＤは、かかるサブアレイの左
右に１３２個ずつに分割して配置される。上記のように
右下のサブアレイが２５６対の相補ビット線ＢＬからな
り、上記同様に１２８個のセンスアンプが上下に配置さ
れる。上記右側の上下に配置されるサブアレイＳＢＡＲ
Ｙに形成される１２８対の相補ビット線は、それに挟ま
れたセンスアンプＳＡに対してシェアードスイッチＭＯ
ＳＦＥＴを介して共通に接続される。
ＢＡＲＹは、正規のサブワード線ＳＷＬが２５６本に加
えて、８本の予備ワード線が設けられる。それ故、上記
２５６＋８本のサブワード線ＳＷＬに対応した２６４個
のサブワードドライバＳＷＤは、かかるサブアレイの左
右に１３２個ずつに分割して配置される。上記のように
右下のサブアレイが２５６対の相補ビット線ＢＬからな
り、上記同様に１２８個のセンスアンプが上下に配置さ
れる。上記右側の上下に配置されるサブアレイＳＢＡＲ
Ｙに形成される１２８対の相補ビット線は、それに挟ま
れたセンスアンプＳＡに対してシェアードスイッチＭＯ
ＳＦＥＴを介して共通に接続される。
【００２１】上記のように左下配置されるサブアレイＳ
ＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様にサ
ブワード線ＳＷＬが２５６本により構成される。上記同
様に１２８個のサブワードドライバが分割して配置され
る。上記下側左右に配置されたサブアレイＳＢＡＲＹの
１２８本のサブワード線ＳＷＬは、それに挟まれた領域
に形成された１２８個のサブワードドライバＳＷＤに対
して共通に接続される。上記のように左下配置されるサ
ブアレイＳＢＡＲＹは、２５６対からなる正規の相補ビ
ット線ＢＬに加えて、４対の予備ビット線４ＲＥＤが設
けられる。それ故、上記２６０対からなる相補ビット線
ＢＬに対応した２６０個のセンスアンプＳＡは、かかる
サブアレイの上下に１３０個ずつに分割して配置され
る。
ＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様にサ
ブワード線ＳＷＬが２５６本により構成される。上記同
様に１２８個のサブワードドライバが分割して配置され
る。上記下側左右に配置されたサブアレイＳＢＡＲＹの
１２８本のサブワード線ＳＷＬは、それに挟まれた領域
に形成された１２８個のサブワードドライバＳＷＤに対
して共通に接続される。上記のように左下配置されるサ
ブアレイＳＢＡＲＹは、２５６対からなる正規の相補ビ
ット線ＢＬに加えて、４対の予備ビット線４ＲＥＤが設
けられる。それ故、上記２６０対からなる相補ビット線
ＢＬに対応した２６０個のセンスアンプＳＡは、かかる
サブアレイの上下に１３０個ずつに分割して配置され
る。
【００２２】上記のように左上配置されるサブアレイＳ
ＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様に正
規のサブワード線ＳＷＬが２５６本に予備サブワード線
Ｒが８本設けられ、下隣接のサブアレイと同様に正規の
相補ビット線対の２５６対にに加えて、予備のビット線
が４対設けられるので、サブワードドライバは、左右に
１３２個ずつ分割して配置され、センスアンプＳＡは１
３０ずつが上下に分割して配置される。
ＢＡＲＹは、右隣接のサブアレイＳＢＡＲＹと同様に正
規のサブワード線ＳＷＬが２５６本に予備サブワード線
Ｒが８本設けられ、下隣接のサブアレイと同様に正規の
相補ビット線対の２５６対にに加えて、予備のビット線
が４対設けられるので、サブワードドライバは、左右に
１３２個ずつ分割して配置され、センスアンプＳＡは１
３０ずつが上下に分割して配置される。
【００２３】メインワード線ＭＷＬは、その１つが代表
として例示的に示されているように延長される。また、
カラム選択線ＹＳは、その１つが代表とて例示的に示さ
れるように延長される。上記メインワード線ＭＷＬと平
行にサブワード線ＳＷＬが配置され、上記カラム選択線
ＹＳと平行に相補ビット線ＢＬ（図示ぜす）が配置され
るものである。この実施例では、特に制限されないが、
上記４つのサブアレイを基本単位として、図２のように
８Ｍビット分のメモリアレイでは、ビット線方向には８
組のサブアレイが形成され、ワード線方向には４組のサ
ブアレイが構成される。１組のサブアレイが４個で構成
されるから、上記８Ｍビットのメモリアレイでは、８×
４×４＝１２８個のサブアレイが設けられる。上記８Ｍ
ビットのメモリアレイがチップ全体では８個設けられる
から、メモリチップ全体では１２８×８＝１０２４個も
のサブアレイが形成されるものである。
として例示的に示されているように延長される。また、
カラム選択線ＹＳは、その１つが代表とて例示的に示さ
れるように延長される。上記メインワード線ＭＷＬと平
行にサブワード線ＳＷＬが配置され、上記カラム選択線
ＹＳと平行に相補ビット線ＢＬ（図示ぜす）が配置され
るものである。この実施例では、特に制限されないが、
上記４つのサブアレイを基本単位として、図２のように
８Ｍビット分のメモリアレイでは、ビット線方向には８
組のサブアレイが形成され、ワード線方向には４組のサ
ブアレイが構成される。１組のサブアレイが４個で構成
されるから、上記８Ｍビットのメモリアレイでは、８×
４×４＝１２８個のサブアレイが設けられる。上記８Ｍ
ビットのメモリアレイがチップ全体では８個設けられる
から、メモリチップ全体では１２８×８＝１０２４個も
のサブアレイが形成されるものである。
【００２４】上記４個からなるサブアレイに対して、８
本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワ
ード線ＭＷＬと同様に４組（８個）のサブアレイを貫通
するように延長される。そして、サブワード選択線ＦＸ
０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂか
らなる４本とが上下のサブアレイ上に分けて延長させる
ようにする。このように２つのサブアレイに対して１組
のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、か
つ、それらをサブアレイ上を延長させるようにする理由
は、メモリチップサイズの小型化を図るためである。
本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂが、メインワ
ード線ＭＷＬと同様に４組（８個）のサブアレイを貫通
するように延長される。そして、サブワード選択線ＦＸ
０Ｂ〜ＦＸ３Ｂからなる４本と、ＦＸ４Ｂ〜ＦＸ７Ｂか
らなる４本とが上下のサブアレイ上に分けて延長させる
ようにする。このように２つのサブアレイに対して１組
のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、か
つ、それらをサブアレイ上を延長させるようにする理由
は、メモリチップサイズの小型化を図るためである。
【００２５】つまり、各サブアレイに対して上記８本の
サブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しか
もそれをセンスアンプエリア上に配線チャンネルに形成
した場合、図２のメモリアレイのよううに１６個ものサ
ブアレイが上下のメモリアレイにおいて合計３２個も配
置されるために、８×３２＝２５６本分もの配線チャン
ネルが必要になるものである。これに対して、上記の実
施例では、配線そのものが、２つのサブアレイに対して
上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り
当て、しかも、それをサブアレイ上を通過するように配
置させることにより、格別な配線チャンネルを設けるこ
となく形成することができる。
サブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り当て、しか
もそれをセンスアンプエリア上に配線チャンネルに形成
した場合、図２のメモリアレイのよううに１６個ものサ
ブアレイが上下のメモリアレイにおいて合計３２個も配
置されるために、８×３２＝２５６本分もの配線チャン
ネルが必要になるものである。これに対して、上記の実
施例では、配線そのものが、２つのサブアレイに対して
上記８本のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂを割り
当て、しかも、それをサブアレイ上を通過するように配
置させることにより、格別な配線チャンネルを設けるこ
となく形成することができる。
【００２６】そもそも、サブアレイ上には、８本のサブ
ワード線に対して１本のメインワード線が設けられるも
のであり、その８本の中の１本のサブワード線を選択す
るためにサブワード選択線が必要になるものである。メ
モリセルのピッチに合わせて形成されるサブワード線の
８本分に１本の割り合いでメインワード線が形成される
ものであるために、メインワード線の配線ピッチは緩や
かになっている。したがって、メインワード線と同じ配
線層を利用して、上記サブワード選択線をメインワード
線の間に形成することは比較的容易にできるものであ
る。
ワード線に対して１本のメインワード線が設けられるも
のであり、その８本の中の１本のサブワード線を選択す
るためにサブワード選択線が必要になるものである。メ
モリセルのピッチに合わせて形成されるサブワード線の
８本分に１本の割り合いでメインワード線が形成される
ものであるために、メインワード線の配線ピッチは緩や
かになっている。したがって、メインワード線と同じ配
線層を利用して、上記サブワード選択線をメインワード
線の間に形成することは比較的容易にできるものであ
る。
【００２７】この実施例のサブワードドライバは、後述
するように上記サブワード選択線ＦＸ０Ｂ等を通して供
給される選択信号と、それを反転させた選択信号とを用
いて１つのサブワード線ＳＷＬを選択する構成を採る。
そして、サブワードドライバは、それを中心として左右
に配置されるサブアレイのサブワード線ＳＷＬを同時に
選択するような構成を採るものである。そのため、上記
のように２つのサブアレイに対しては、１２８×２＝２
５６個ものサブワードドライバに対して、上記４本のサ
ブワード選択線を割り振って供給する。つまり、サブワ
ード選択線ＦＸ０Ｂに着目すると、２５６÷４＝６４個
ものサブワードドライバに選択信号を供給する必要があ
る。
するように上記サブワード選択線ＦＸ０Ｂ等を通して供
給される選択信号と、それを反転させた選択信号とを用
いて１つのサブワード線ＳＷＬを選択する構成を採る。
そして、サブワードドライバは、それを中心として左右
に配置されるサブアレイのサブワード線ＳＷＬを同時に
選択するような構成を採るものである。そのため、上記
のように２つのサブアレイに対しては、１２８×２＝２
５６個ものサブワードドライバに対して、上記４本のサ
ブワード選択線を割り振って供給する。つまり、サブワ
ード選択線ＦＸ０Ｂに着目すると、２５６÷４＝６４個
ものサブワードドライバに選択信号を供給する必要があ
る。
【００２８】上記メインワード線ＭＷＬと平行に延長さ
れるものを第１のサブワード選択線ＦＸ０Ｂとすると、
左上部のクロスエリアに設けられ，上記第１のサブワー
ド選択線ＦＸ０Ｂからの選択信号を受けるサブワード選
択線駆動回路ＦＸＤを介して、上記上下に配列される６
４個のサブワードドライバに選択信号を供給する第２の
サブワード線ＦＸ０が設けられる。上記第１のサブワー
ド選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及びサブ
ワード線ＳＷＬと平行に延長されるのに対して上記第２
のサブワード選択線は、それと直交するカラム選択線Ｙ
Ｓ及び相補ビット線ＢＬと平行に延長される。上記８本
の第１のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂに対し
て、上記第２のサブワード選択線ＦＸ０〜ＦＸ７は、偶
数ＦＸ０，２，４，６と、奇数ＦＸ１，３，５，７とに
分割されてサブアレイＳＢＡＲＹの左右に設けられたサ
ブワードドライバＳＷＤに振り分けられて配置される。
れるものを第１のサブワード選択線ＦＸ０Ｂとすると、
左上部のクロスエリアに設けられ，上記第１のサブワー
ド選択線ＦＸ０Ｂからの選択信号を受けるサブワード選
択線駆動回路ＦＸＤを介して、上記上下に配列される６
４個のサブワードドライバに選択信号を供給する第２の
サブワード線ＦＸ０が設けられる。上記第１のサブワー
ド選択線ＦＸ０Ｂは上記メインワード線ＭＷＬ及びサブ
ワード線ＳＷＬと平行に延長されるのに対して上記第２
のサブワード選択線は、それと直交するカラム選択線Ｙ
Ｓ及び相補ビット線ＢＬと平行に延長される。上記８本
の第１のサブワード選択線ＦＸ０Ｂ〜ＦＸ７Ｂに対し
て、上記第２のサブワード選択線ＦＸ０〜ＦＸ７は、偶
数ＦＸ０，２，４，６と、奇数ＦＸ１，３，５，７とに
分割されてサブアレイＳＢＡＲＹの左右に設けられたサ
ブワードドライバＳＷＤに振り分けられて配置される。
【００２９】上記サブワード選択線駆動回路ＦＸＤは、
同図において■で示したように、１つのクロスエリアの
上下に２個ずつ分配して配置される。つまり、上記のよ
うに左上部のクロスエリアでは、下側に配置されたサブ
ワード選択線駆動回路が上記第１のサブワード選択線Ｆ
Ｘ０Ｂに対応され、左中間部のクロスエリアに設けられ
た２つのサブワード選択線駆動回路ＦＸＤが、第１のサ
ブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下
部のクロスエリアに設けられた上側に配置されたサブワ
ード選択線駆動回路が上記第１のサブワード選択線ＦＸ
６Ｂに対応される。
同図において■で示したように、１つのクロスエリアの
上下に２個ずつ分配して配置される。つまり、上記のよ
うに左上部のクロスエリアでは、下側に配置されたサブ
ワード選択線駆動回路が上記第１のサブワード選択線Ｆ
Ｘ０Ｂに対応され、左中間部のクロスエリアに設けられ
た２つのサブワード選択線駆動回路ＦＸＤが、第１のサ
ブワード選択線ＦＸ２Ｂと、ＦＸ４Ｂに対応され、左下
部のクロスエリアに設けられた上側に配置されたサブワ
ード選択線駆動回路が上記第１のサブワード選択線ＦＸ
６Ｂに対応される。
【００３０】中央上部のクロスエリアでは、下側に配置
されたサブワード選択線駆動回路が上記第１のサブワー
ド選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリ
アに設けられた２つのサブワード選択線駆動回路ＦＸＤ
が、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対
応され、中央下部のクロスエリアに設けられた上側に配
置されたサブワード選択線駆動回路が上記第１のサブワ
ード選択線ＦＸ７Ｂに対応される。そして、右上部のク
ロスエリアでは、下側に配置されたサブワード選択線駆
動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応さ
れ、右中間部のクロスエリアに設けられた２つのサブワ
ード選択線駆動回路ＦＸＤが、第１のサブワード選択線
ＦＸ２Ｂと、ＦＸ４Ｂに対応され、右下部のクロスエリ
アに設けられた上側に配置されたサブワード選択線駆動
回路が上記第１のサブワード選択線ＦＸ６Ｂに対応され
る。このようにメモリアレイの端部に設けられたサブワ
ードドライバは、その右側にはサブアレイが存在しない
から、左側だけのサブワード線ＳＷＬを駆動する。
されたサブワード選択線駆動回路が上記第１のサブワー
ド選択線ＦＸ１Ｂに対応され、中央中間部のクロスエリ
アに設けられた２つのサブワード選択線駆動回路ＦＸＤ
が、第１のサブワード選択線ＦＸ３Ｂと、ＦＸ５Ｂに対
応され、中央下部のクロスエリアに設けられた上側に配
置されたサブワード選択線駆動回路が上記第１のサブワ
ード選択線ＦＸ７Ｂに対応される。そして、右上部のク
ロスエリアでは、下側に配置されたサブワード選択線駆
動回路が上記第１のサブワード選択線ＦＸ０Ｂに対応さ
れ、右中間部のクロスエリアに設けられた２つのサブワ
ード選択線駆動回路ＦＸＤが、第１のサブワード選択線
ＦＸ２Ｂと、ＦＸ４Ｂに対応され、右下部のクロスエリ
アに設けられた上側に配置されたサブワード選択線駆動
回路が上記第１のサブワード選択線ＦＸ６Ｂに対応され
る。このようにメモリアレイの端部に設けられたサブワ
ードドライバは、その右側にはサブアレイが存在しない
から、左側だけのサブワード線ＳＷＬを駆動する。
【００３１】この実施例のようにサブアレイ上のメイン
ワード線のピッチの間にサブワード選択線を配置する構
成では、格別な配線チャンネルが不要にできるから、１
つのサブアレイに８本のサブワード選択線を配置するよ
うにしてもメモリチップがお大きくなることはない。し
かしながら、上記のようなサブワード選択線駆動回路Ｆ
ＸＤを形成するために領域が増大し、高集積化を妨げる
こととなる。つまり、上記クロスエリアには、同図にお
いて点線で示したようなメイン入出力線ＭＩＯやサブ入
出力線ＬＩＯに対応して設けられるスイッチ回路ＩＯＳ
Ｗや、センスアンプを駆動するパワーＭＯＳＦＥＴ、シ
ェアードスイッチＭＯＳＦＥＴを駆動するための駆動回
路、プリチャージＭＯＳＦＥＴを駆動する駆動回路等の
周辺回路が形成されるために面積的な余裕が無いからで
ある。
ワード線のピッチの間にサブワード選択線を配置する構
成では、格別な配線チャンネルが不要にできるから、１
つのサブアレイに８本のサブワード選択線を配置するよ
うにしてもメモリチップがお大きくなることはない。し
かしながら、上記のようなサブワード選択線駆動回路Ｆ
ＸＤを形成するために領域が増大し、高集積化を妨げる
こととなる。つまり、上記クロスエリアには、同図にお
いて点線で示したようなメイン入出力線ＭＩＯやサブ入
出力線ＬＩＯに対応して設けられるスイッチ回路ＩＯＳ
Ｗや、センスアンプを駆動するパワーＭＯＳＦＥＴ、シ
ェアードスイッチＭＯＳＦＥＴを駆動するための駆動回
路、プリチャージＭＯＳＦＥＴを駆動する駆動回路等の
周辺回路が形成されるために面積的な余裕が無いからで
ある。
【００３２】後述するようにサブワードドライバにおい
ては、上記第２のサブワード選択線ＦＸ０〜４等には、
それと平行に第１サブワード選択線ＦＸ０Ｂ〜４Ｂに対
応した選択信号を通す配線が設けられるものであるが、
その負荷が後述するように小さいので、上記第２のサブ
ワード選択線ＦＸ０〜４のように格別なドライバＦＸＤ
を設けることなく、上記第１サブワード選択線ＦＸ０Ｂ
〜４Ｂと直接接続される配線によって構成される。ただ
し、その配線層は上記第２のサブワード選択線ＦＸ０〜
４と同じものが用いられる。
ては、上記第２のサブワード選択線ＦＸ０〜４等には、
それと平行に第１サブワード選択線ＦＸ０Ｂ〜４Ｂに対
応した選択信号を通す配線が設けられるものであるが、
その負荷が後述するように小さいので、上記第２のサブ
ワード選択線ＦＸ０〜４のように格別なドライバＦＸＤ
を設けることなく、上記第１サブワード選択線ＦＸ０Ｂ
〜４Ｂと直接接続される配線によって構成される。ただ
し、その配線層は上記第２のサブワード選択線ＦＸ０〜
４と同じものが用いられる。
【００３３】図４には、上記サブアレイのメインワード
線とサブワード線との関係を説明するための要部ブロッ
ク図が示されている。同図は、主に回路動作を説明する
ものであり、前記のようなサブワード選択線の幾何学的
な配置を無視してサブワード選択線ＦＸ０Ｂ〜７Ｂを纏
めて表している。同図においては、サブワード線の選択
動作を説明するために２本のメインワード線ＭＷＬ０と
ＭＷＬ１が代表として示されている。これらのメインワ
ード線ＭＷＬ０は、メインワードドライバＭＷＤ０によ
り選択される。他のメインワード線ＭＷＬ１は、上記同
様なメインワードドライバにより同様に選択される。
線とサブワード線との関係を説明するための要部ブロッ
ク図が示されている。同図は、主に回路動作を説明する
ものであり、前記のようなサブワード選択線の幾何学的
な配置を無視してサブワード選択線ＦＸ０Ｂ〜７Ｂを纏
めて表している。同図においては、サブワード線の選択
動作を説明するために２本のメインワード線ＭＷＬ０と
ＭＷＬ１が代表として示されている。これらのメインワ
ード線ＭＷＬ０は、メインワードドライバＭＷＤ０によ
り選択される。他のメインワード線ＭＷＬ１は、上記同
様なメインワードドライバにより同様に選択される。
【００３４】上記１つのメインワード線ＭＷＬ０には、
それの延長方向に対して８組のサブワード線が設けられ
る。同図には、そのうちの２組のサブワード線が代表と
して例示的に示されている。サブワード線は、偶数０〜
６と奇数１〜７の合計８本のサブワード線が１つのサブ
アレイに交互に配置される。メインワードドライバに隣
接する偶数０〜６と、メインワード線の遠端側（ワード
ドライバの反対側）に配置される奇数１〜７を除いて、
サブアレイ間に配置されるサブワードドライバは、それ
を中心にした左右のサブアレイのサブワード線を駆動す
る。
それの延長方向に対して８組のサブワード線が設けられ
る。同図には、そのうちの２組のサブワード線が代表と
して例示的に示されている。サブワード線は、偶数０〜
６と奇数１〜７の合計８本のサブワード線が１つのサブ
アレイに交互に配置される。メインワードドライバに隣
接する偶数０〜６と、メインワード線の遠端側（ワード
ドライバの反対側）に配置される奇数１〜７を除いて、
サブアレイ間に配置されるサブワードドライバは、それ
を中心にした左右のサブアレイのサブワード線を駆動す
る。
【００３５】これにより、前記のようにサブアレイとし
ては、８分割されるが、上記のように実質的にサブワー
ドドライバＳＷＤにより２つのサブアレイに対応したサ
ブワード線が同時に選択されるので、実質的には上記サ
ブアレイが４組に分けられることとなる。上記のように
サブワード線ＳＷＬを偶数０〜６と偶数１〜７に分け、
それぞれメモリブロックの両側にサブワードドライバＳ
ＷＤを配置する構成では、メモリセルの配置に合わせて
高密度に配置されるサブワード線ＳＷＬの実質的なピッ
チがサブワードドライバＳＷＤの中で２倍に緩和でき、
サブワードドライバＳＷＤとサブワード線ＳＷＬとを効
率よく半導体チップ上にレイアウトすることができる。
ては、８分割されるが、上記のように実質的にサブワー
ドドライバＳＷＤにより２つのサブアレイに対応したサ
ブワード線が同時に選択されるので、実質的には上記サ
ブアレイが４組に分けられることとなる。上記のように
サブワード線ＳＷＬを偶数０〜６と偶数１〜７に分け、
それぞれメモリブロックの両側にサブワードドライバＳ
ＷＤを配置する構成では、メモリセルの配置に合わせて
高密度に配置されるサブワード線ＳＷＬの実質的なピッ
チがサブワードドライバＳＷＤの中で２倍に緩和でき、
サブワードドライバＳＷＤとサブワード線ＳＷＬとを効
率よく半導体チップ上にレイアウトすることができる。
【００３６】この実施例では、上記サブワードドライバ
ＳＷＤは、４本のサブワード線０〜６（１〜７）に対し
て共通にメインワード線ＭＷＬから選択信号を供給す
る。上記４つのサブワード線の中から１つのサブワード
線を選択するためのサブワード選択線ＦＸＢが設けられ
る。サブワード選択線は、ＦＸＢ０〜ＦＸＢ７の８本か
ら構成され、そのうちの偶数ＦＸＢ０〜ＦＸＢ６が上記
偶数列のサブワードドライバ０〜６に供給され、そのう
ち奇数ＦＸＢ１〜ＦＸＢ７が上記奇数列のサブワードド
ライバ１〜７に供給される。
ＳＷＤは、４本のサブワード線０〜６（１〜７）に対し
て共通にメインワード線ＭＷＬから選択信号を供給す
る。上記４つのサブワード線の中から１つのサブワード
線を選択するためのサブワード選択線ＦＸＢが設けられ
る。サブワード選択線は、ＦＸＢ０〜ＦＸＢ７の８本か
ら構成され、そのうちの偶数ＦＸＢ０〜ＦＸＢ６が上記
偶数列のサブワードドライバ０〜６に供給され、そのう
ち奇数ＦＸＢ１〜ＦＸＢ７が上記奇数列のサブワードド
ライバ１〜７に供給される。
【００３７】サブワード選択線ＦＸＢ０〜ＦＸＢ７は、
サブアレイ上ではでは第２層目の金属（メタル）配線層
Ｍ２により形成され、同じく第２層目の金属配線層Ｍ２
により構成されるメインワード線ＭＷＬ０〜ＭＷＬｎと
平行に延長される第１サブワード選択線と、そこから直
交する方向に延長される第２のサブワード選択線からな
る。特に制限されないが、上記第２のサブワード選択線
は、メインワード線ＭＷＬとの交差するために第３層目
の金属配線層Ｍ３により構成される。
サブアレイ上ではでは第２層目の金属（メタル）配線層
Ｍ２により形成され、同じく第２層目の金属配線層Ｍ２
により構成されるメインワード線ＭＷＬ０〜ＭＷＬｎと
平行に延長される第１サブワード選択線と、そこから直
交する方向に延長される第２のサブワード選択線からな
る。特に制限されないが、上記第２のサブワード選択線
は、メインワード線ＭＷＬとの交差するために第３層目
の金属配線層Ｍ３により構成される。
【００３８】サブワードドライバＳＷＤは、そのうちの
１つが例示的に示されているように、メインワード線Ｍ
ＷＬに入力端子が接続され、出力端子にサブワード線Ｓ
ＷＬが接続されたＰチャンネル型ＭＯＳＦＥＴＱ２１と
Ｎチャンネル型ＭＯＳＦＥＴＱ２２からなる第１のＣＭ
ＯＳインバータ回路と、上記サブワード線ＳＷＬと回路
の接地電位との間に設けられ、上記サブワード選択信号
ＦＸＢを受けるスイッチＭＯＳＦＥＴＱ２３から構成さ
れる。このスイッチＭＯＳＦＥＴＱ２３のゲートを接続
するために、実際には０、２、４、６からなるサブワー
ドドライバ列にそってＦＸとＦＸＢとの合計８本のサブ
ワード選択線が配置されるが、同図では１つの線で表し
ている。
１つが例示的に示されているように、メインワード線Ｍ
ＷＬに入力端子が接続され、出力端子にサブワード線Ｓ
ＷＬが接続されたＰチャンネル型ＭＯＳＦＥＴＱ２１と
Ｎチャンネル型ＭＯＳＦＥＴＱ２２からなる第１のＣＭ
ＯＳインバータ回路と、上記サブワード線ＳＷＬと回路
の接地電位との間に設けられ、上記サブワード選択信号
ＦＸＢを受けるスイッチＭＯＳＦＥＴＱ２３から構成さ
れる。このスイッチＭＯＳＦＥＴＱ２３のゲートを接続
するために、実際には０、２、４、６からなるサブワー
ドドライバ列にそってＦＸとＦＸＢとの合計８本のサブ
ワード選択線が配置されるが、同図では１つの線で表し
ている。
【００３９】上記サブワード選択信号ＦＸＢの反転信号
ＦＸを形成する第２のＣＭＯＳインバータ回路Ｎ１がサ
ブワード選択線駆動回路ＦＸＤとして設けられ、その出
力信号を上記第１のＣＭＯＳインバータ回路の動作電圧
端子であるＰチャンネル型ＭＯＳＦＥＴＱ２１のソース
端子に供給する。この第２のＣＭＯＳインバータ回路Ｎ
１は、特に制限されないが、前記図３のようにクロスエ
リアに形成され、複数（前記実施例では６４個）からな
るサブワードドライバＳＷＤに対応して共通に用いられ
る。
ＦＸを形成する第２のＣＭＯＳインバータ回路Ｎ１がサ
ブワード選択線駆動回路ＦＸＤとして設けられ、その出
力信号を上記第１のＣＭＯＳインバータ回路の動作電圧
端子であるＰチャンネル型ＭＯＳＦＥＴＱ２１のソース
端子に供給する。この第２のＣＭＯＳインバータ回路Ｎ
１は、特に制限されないが、前記図３のようにクロスエ
リアに形成され、複数（前記実施例では６４個）からな
るサブワードドライバＳＷＤに対応して共通に用いられ
る。
【００４０】上記のようなサブワードドライバＳＷＤの
構成においては、メインワード線ＭＷＬがワード線の選
択レベルに対応した昇圧電圧ＶＰＰのようなハイレベル
のとき、上記第１のＣＭＯＳインバータ回路のＮチャン
ネル型ＭＯＳＦＥＴＱ２２がオン状態となり、サブワー
ド線ＳＷＬを回路の接地電位のようなロウレベルにす
る。このとき、サブワード選択信号ＦＸＢが回路の接地
電位のようなロウレベルのような選択レベルとなり、サ
ブワード選択線駆動回路ＦＸＤとしての第２のＣＭＯＳ
インバータ回路Ｎ１の出力信号が上記昇圧電圧ＶＰＰに
対応した選択レベルにされても、上記メインワード線Ｍ
ＷＬの非選択レベルにより、Ｐチャンネル型ＭＯＳＦＥ
ＴＱ２１がオフ状態であるので、上記サブワード線ＳＷ
Ｌは上記Ｎチャンネル型ＭＯＳＦＥＴＱ２２のオン状態
による非選択状態にされる。
構成においては、メインワード線ＭＷＬがワード線の選
択レベルに対応した昇圧電圧ＶＰＰのようなハイレベル
のとき、上記第１のＣＭＯＳインバータ回路のＮチャン
ネル型ＭＯＳＦＥＴＱ２２がオン状態となり、サブワー
ド線ＳＷＬを回路の接地電位のようなロウレベルにす
る。このとき、サブワード選択信号ＦＸＢが回路の接地
電位のようなロウレベルのような選択レベルとなり、サ
ブワード選択線駆動回路ＦＸＤとしての第２のＣＭＯＳ
インバータ回路Ｎ１の出力信号が上記昇圧電圧ＶＰＰに
対応した選択レベルにされても、上記メインワード線Ｍ
ＷＬの非選択レベルにより、Ｐチャンネル型ＭＯＳＦＥ
ＴＱ２１がオフ状態であるので、上記サブワード線ＳＷ
Ｌは上記Ｎチャンネル型ＭＯＳＦＥＴＱ２２のオン状態
による非選択状態にされる。
【００４１】上記メインワード線ＭＷＬが選択レベルに
対応した回路の接地電位のようなロウレベルのとき、上
記第１のＣＭＯＳインバータ回路のＮチャンネル型ＭＯ
ＳＦＥＴＱ２２がオフ状態となり、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ２１がオン状態になる。このとき、サブワー
ド選択信号ＦＸＢが上記回路の接地電位のようなロウレ
ベルなら、サブワード選択線駆動回路ＦＸＤとしての第
２のＣＭＯＳインバータ回路Ｎ１の出力信号が上記昇圧
電圧ＶＰＰに対応した選択レベルにされて、サブワード
線ＳＷＬをＶＰＰのような選択レベルにする。もしも、
サブワード選択信号ＦＸＢが昇圧電圧ＶＰＰのような非
選択レベルなら、上記第２のＣＭＯＳインバータ回路Ｎ
２の出力信号がロウレベルとなり、これとともに上記Ｎ
チャンネル型ＭＯＳＦＥＴＱ２３がオン状態になってサ
ブワード線ＳＷＬをロウレベルの非選択レベルにする。
対応した回路の接地電位のようなロウレベルのとき、上
記第１のＣＭＯＳインバータ回路のＮチャンネル型ＭＯ
ＳＦＥＴＱ２２がオフ状態となり、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ２１がオン状態になる。このとき、サブワー
ド選択信号ＦＸＢが上記回路の接地電位のようなロウレ
ベルなら、サブワード選択線駆動回路ＦＸＤとしての第
２のＣＭＯＳインバータ回路Ｎ１の出力信号が上記昇圧
電圧ＶＰＰに対応した選択レベルにされて、サブワード
線ＳＷＬをＶＰＰのような選択レベルにする。もしも、
サブワード選択信号ＦＸＢが昇圧電圧ＶＰＰのような非
選択レベルなら、上記第２のＣＭＯＳインバータ回路Ｎ
２の出力信号がロウレベルとなり、これとともに上記Ｎ
チャンネル型ＭＯＳＦＥＴＱ２３がオン状態になってサ
ブワード線ＳＷＬをロウレベルの非選択レベルにする。
【００４２】上記メインワード線ＭＷＬ及びそれと平行
に配置される第１のサブワード選択線ＦＸＢは、上記の
ように非選択レベルが共にＶＰＰのようなハイレベルに
されている。それ故、ＲＡＭが非選択状態（スタンバ
イ）状態のときに上記平行に配置されるメインワード線
ＭＷＬと第１のサブワード選択線ＦＸＢとの間に絶縁不
良が発生しても、リーク電流が流れることがない。この
結果、メインワード線ＭＷＬの間に第１のサブワード選
択線ＦＸＢ形成してサブアレイ上に配置させることがで
き、レアウトの高密度化としても、上記リーク電流によ
る直流不良を回避することができ高信頼性となるもので
ある。
に配置される第１のサブワード選択線ＦＸＢは、上記の
ように非選択レベルが共にＶＰＰのようなハイレベルに
されている。それ故、ＲＡＭが非選択状態（スタンバ
イ）状態のときに上記平行に配置されるメインワード線
ＭＷＬと第１のサブワード選択線ＦＸＢとの間に絶縁不
良が発生しても、リーク電流が流れることがない。この
結果、メインワード線ＭＷＬの間に第１のサブワード選
択線ＦＸＢ形成してサブアレイ上に配置させることがで
き、レアウトの高密度化としても、上記リーク電流によ
る直流不良を回避することができ高信頼性となるもので
ある。
【００４３】図５には、上記メモリアレイのメインワー
ド線とセンスアンプとの関係を説明するための要部ブロ
ック図が示されている。同図においては、代表として１
本のメインワード線ＭＷＬが示されている。このメイン
ワード線ＭＷＬは、メインワードドライバＭＷＤにより
選択される。上記メインワードドライバに隣接して、上
記偶数サブワード線に対応したサブワードドライバＳＷ
Ｄが設けられる。
ド線とセンスアンプとの関係を説明するための要部ブロ
ック図が示されている。同図においては、代表として１
本のメインワード線ＭＷＬが示されている。このメイン
ワード線ＭＷＬは、メインワードドライバＭＷＤにより
選択される。上記メインワードドライバに隣接して、上
記偶数サブワード線に対応したサブワードドライバＳＷ
Ｄが設けられる。
【００４４】同図では、省略されてるが上記メインワー
ド線ＭＷＬと平行に配置されるサブワード線と直交する
ように相補ビット線（Pair Bit Line)が設けられる。こ
の実施例では、特に制限されないが、相補ビット線も偶
数列と奇数列に分けられ、それぞれに対応してサブアレ
イ（メモリセルアレイ）を中心にして左右にセンスアン
プＳＡが振り分けられる。センスアンプＳＡは、前記の
ようにシェアードセンス方式とされるが、端部のセンス
アンプＳＡでは、実質的に片方にした相補ビット線が設
けられないが、後述するようなシェアードスイッチＭＯ
ＳＦＥＴを介して相補ビット線と接続される。
ド線ＭＷＬと平行に配置されるサブワード線と直交する
ように相補ビット線（Pair Bit Line)が設けられる。こ
の実施例では、特に制限されないが、相補ビット線も偶
数列と奇数列に分けられ、それぞれに対応してサブアレ
イ（メモリセルアレイ）を中心にして左右にセンスアン
プＳＡが振り分けられる。センスアンプＳＡは、前記の
ようにシェアードセンス方式とされるが、端部のセンス
アンプＳＡでは、実質的に片方にした相補ビット線が設
けられないが、後述するようなシェアードスイッチＭＯ
ＳＦＥＴを介して相補ビット線と接続される。
【００４５】上記のようにメモリブロックの両側にセン
スアンプＳＡを分散して配置する構成では、奇数列と偶
数列に相補ビット線が振り分けられるために、センスア
ンプ列のピッチを緩やかにすることができる。逆にいう
ならば、高密度に相補ビット線を配置しつつ、センスア
ンプＳＡを形成する素子エリアを確保することができる
ものとなる。上記センスアンプＳＡの配列に沿って上記
サブ入出力線が配置される。このサブ入出力線は、カラ
ムスイッチを介して上記相補ビット線に接続される。カ
ラムスイッチは、スイッチＭＯＳＦＥＴから構成され
る。このスイッチＭＯＳＦＥＴのゲートは、カラムデコ
ーダCOLUMN DECORDER の選択信号が伝えられるカラム選
択線ＹＳに接続される。
スアンプＳＡを分散して配置する構成では、奇数列と偶
数列に相補ビット線が振り分けられるために、センスア
ンプ列のピッチを緩やかにすることができる。逆にいう
ならば、高密度に相補ビット線を配置しつつ、センスア
ンプＳＡを形成する素子エリアを確保することができる
ものとなる。上記センスアンプＳＡの配列に沿って上記
サブ入出力線が配置される。このサブ入出力線は、カラ
ムスイッチを介して上記相補ビット線に接続される。カ
ラムスイッチは、スイッチＭＯＳＦＥＴから構成され
る。このスイッチＭＯＳＦＥＴのゲートは、カラムデコ
ーダCOLUMN DECORDER の選択信号が伝えられるカラム選
択線ＹＳに接続される。
【００４６】図６には、この発明に係るダイナミック型
ＲＡＭのセンスアンプ部の一実施例の要部回路図が示さ
れている。同図においては、メモリマット（前記サブア
レイ）ＭＡＴ０とＭＡＴ１に挟まれて配置されたセンス
アンプＳＡ１とそれに関連した回路が例示的に示されて
いる。メモリマットＭＡＴ１はブラックボックスとして
示され、端部に設けられるセンスアンプＳＡ０もブラッ
クボックスとして示されている。
ＲＡＭのセンスアンプ部の一実施例の要部回路図が示さ
れている。同図においては、メモリマット（前記サブア
レイ）ＭＡＴ０とＭＡＴ１に挟まれて配置されたセンス
アンプＳＡ１とそれに関連した回路が例示的に示されて
いる。メモリマットＭＡＴ１はブラックボックスとして
示され、端部に設けられるセンスアンプＳＡ０もブラッ
クボックスとして示されている。
【００４７】ダイナミック型メモリセルは、メモリマッ
トＭＭＡＴ０に設けられたサブワード線ＳＷＬに対応し
て４個が代表として例示的に示されている。ダイナミッ
ク型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと情
報記憶キャパシタＣｓから構成される。アドレス選択Ｍ
ＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続
され、このＭＯＳＦＥＴＱｍのドレインがビット線に接
続され、ソースに情報記憶キャパシタＣｓが接続され
る。情報記憶キャパシタＣｓの他方の電極は共通化され
てプレート電圧が与えられる。上記サブワード線ＳＷＬ
の選択レベルは、上記ビット線のハイレベルに対して上
記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ
高くされた高電圧ＶＰＰとされる。例えば、後述するセ
ンスアンプの電源電圧ＶＣＣで動作させるようにした場
合、上記ビット線に与えられるハイレベルは電源電圧Ｖ
ＣＣに対応したレベルにされるから、上記ワード線の選
択レベルに対応した高電圧ＶＰＰはＶＣＣ＋Ｖthにされ
る。
トＭＭＡＴ０に設けられたサブワード線ＳＷＬに対応し
て４個が代表として例示的に示されている。ダイナミッ
ク型メモリセルは、アドレス選択ＭＯＳＦＥＴＱｍと情
報記憶キャパシタＣｓから構成される。アドレス選択Ｍ
ＯＳＦＥＴＱｍのゲートは、サブワード線ＳＷＬに接続
され、このＭＯＳＦＥＴＱｍのドレインがビット線に接
続され、ソースに情報記憶キャパシタＣｓが接続され
る。情報記憶キャパシタＣｓの他方の電極は共通化され
てプレート電圧が与えられる。上記サブワード線ＳＷＬ
の選択レベルは、上記ビット線のハイレベルに対して上
記アドレス選択ＭＯＳＦＥＴＱｍのしきい値電圧分だけ
高くされた高電圧ＶＰＰとされる。例えば、後述するセ
ンスアンプの電源電圧ＶＣＣで動作させるようにした場
合、上記ビット線に与えられるハイレベルは電源電圧Ｖ
ＣＣに対応したレベルにされるから、上記ワード線の選
択レベルに対応した高電圧ＶＰＰはＶＣＣ＋Ｖthにされ
る。
【００４８】一対の相補ビット線は、同図に示すように
平行に配置され、ビット線の容量バランス等をとるため
に必要に応じて適宜に交差させられる。かかる相補ビッ
ト線は、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２に
よりセンスアンプの単位回路の入出力ノードと接続され
る。センスアンプの単位回路は、ゲートとドレインとが
交差接続されてラッチ形態にされたＮチャンネル型ＭＯ
ＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ
７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ５とＱ６のソースは、共通ソース線ＣＳＮに接続され
る。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソース
は、共通ソース線ＣＳＰに接続される。上記共通ソース
線ＣＳＮとＣＳＰには、Ｎチャンネル型ＭＯＳＦＥＴと
Ｐチャンネル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦ
ＥＴがそれぞれ設けられて、センスアンプの活性化信号
により上記パワースイッチＭＯＳＦＥＴがオン状態にな
り、センスアンプの動作に必要な電圧供給、例えばＶＣ
ＣとＶＳＳを供給する。
平行に配置され、ビット線の容量バランス等をとるため
に必要に応じて適宜に交差させられる。かかる相補ビッ
ト線は、シェアードスイッチＭＯＳＦＥＴＱ１とＱ２に
よりセンスアンプの単位回路の入出力ノードと接続され
る。センスアンプの単位回路は、ゲートとドレインとが
交差接続されてラッチ形態にされたＮチャンネル型ＭＯ
ＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ
７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴ
Ｑ５とＱ６のソースは、共通ソース線ＣＳＮに接続され
る。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソース
は、共通ソース線ＣＳＰに接続される。上記共通ソース
線ＣＳＮとＣＳＰには、Ｎチャンネル型ＭＯＳＦＥＴと
Ｐチャンネル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦ
ＥＴがそれぞれ設けられて、センスアンプの活性化信号
により上記パワースイッチＭＯＳＦＥＴがオン状態にな
り、センスアンプの動作に必要な電圧供給、例えばＶＣ
ＣとＶＳＳを供給する。
【００４９】上記センスアンプの単位回路の入出力ノー
ドには、相補ビット線を短絡させるＭＯＳＦＥＴＱ１１
と、相補ビット線にハーフプリチャージ電圧ＨＶＣを供
給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリ
チャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９
〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが
供給される。ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選
択信号ＹＳによりスイッチ制御されるカラムスイッチを
構成する。この実施例では、１つのカラム選択信号ＹＳ
により４対のビット線を選択できるようにされる。つま
り、ブラックボックスで示されたセンスアンプＳＡ０に
おいても、同様なカラムスイッチが設けられている。こ
のようにメモリマットＭＭＡＴ０を挟んで２つのセンス
アンプＳＡ０とＳＡ１により、相補ビット線のうち、偶
数列のビット線と奇数列のビット線とに分けて上記セン
スアンプＳＡ０とＳＡ１を対応させるものである。それ
故、上記カラム選択信号ＹＳは、センスアンプＳＡ１側
で例示的に示されている２対のビット線と、センスアン
プＳＡ０側に設けられる図示しない残り２対のビット線
とに対応した合計４対の相補ビット線を選択できるよう
にされる。これらの２対ずつの相補ビット線対は、上記
カラムスイッチを介して２対ずつのサブ入出力線Ｉ／Ｏ
に接続される。
ドには、相補ビット線を短絡させるＭＯＳＦＥＴＱ１１
と、相補ビット線にハーフプリチャージ電圧ＨＶＣを供
給するスイッチＭＯＳＦＥＴＱ９とＱ１０からなるプリ
チャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９
〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣＢが
供給される。ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選
択信号ＹＳによりスイッチ制御されるカラムスイッチを
構成する。この実施例では、１つのカラム選択信号ＹＳ
により４対のビット線を選択できるようにされる。つま
り、ブラックボックスで示されたセンスアンプＳＡ０に
おいても、同様なカラムスイッチが設けられている。こ
のようにメモリマットＭＭＡＴ０を挟んで２つのセンス
アンプＳＡ０とＳＡ１により、相補ビット線のうち、偶
数列のビット線と奇数列のビット線とに分けて上記セン
スアンプＳＡ０とＳＡ１を対応させるものである。それ
故、上記カラム選択信号ＹＳは、センスアンプＳＡ１側
で例示的に示されている２対のビット線と、センスアン
プＳＡ０側に設けられる図示しない残り２対のビット線
とに対応した合計４対の相補ビット線を選択できるよう
にされる。これらの２対ずつの相補ビット線対は、上記
カラムスイッチを介して２対ずつのサブ入出力線Ｉ／Ｏ
に接続される。
【００５０】センスアンプＳＡ１は、シェアードスイッ
チＭＯＳＦＥＴＱ３とＱ４を介してメモリマットＭＭＡ
Ｔ１の同様な奇数列の相補ビット線に接続される。メモ
リマットＭＭＡＴ１の偶数列の相補ビット線は、メモリ
マットＭＭＡＴ１の右側に配置される図示しないセンス
アンプＳＡ２に、前記シェアードスイッチＭＯＳＦＥＴ
Ｑ１とＱ２に対応したシェアードスイッチＭＯＳＦＥＴ
を介して接続される。このような繰り返しパターンによ
り、メモリアレイが分割されてなるメモリマット（前記
メモリブロック）間に設けられるセンスアンプに接続さ
れる。例えば、メモリマットＭＭＡＴ０のサブワード線
ＳＷＬが選択されたときには、センスアンプＳＡ０の右
側シェアードスイッチＭＯＳＦＥＴと、センスアンプＳ
Ａ１の左側シェアードスイッチＭＯＳＦＥＴとがオン状
態にされる。ただし、上記端部のセンスアンプＳＡ０で
は、上記右側シェアードスイッチＭＯＳＦＥＴのみが設
けられるものである。信号ＳＨＲＬは、左側シェアード
選択信号であり、ＳＨＲＲ右側シェアード選択信号であ
る。
チＭＯＳＦＥＴＱ３とＱ４を介してメモリマットＭＭＡ
Ｔ１の同様な奇数列の相補ビット線に接続される。メモ
リマットＭＭＡＴ１の偶数列の相補ビット線は、メモリ
マットＭＭＡＴ１の右側に配置される図示しないセンス
アンプＳＡ２に、前記シェアードスイッチＭＯＳＦＥＴ
Ｑ１とＱ２に対応したシェアードスイッチＭＯＳＦＥＴ
を介して接続される。このような繰り返しパターンによ
り、メモリアレイが分割されてなるメモリマット（前記
メモリブロック）間に設けられるセンスアンプに接続さ
れる。例えば、メモリマットＭＭＡＴ０のサブワード線
ＳＷＬが選択されたときには、センスアンプＳＡ０の右
側シェアードスイッチＭＯＳＦＥＴと、センスアンプＳ
Ａ１の左側シェアードスイッチＭＯＳＦＥＴとがオン状
態にされる。ただし、上記端部のセンスアンプＳＡ０で
は、上記右側シェアードスイッチＭＯＳＦＥＴのみが設
けられるものである。信号ＳＨＲＬは、左側シェアード
選択信号であり、ＳＨＲＲ右側シェアード選択信号であ
る。
【００５１】図７には、この発明に係るダイナミック型
ＲＡＭの周辺部分の一実施例の概略ブロック図が示され
ている。タイミング制御回路ＴＧは、外部端子から供給
されるロウアドレスストローブ信号／ＲＡＳ、カラムア
ドレスストローブ信号／ＣＡＳ、ライトイネーブル信号
／ＷＥ及びアウトプットイネーブル信号／ＯＥを受け
て、動作モードの判定、それに対応して内部回路の動作
に必要な各種のタイミング信号を形成する。この明細書
及び図面では、／はロウレベルがアクティブレベルであ
ることを意味するのに用いている。
ＲＡＭの周辺部分の一実施例の概略ブロック図が示され
ている。タイミング制御回路ＴＧは、外部端子から供給
されるロウアドレスストローブ信号／ＲＡＳ、カラムア
ドレスストローブ信号／ＣＡＳ、ライトイネーブル信号
／ＷＥ及びアウトプットイネーブル信号／ＯＥを受け
て、動作モードの判定、それに対応して内部回路の動作
に必要な各種のタイミング信号を形成する。この明細書
及び図面では、／はロウレベルがアクティブレベルであ
ることを意味するのに用いている。
【００５２】信号Ｒ１とＲ３は、ロウ系の内部タイミン
グ信号であり、ロウ系の選択動作のために使用される。
タイミング信号φＸＬは、ロウ系アドレスを取り込んで
保持させる信号であり、ロウアドレスバッファＲＡＢに
供給される。すなわち、ロウアドレスバッファＲＡＢ
は、上記タイミング信号φＸＬによりアドレス端子Ａ０
〜Ａｉから入力されたアドレスを取り込んでラッチ回路
に保持させる。タイミング信号φＹＬは、カラムウ系ア
ドレスを取り込んで保持させる信号であり、カラムアド
レスバッファＣＡＢに供給される。すなわち、カラムア
ドレスバッファＲＡＢは、上記タイミング信号φＹＬに
よりアドレス端子Ａ０〜Ａｉから入力されたアドレスを
取り込んでラッチ回路に保持させる。
グ信号であり、ロウ系の選択動作のために使用される。
タイミング信号φＸＬは、ロウ系アドレスを取り込んで
保持させる信号であり、ロウアドレスバッファＲＡＢに
供給される。すなわち、ロウアドレスバッファＲＡＢ
は、上記タイミング信号φＸＬによりアドレス端子Ａ０
〜Ａｉから入力されたアドレスを取り込んでラッチ回路
に保持させる。タイミング信号φＹＬは、カラムウ系ア
ドレスを取り込んで保持させる信号であり、カラムアド
レスバッファＣＡＢに供給される。すなわち、カラムア
ドレスバッファＲＡＢは、上記タイミング信号φＹＬに
よりアドレス端子Ａ０〜Ａｉから入力されたアドレスを
取り込んでラッチ回路に保持させる。
【００５３】信号φＲＥＦは、リフレッシュモードのと
きに発生される信号であり、ロウアドレスバッファの入
力部に設けられたマルチプレクサＡＭＸに供給されて、
リフレッシュモードのときにリフレッシュアドレスカウ
ンタ回路ＲＦＣにより形成されたリフレッシュ用アドレ
ス信号に切り替えるよう制御する。リフレッシュアドレ
スカウンタ回路ＲＦＣは、タイミング制御回路ＴＧによ
り形成されたリフレッシュ用の歩進パルスφＲＣを計数
してリフレッシュアドレス信号を生成する。この実施例
では後述するようなオートリフレッシュとセルフリフレ
ッシュを持つようにされる。タイミング信号φＸは、ワ
ード線選択タイミング信号であり、デコーダＸＩＢに供
給されて、下位２ビットのアドレス信号の解読された信
号に基づいて４通りのワード線選択タイミング信号Ｘｉ
Ｂが形成される。タイミング信号φＹはカラム選択タイ
ミング信号であり、カラム系プリデコーダＹＰＤに供給
されてカラム選択信号ＡＹix、ＡＹjx、ＡＹkxが出力さ
れる。
きに発生される信号であり、ロウアドレスバッファの入
力部に設けられたマルチプレクサＡＭＸに供給されて、
リフレッシュモードのときにリフレッシュアドレスカウ
ンタ回路ＲＦＣにより形成されたリフレッシュ用アドレ
ス信号に切り替えるよう制御する。リフレッシュアドレ
スカウンタ回路ＲＦＣは、タイミング制御回路ＴＧによ
り形成されたリフレッシュ用の歩進パルスφＲＣを計数
してリフレッシュアドレス信号を生成する。この実施例
では後述するようなオートリフレッシュとセルフリフレ
ッシュを持つようにされる。タイミング信号φＸは、ワ
ード線選択タイミング信号であり、デコーダＸＩＢに供
給されて、下位２ビットのアドレス信号の解読された信
号に基づいて４通りのワード線選択タイミング信号Ｘｉ
Ｂが形成される。タイミング信号φＹはカラム選択タイ
ミング信号であり、カラム系プリデコーダＹＰＤに供給
されてカラム選択信号ＡＹix、ＡＹjx、ＡＹkxが出力さ
れる。
【００５４】タイミング信号φＷは、書き込み動作を指
示する制御信号であり、タイミング信号φＲは読み出し
動作を指示する制御信号である。これらのタイミング信
号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き
込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バ
ッファを活性化し、出力バッファを出力ハイインピーダ
ンス状態にさせる。これに対して、読み出し動作のとき
には、上記出力バッファを活性化し、入力バッファを出
力ハイインピーダンス状態にする。タイミング信号φＭ
Ｓは、特に制限されないが、メモリアレイ選択動作を指
示する信号であり、ロウアドレスバッファＲＡＢに供給
され、このタイミングに同期して選択信号ＭＳｉが出力
される。タイミング信号φＳＡは、センスアンプの動作
を指示する信号である。このタイミング信号φＳＡに基
づいて、センスアンプの活性化パルスが形成される。
示する制御信号であり、タイミング信号φＲは読み出し
動作を指示する制御信号である。これらのタイミング信
号φＷとφＲは、入出力回路Ｉ／Ｏに供給されて、書き
込み動作のときには入出力回路Ｉ／Ｏに含まれる入力バ
ッファを活性化し、出力バッファを出力ハイインピーダ
ンス状態にさせる。これに対して、読み出し動作のとき
には、上記出力バッファを活性化し、入力バッファを出
力ハイインピーダンス状態にする。タイミング信号φＭ
Ｓは、特に制限されないが、メモリアレイ選択動作を指
示する信号であり、ロウアドレスバッファＲＡＢに供給
され、このタイミングに同期して選択信号ＭＳｉが出力
される。タイミング信号φＳＡは、センスアンプの動作
を指示する信号である。このタイミング信号φＳＡに基
づいて、センスアンプの活性化パルスが形成される。
【００５５】この実施例では、ロウ系の冗長回路Ｘ−Ｒ
ＥＤが代表として例示的に示されている。すなわち、上
記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回
路と、アドレス比較回路とを含んでいる。記憶された不
良アドレスとロウアドレスバッファＲＡＢから出力され
る内部アドレス信号ＢＸｉとを比較し、不一致のときに
は信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベル
にして、正規回路の動作を有効にする。上記入力された
内部アドレス信号ＢＸｉと記憶された不良アドレスとが
一致すると、信号ＸＥをロウレベルにして正規回路の不
良メインワード線の選択動作を禁止させるとともに、信
号ＸＥＢをハイレベルにして、１つの予備メインワード
線を選択する選択信号ＸＲｉＢを出力させる。
ＥＤが代表として例示的に示されている。すなわち、上
記回路Ｘ−ＲＥＤは、不良アドレスを記憶させる記憶回
路と、アドレス比較回路とを含んでいる。記憶された不
良アドレスとロウアドレスバッファＲＡＢから出力され
る内部アドレス信号ＢＸｉとを比較し、不一致のときに
は信号ＸＥをハイレベルにし、信号ＸＥＢをロウレベル
にして、正規回路の動作を有効にする。上記入力された
内部アドレス信号ＢＸｉと記憶された不良アドレスとが
一致すると、信号ＸＥをロウレベルにして正規回路の不
良メインワード線の選択動作を禁止させるとともに、信
号ＸＥＢをハイレベルにして、１つの予備メインワード
線を選択する選択信号ＸＲｉＢを出力させる。
【００５６】図８には、この発明に係るダイナミック型
ＲＡＭを説明するための素子構造断面図が示されてい
る。この実施例では、上記のようなメモリセル部の素子
構造が代表として例示的に示されている。メモリセルの
記憶キャパシタは、２層目のポリシリコン層をストレー
ジノードＳＮとして用い、アドレス選択用ＭＯＳＦＥＴ
の一方のソース，ドレインＳＤと接続される。上記２層
目ポリシリコン層からなるストレージノードＳＮは王冠
構造とされ、薄いゲート絶縁膜を介して３層目ポリシリ
コン層からなるプレート電極ＰＬが形成されて構成され
る。アドレス選択用ＭＯＳＦＥＴのゲートは、サブワー
ド線ＳＷＬと一体的に構成され、１層目ポリシリコン層
とその上部に形成されたタングステンシリサイド（ＷＳ
ｉ）とにより形成される。アドレス選択用ＭＯＳＦＥＴ
の他方のソース，ドレインは、ポリシリコン層とその上
部設けられた上記同様なタングステンシリサイドから構
成されたビット線ＢＬに接続される。上記メモリセルの
上部には、第２層目のメタル層Ｍ２からなるメインワー
ド線ＭＷＢ、サブワード選択線ＦＸＢが形成され、その
上部には第３層目からなるメタル層Ｍ３からなるＹ選択
線ＹＳや、サブワード選択線ＦＸが形成される。
ＲＡＭを説明するための素子構造断面図が示されてい
る。この実施例では、上記のようなメモリセル部の素子
構造が代表として例示的に示されている。メモリセルの
記憶キャパシタは、２層目のポリシリコン層をストレー
ジノードＳＮとして用い、アドレス選択用ＭＯＳＦＥＴ
の一方のソース，ドレインＳＤと接続される。上記２層
目ポリシリコン層からなるストレージノードＳＮは王冠
構造とされ、薄いゲート絶縁膜を介して３層目ポリシリ
コン層からなるプレート電極ＰＬが形成されて構成され
る。アドレス選択用ＭＯＳＦＥＴのゲートは、サブワー
ド線ＳＷＬと一体的に構成され、１層目ポリシリコン層
とその上部に形成されたタングステンシリサイド（ＷＳ
ｉ）とにより形成される。アドレス選択用ＭＯＳＦＥＴ
の他方のソース，ドレインは、ポリシリコン層とその上
部設けられた上記同様なタングステンシリサイドから構
成されたビット線ＢＬに接続される。上記メモリセルの
上部には、第２層目のメタル層Ｍ２からなるメインワー
ド線ＭＷＢ、サブワード選択線ＦＸＢが形成され、その
上部には第３層目からなるメタル層Ｍ３からなるＹ選択
線ＹＳや、サブワード選択線ＦＸが形成される。
【００５７】同図では省略されているが、メモリセル部
の周辺部には、サブワードドライバＳＷＤ等を構成する
ようなＮチャンネル型ＭＯＳＦＥＴやＰチャンネル型Ｍ
ＯＳＦＥＴが形成される。これらの周辺回路を構成する
ために、図示しいが１層目メタル層が形成されている。
例えば、上記ＣＭＯＳインバータ回路を構成するために
Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦ
ＥＴとのゲートを接続する配線は、上記１層目のメタル
層Ｍ１が用いられる。上記ＣＭＯＳインバータ回路回路
の入力端子と２層目メタル層Ｍ２からなるメインワード
線ＭＷＢとの接続には、スルーホールを介してダミーと
しての第１層目メタル層Ｍ１に落とし、この第１層目の
配線層Ｍ１とコンタクトを介してゲート電極に接続され
る。
の周辺部には、サブワードドライバＳＷＤ等を構成する
ようなＮチャンネル型ＭＯＳＦＥＴやＰチャンネル型Ｍ
ＯＳＦＥＴが形成される。これらの周辺回路を構成する
ために、図示しいが１層目メタル層が形成されている。
例えば、上記ＣＭＯＳインバータ回路を構成するために
Ｎチャンネル型ＭＯＳＦＥＴとＰチャンネル型ＭＯＳＦ
ＥＴとのゲートを接続する配線は、上記１層目のメタル
層Ｍ１が用いられる。上記ＣＭＯＳインバータ回路回路
の入力端子と２層目メタル層Ｍ２からなるメインワード
線ＭＷＢとの接続には、スルーホールを介してダミーと
しての第１層目メタル層Ｍ１に落とし、この第１層目の
配線層Ｍ１とコンタクトを介してゲート電極に接続され
る。
【００５８】３層目のメタル層Ｍ３で形成されたＹ選択
線ＹＳをカラム選択スイッチＭＯＳＦＥＴのゲートに接
続させる場合、あるいは上記メタル層Ｍ３で形成された
サブワード線選択線ＦＸとサブワードドライバのＰチャ
ンネル型ＭＯＳＦＥＴのソース，ドレインとの接続に
は、スルーホールを介して上記ダミーとしてのメタル層
Ｍ２、メタル層Ｍ１に落とし上記カラムスイッチＭＯＳ
ＦＥＴのゲートや、Ｐチャンネル型ＭＯＳＦＥＴのソー
ス，ドレインと接続される。
線ＹＳをカラム選択スイッチＭＯＳＦＥＴのゲートに接
続させる場合、あるいは上記メタル層Ｍ３で形成された
サブワード線選択線ＦＸとサブワードドライバのＰチャ
ンネル型ＭＯＳＦＥＴのソース，ドレインとの接続に
は、スルーホールを介して上記ダミーとしてのメタル層
Ｍ２、メタル層Ｍ１に落とし上記カラムスイッチＭＯＳ
ＦＥＴのゲートや、Ｐチャンネル型ＭＯＳＦＥＴのソー
ス，ドレインと接続される。
【００５９】この実施例のような素子構造を採るとき、
前記のようにメインワード線を構成する第２層目のメタ
ル層Ｍ２に対して、それと平行に延長される第２層目の
メタル層Ｍ２の部分又は上記メインワード線のメタル層
Ｍ２と交差する第３層目のメタル層Ｍ３の部分からなる
サブワード選択線との間の絶縁膜に欠陥が生じることに
より、無視できないリーク電流が流れてしまう。このよ
うなリーク電流それ自体は、メモリセルの読み出し／書
き込み動作には影響を及ぼさないなら実際上は問題ない
が、非選択状態での電流不良という問題を引き起こして
しまう。本願発明では、上記のようにメインワード線Ｍ
ＷＢとサブワード選択線ＦＸＢとが同じ電位で非選択状
態であるために上記リーク電流の発生が生じない。
前記のようにメインワード線を構成する第２層目のメタ
ル層Ｍ２に対して、それと平行に延長される第２層目の
メタル層Ｍ２の部分又は上記メインワード線のメタル層
Ｍ２と交差する第３層目のメタル層Ｍ３の部分からなる
サブワード選択線との間の絶縁膜に欠陥が生じることに
より、無視できないリーク電流が流れてしまう。このよ
うなリーク電流それ自体は、メモリセルの読み出し／書
き込み動作には影響を及ぼさないなら実際上は問題ない
が、非選択状態での電流不良という問題を引き起こして
しまう。本願発明では、上記のようにメインワード線Ｍ
ＷＢとサブワード選択線ＦＸＢとが同じ電位で非選択状
態であるために上記リーク電流の発生が生じない。
【００６０】上記メインワード線ＭＷＢとサブワード選
択線ＦＸＢとの間のリーク電流の発生よりメモリセルの
読み出し／書き込み動作に不良が生じる場合には、予備
のメインワード線に置き換えられる。しかしながら、不
良のメインワード線ＭＷＢはそのまま残り、上記メイン
ワード線ＭＷＢに対してリーク電流が流れ続ける結果と
なる。上記のようなリーク電流の発生は、かかるメイン
ワード線ＭＷＢが予備のメインワード線に置き換えられ
る結果、メモリの読み出し、書き込み動作そのものには
何ら影響を与えない。しかしながら、直流電流が増加し
てしまい、製品としての性能の悪化につながり、最悪の
場合には直流不良にされるので上記欠陥救済回路が生か
されなくなるが、上記のような構成とすることによりそ
れを回避させることができる。
択線ＦＸＢとの間のリーク電流の発生よりメモリセルの
読み出し／書き込み動作に不良が生じる場合には、予備
のメインワード線に置き換えられる。しかしながら、不
良のメインワード線ＭＷＢはそのまま残り、上記メイン
ワード線ＭＷＢに対してリーク電流が流れ続ける結果と
なる。上記のようなリーク電流の発生は、かかるメイン
ワード線ＭＷＢが予備のメインワード線に置き換えられ
る結果、メモリの読み出し、書き込み動作そのものには
何ら影響を与えない。しかしながら、直流電流が増加し
てしまい、製品としての性能の悪化につながり、最悪の
場合には直流不良にされるので上記欠陥救済回路が生か
されなくなるが、上記のような構成とすることによりそ
れを回避させることができる。
【００６１】図９には、この発明の他の一実施例の概略
構成図が示されている。同図（Ａ）には、ワード線駆動
回路の回路が示され、同図（Ｂ）には、１つのサブアレ
イとその周辺回路の配置が示されている。同図（Ｂ）に
示すように、サブアレイは、前記同様に６４Ｋビットの
ような記憶容量を持つようにされる。つまり、上記サブ
アレイの左右に配置された１２８個ずつのサブワードド
ライバＳＷＤが設けられることに対応して、サブワード
線は２５６本から構成される。それに対してセンスアン
プＳＡが１２８個ずつ上下に振り分けられて設けられ、
合計２５６個のセンスアンプに対応して２５６対の相補
ビット線が設けられる。したがって、上記２５６本のワ
ード線と２５６本のビット線との交点のそれぞれにメモ
リセルが配置されるために、サブアレイとしては、２５
６×２５６＝６５５３６（約６４Ｋ）のような記憶容量
を持つようにされる。
構成図が示されている。同図（Ａ）には、ワード線駆動
回路の回路が示され、同図（Ｂ）には、１つのサブアレ
イとその周辺回路の配置が示されている。同図（Ｂ）に
示すように、サブアレイは、前記同様に６４Ｋビットの
ような記憶容量を持つようにされる。つまり、上記サブ
アレイの左右に配置された１２８個ずつのサブワードド
ライバＳＷＤが設けられることに対応して、サブワード
線は２５６本から構成される。それに対してセンスアン
プＳＡが１２８個ずつ上下に振り分けられて設けられ、
合計２５６個のセンスアンプに対応して２５６対の相補
ビット線が設けられる。したがって、上記２５６本のワ
ード線と２５６本のビット線との交点のそれぞれにメモ
リセルが配置されるために、サブアレイとしては、２５
６×２５６＝６５５３６（約６４Ｋ）のような記憶容量
を持つようにされる。
【００６２】上記サブアレイ上にはメインワード線が延
長される。この実施例では、サブアレイの上部において
例示的に示されているように、上から３本のメインワー
ド線ＭＷＬのうち、第１番目と第３番目の両側にサブワ
ード選択線を一対としてそれぞれ配置し、それをサブワ
ードドライバ領域で短絡させる。これにより、等価的に
サブワード選択線の抵抗値を半分に減らすことができる
ので、サブワード選択線の低抵抗化が可能になり、ひい
てはサブワード線選択動作の高速動作化を図ることがで
きる。前記図３の説明から理解されるようにメモリアレ
イの下側におていも、上記同様に２対ずつのサブワード
選択線が配置されるものである。
長される。この実施例では、サブアレイの上部において
例示的に示されているように、上から３本のメインワー
ド線ＭＷＬのうち、第１番目と第３番目の両側にサブワ
ード選択線を一対としてそれぞれ配置し、それをサブワ
ードドライバ領域で短絡させる。これにより、等価的に
サブワード選択線の抵抗値を半分に減らすことができる
ので、サブワード選択線の低抵抗化が可能になり、ひい
てはサブワード線選択動作の高速動作化を図ることがで
きる。前記図３の説明から理解されるようにメモリアレ
イの下側におていも、上記同様に２対ずつのサブワード
選択線が配置されるものである。
【００６３】上記クロスエリアに余裕が無いときには、
４つのサブアレイに対して上記サブワード選択線駆動回
路を１つ設けるようにしてもよい。このような構成とす
ることにより、クロスエリア当たりに設けられるサブワ
ード選択線駆動回路を１個に減らすことができるように
なる。そして、サブアレイ上には各２本ずつのサブワー
ド選択線を延長させるようにすればよい。
４つのサブアレイに対して上記サブワード選択線駆動回
路を１つ設けるようにしてもよい。このような構成とす
ることにより、クロスエリア当たりに設けられるサブワ
ード選択線駆動回路を１個に減らすことができるように
なる。そして、サブアレイ上には各２本ずつのサブワー
ド選択線を延長させるようにすればよい。
【００６４】図１０には、上記サブワードドライバの他
の一実施例の回路図が示されている。（Ａ）には、ＣＭ
ＯＳタイプが示されている。ＣＭＯＳタイプは、メイン
ワード線の選択信号ＭＷ信号を受けるＣＭＯＳインバー
タ回路で反転信号ＭＷＢを形成し、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ３１とＮチャンネル型ＭＯＳＦＥＴＱ３２の
ゲートに供給する。このＭＯＳＦＥＴＱ３１とＱ３２か
らなるＣＭＯＳインバータ回路の出力端子にサブワード
線ＳＷＬを接続するともに、上記Ｐチャンネル型ＭＯＳ
ＦＥＴＱ３１に並列にＮチャンネル型ＭＯＳＦＥＴＱ３
３を設ける。そして、上記Ｐチャンネル型ＭＯＳＦＥＴ
Ｑ３１のソースにサブワード選択信号ＦＸを供給し、Ｎ
チャンネル型ＭＯＳＦＥＴＱ３３のゲートに上記メイン
ワード選択信号ＭＷを供給する。
の一実施例の回路図が示されている。（Ａ）には、ＣＭ
ＯＳタイプが示されている。ＣＭＯＳタイプは、メイン
ワード線の選択信号ＭＷ信号を受けるＣＭＯＳインバー
タ回路で反転信号ＭＷＢを形成し、Ｐチャンネル型ＭＯ
ＳＦＥＴＱ３１とＮチャンネル型ＭＯＳＦＥＴＱ３２の
ゲートに供給する。このＭＯＳＦＥＴＱ３１とＱ３２か
らなるＣＭＯＳインバータ回路の出力端子にサブワード
線ＳＷＬを接続するともに、上記Ｐチャンネル型ＭＯＳ
ＦＥＴＱ３１に並列にＮチャンネル型ＭＯＳＦＥＴＱ３
３を設ける。そして、上記Ｐチャンネル型ＭＯＳＦＥＴ
Ｑ３１のソースにサブワード選択信号ＦＸを供給し、Ｎ
チャンネル型ＭＯＳＦＥＴＱ３３のゲートに上記メイン
ワード選択信号ＭＷを供給する。
【００６５】この構成では、サブワード選択信号ＦＸを
ワード線の選択レベルに対応した昇圧電圧ＶＰＰを供給
し、メインワード選択信号ＭＷを上記昇圧電圧ＶＰＰに
対応したハイレベルにする。これにより、反転信号ＭＷ
Ｂがロウレベルとなり、Ｐチャンネル型ＭＯＳＦＥＴＱ
３１をオン状態にするので、サブワード線ＳＷＬが上記
昇圧電圧ＶＰＰに対応された選択レベルとなる。メイン
ワード選択信号ＭＷが回路の接地電位のようなロウレベ
ルなら、反転信号ＭＷＢが昇圧電圧ＶＰＰのようなハイ
レベルとなり、Ｐチャンネル型ＭＯＳＦＥＴＱ３１をオ
フ状態にして、Ｎチャンネル型ＭＯＳＦＥＴＱ３２をオ
ン状態にするので、サブワード線ＳＷＬはロウレベルの
ような非選択レベルにされる。メインワード選択信号Ｍ
Ｗを上記昇圧電圧ＶＰＰに対応したハイレベルにしＭＷ
ＢがロウレベルとなってＰチャンネル型ＭＯＳＦＥＴＱ
３１がオン状態になるが、そのときにサブワード選択信
号ＦＸを回路の接地電位のようなロウレベルに対してし
きい値電圧分だけサブワード線の浮き上がりが生じるの
で、記メインワード選択信号ＭＷのハイレベルによりＮ
チャンネル型ＭＯＳＦＥＴＱ３３もオン状態になってサ
ブワード線ＳＷＬの電位を接地電位のようなロウレベル
にする。
ワード線の選択レベルに対応した昇圧電圧ＶＰＰを供給
し、メインワード選択信号ＭＷを上記昇圧電圧ＶＰＰに
対応したハイレベルにする。これにより、反転信号ＭＷ
Ｂがロウレベルとなり、Ｐチャンネル型ＭＯＳＦＥＴＱ
３１をオン状態にするので、サブワード線ＳＷＬが上記
昇圧電圧ＶＰＰに対応された選択レベルとなる。メイン
ワード選択信号ＭＷが回路の接地電位のようなロウレベ
ルなら、反転信号ＭＷＢが昇圧電圧ＶＰＰのようなハイ
レベルとなり、Ｐチャンネル型ＭＯＳＦＥＴＱ３１をオ
フ状態にして、Ｎチャンネル型ＭＯＳＦＥＴＱ３２をオ
ン状態にするので、サブワード線ＳＷＬはロウレベルの
ような非選択レベルにされる。メインワード選択信号Ｍ
Ｗを上記昇圧電圧ＶＰＰに対応したハイレベルにしＭＷ
ＢがロウレベルとなってＰチャンネル型ＭＯＳＦＥＴＱ
３１がオン状態になるが、そのときにサブワード選択信
号ＦＸを回路の接地電位のようなロウレベルに対してし
きい値電圧分だけサブワード線の浮き上がりが生じるの
で、記メインワード選択信号ＭＷのハイレベルによりＮ
チャンネル型ＭＯＳＦＥＴＱ３３もオン状態になってサ
ブワード線ＳＷＬの電位を接地電位のようなロウレベル
にする。
【００６６】この実施例においても、上記メインワード
線選択信号ＭＷの非選択レベルと、サブワード選択信号
ＦＸの非選択レベルとが同じく回路の接地電位のような
ロウレベルにできるために、メインワード線とサブワー
ド選択線とをメモリアレイ上において同じ配線層を用い
て形成しても、前記のようなリーク電流による不都合が
生じない。
線選択信号ＭＷの非選択レベルと、サブワード選択信号
ＦＸの非選択レベルとが同じく回路の接地電位のような
ロウレベルにできるために、メインワード線とサブワー
ド選択線とをメモリアレイ上において同じ配線層を用い
て形成しても、前記のようなリーク電流による不都合が
生じない。
【００６７】（Ｂ）には、ＮＭＯＳタイプが示されてい
る。ＮＭＯＳタイプは、低しきい値電圧の電源電圧側Ｍ
ＯＳＦＥＴＱ３４と回路の接地電位側のＭＯＳＦＥＴＱ
３５とを相補的にオン状態／オフ状態にしてサブワード
線ＳＷＬを選択／非選択状態にするものである。上記Ｍ
ＯＳＦＥＴＱ３４のゲートには、メインワード選択信号
ＭＷを伝える低しきい値電圧のカット用ＭＯＳＦＥＴＱ
３６が設けられ、そのゲートには定常的に昇圧電圧ＶＰ
Ｐが印加される。上記メインワード線選択信号ＭＷとサ
ブワード線ＳＷＬとの間には、サブワード選択信号ＦＸ
が供給される低しきい値電圧のＭＯＳＦＥＴＱ３７が設
けられる。
る。ＮＭＯＳタイプは、低しきい値電圧の電源電圧側Ｍ
ＯＳＦＥＴＱ３４と回路の接地電位側のＭＯＳＦＥＴＱ
３５とを相補的にオン状態／オフ状態にしてサブワード
線ＳＷＬを選択／非選択状態にするものである。上記Ｍ
ＯＳＦＥＴＱ３４のゲートには、メインワード選択信号
ＭＷを伝える低しきい値電圧のカット用ＭＯＳＦＥＴＱ
３６が設けられ、そのゲートには定常的に昇圧電圧ＶＰ
Ｐが印加される。上記メインワード線選択信号ＭＷとサ
ブワード線ＳＷＬとの間には、サブワード選択信号ＦＸ
が供給される低しきい値電圧のＭＯＳＦＥＴＱ３７が設
けられる。
【００６８】この実施例では、サブワード選択信号ＦＸ
が昇圧電圧ＶＰＰで、メインワード線ＭＷがハイレベル
のときにサブワード線ＳＷＬが昇圧電圧に対応したハイ
レベルにされる。つまり、メインワード選択信号ＭＷの
ハイレベルによりＭＯＳＦＥＴＱ３４がオン状態とな
り、サブワード選択信号ＦＸのハイレベルにより、ＭＯ
ＳＦＥＴＱ３４においてセルフブーストがかかり、Ｎチ
ャンネル型ＭＯＳＦＥＴＱ３４を用いつつ、サブワード
線ＳＷＬを昇圧電圧ＶＰＰまで高くすることができる。
サブワード選択信号ＦＸＢがハイレベルでＦＸがロウレ
ベルなら、ＭＯＳＦＥＴＱ３５のオン状態や、メインワ
ード選択信号ＭＷによるＭＯＳＦＥＴＱ３４のオン状態
によりサブワード線ＳＷＬは回路の接地電位のようなロ
ウレベルにされる。上記サブワード選択信号ＦＸには、
サブワード線ＳＷＬをドライブするだけの電流供給能力
が必要になるために、前記クロスエリアにサブワード選
択線駆動回路が設けられる。このため、メインワード線
ＭＷとサブワード選択信号ＦＸＢとをサブアレイ上の配
置させるようにすればよい。
が昇圧電圧ＶＰＰで、メインワード線ＭＷがハイレベル
のときにサブワード線ＳＷＬが昇圧電圧に対応したハイ
レベルにされる。つまり、メインワード選択信号ＭＷの
ハイレベルによりＭＯＳＦＥＴＱ３４がオン状態とな
り、サブワード選択信号ＦＸのハイレベルにより、ＭＯ
ＳＦＥＴＱ３４においてセルフブーストがかかり、Ｎチ
ャンネル型ＭＯＳＦＥＴＱ３４を用いつつ、サブワード
線ＳＷＬを昇圧電圧ＶＰＰまで高くすることができる。
サブワード選択信号ＦＸＢがハイレベルでＦＸがロウレ
ベルなら、ＭＯＳＦＥＴＱ３５のオン状態や、メインワ
ード選択信号ＭＷによるＭＯＳＦＥＴＱ３４のオン状態
によりサブワード線ＳＷＬは回路の接地電位のようなロ
ウレベルにされる。上記サブワード選択信号ＦＸには、
サブワード線ＳＷＬをドライブするだけの電流供給能力
が必要になるために、前記クロスエリアにサブワード選
択線駆動回路が設けられる。このため、メインワード線
ＭＷとサブワード選択信号ＦＸＢとをサブアレイ上の配
置させるようにすればよい。
【００６９】（Ｃ）には、ＮＯＲタイプが示されてい
る。Ｐチャンネル型ＭＯＳＦＥＴＱ３８とＮチャンネル
型ＭＯＳＦＥＴＱ３９からなるＣＭＯＳインバータ回路
に対して、Ｐチャンネル型ＭＯＳＦＥＴＱ４０からなる
Ｐチャンネル型のスイッチＭＯＳＦＥＴＱ４０が設けら
れる。また、サブワード線ＳＷＬと回路の接地電位との
間には、Ｎチャンネル型ＭＯＳＦＥＴＱ４１が設けられ
る。そして、上記ＣＭＯＳインバータ回路の入力には、
サブワード選択信号ＦＸが供給され、上記Ｐチャンネル
型とＮチャンネル型のスイッチＭＯＳＦＥＴＱ４０と４
１には、上記メインワード選択信号ＭＷＢが供給され
る。
る。Ｐチャンネル型ＭＯＳＦＥＴＱ３８とＮチャンネル
型ＭＯＳＦＥＴＱ３９からなるＣＭＯＳインバータ回路
に対して、Ｐチャンネル型ＭＯＳＦＥＴＱ４０からなる
Ｐチャンネル型のスイッチＭＯＳＦＥＴＱ４０が設けら
れる。また、サブワード線ＳＷＬと回路の接地電位との
間には、Ｎチャンネル型ＭＯＳＦＥＴＱ４１が設けられ
る。そして、上記ＣＭＯＳインバータ回路の入力には、
サブワード選択信号ＦＸが供給され、上記Ｐチャンネル
型とＮチャンネル型のスイッチＭＯＳＦＥＴＱ４０と４
１には、上記メインワード選択信号ＭＷＢが供給され
る。
【００７０】この構成では、サブワード線ＳＷＬの選択
レベルは、電源電圧ＶＤＤにされる。それ故、センスア
ンプの動作電圧が上記電源電圧ＶＤＤに対してメモリセ
ルのアドレス選択ＭＯＳＦＥＴのしきい値電圧分だけ低
下させた動作電圧が用いられる。この構成では、サブワ
ード選択線駆動回路が不要になるため、上記クロスエリ
アに余裕が生まれるものである。そのために、１列のサ
ブアレイに対して前記のように８本等を１組とするサブ
ワード選択線ＦＸを延長させるようにすることができ
る。上記電源電圧ＶＤＤを昇圧電圧ＶＰＰとすれば、セ
ンスアンプの動作電圧を電源電圧ＶＤＤにすることがで
きる。
レベルは、電源電圧ＶＤＤにされる。それ故、センスア
ンプの動作電圧が上記電源電圧ＶＤＤに対してメモリセ
ルのアドレス選択ＭＯＳＦＥＴのしきい値電圧分だけ低
下させた動作電圧が用いられる。この構成では、サブワ
ード選択線駆動回路が不要になるため、上記クロスエリ
アに余裕が生まれるものである。そのために、１列のサ
ブアレイに対して前記のように８本等を１組とするサブ
ワード選択線ＦＸを延長させるようにすることができ
る。上記電源電圧ＶＤＤを昇圧電圧ＶＰＰとすれば、セ
ンスアンプの動作電圧を電源電圧ＶＤＤにすることがで
きる。
【００７１】上記の実施例から得られる作用効果は、下
記の通りである。すなわち、 （１） メインワード線の延長方向に対して分割された
長さとされ、かつ、上記メインワード線と交差するビッ
ト線方向に対して複数配置され、複数からなるメモリセ
ルが接続されてなるサブワード線を設け、上記メインワ
ード線と平行するように設けられる第１のサブワード選
択線をサブアレイ上を延長させてワード線の延長方向に
並べられた複数のサブアレイに導き、上記第１のサブワ
ード選択線の対応するものと接続されて上記メインワー
ド線と直交するように延長される第２のサブワード選択
線を隣接するサブアレイのワード線駆動回路領域まで延
長させ、各サブアレイに対応して設けられたサブワード
線駆動回路において、上記メインワード線と上記第２の
サブワード選択線からの信号によりサブワード線の選択
動作と非選択動作を行わせるようにすることにより、分
割ワード線方式を採用しつつ、高集積化を実現できると
いう効果が得られる。
記の通りである。すなわち、 （１） メインワード線の延長方向に対して分割された
長さとされ、かつ、上記メインワード線と交差するビッ
ト線方向に対して複数配置され、複数からなるメモリセ
ルが接続されてなるサブワード線を設け、上記メインワ
ード線と平行するように設けられる第１のサブワード選
択線をサブアレイ上を延長させてワード線の延長方向に
並べられた複数のサブアレイに導き、上記第１のサブワ
ード選択線の対応するものと接続されて上記メインワー
ド線と直交するように延長される第２のサブワード選択
線を隣接するサブアレイのワード線駆動回路領域まで延
長させ、各サブアレイに対応して設けられたサブワード
線駆動回路において、上記メインワード線と上記第２の
サブワード選択線からの信号によりサブワード線の選択
動作と非選択動作を行わせるようにすることにより、分
割ワード線方式を採用しつつ、高集積化を実現できると
いう効果が得られる。
【００７２】（２） 複数からなるサブワード線配列の
両端側にサブワード線駆動回路を振り分けて分割して配
置し、複数からなる相補ビット線配列の両端側にセンス
アンプを振り分けて分割して配置し、上記複数のサブワ
ード線駆動回路列と上記複数のセンスアンプ列とにより
囲まれるようにサブアレイを形成することにより、サブ
アレイにおいて高密度に配置されるサブワード線及び相
補ビット線のそれぞれの配線ピッチの２倍のピッチでサ
ブワード線駆動回路とセンスアンプを配置させることが
できるという効果が得られる。
両端側にサブワード線駆動回路を振り分けて分割して配
置し、複数からなる相補ビット線配列の両端側にセンス
アンプを振り分けて分割して配置し、上記複数のサブワ
ード線駆動回路列と上記複数のセンスアンプ列とにより
囲まれるようにサブアレイを形成することにより、サブ
アレイにおいて高密度に配置されるサブワード線及び相
補ビット線のそれぞれの配線ピッチの２倍のピッチでサ
ブワード線駆動回路とセンスアンプを配置させることが
できるという効果が得られる。
【００７３】（３） 上記センスアンプを、シェアード
センス方式としてそれを中心にして隣接するサブアレイ
のビット線に対応して設け、上記サブワード線駆動回路
を中心にして隣接するサブアレイのサブワード線を選択
するようにすることにより、効率よくサブアレイとその
駆動回路及びセンスアンプを配置させることができると
いう効果が得られる。
センス方式としてそれを中心にして隣接するサブアレイ
のビット線に対応して設け、上記サブワード線駆動回路
を中心にして隣接するサブアレイのサブワード線を選択
するようにすることにより、効率よくサブアレイとその
駆動回路及びセンスアンプを配置させることができると
いう効果が得られる。
【００７４】（４） 上記メインワード線はロウレベル
の選択レベルとする反転メインワード線とし、上記第２
のサブワード選択線はハイレベルを選択レベルとする非
反転サブワード選択線とロウレベルを選択レベルとする
反転サブワード選択線とし、サブワード線駆動回路とし
て、上記メインワード線が共通接続されたゲートからな
る入力端子に接続され、その出力端子に上記サブワード
線が接続され、上記第２の非反転サブワード選択線がソ
ースに接続されたＰチャンネル型ＭＯＳＦＥＴ及びその
ソースが接地電位に接続されたＮチャンネル型ＭＯＳＦ
ＥＴからなる第１のＣＭＯＳインバータ回路と、上記第
１のサブワード選択線にゲートが接続され、上記サブワ
ード線と回路の接地電位との間に設けられ、ゲートが上
記第２の反転サブワード線に接続されたＮチャンネル型
ＭＯＳＦＥＴとし、上記第２の反転サブワード選択線
は、上記第１のサブワード選択線に接続されてなり、上
記第２の非反転サブワード線は、上記第１のサブワード
選択線が入力端子が接続され第２のＣＭＯＳインバータ
回路からなるサブワード選択線駆動回路により形成され
た選択信号が伝えられるものとすることにより、少ない
素子数で効率よくサブワード線駆動回路を構成すること
ができるという効果が得られる。
の選択レベルとする反転メインワード線とし、上記第２
のサブワード選択線はハイレベルを選択レベルとする非
反転サブワード選択線とロウレベルを選択レベルとする
反転サブワード選択線とし、サブワード線駆動回路とし
て、上記メインワード線が共通接続されたゲートからな
る入力端子に接続され、その出力端子に上記サブワード
線が接続され、上記第２の非反転サブワード選択線がソ
ースに接続されたＰチャンネル型ＭＯＳＦＥＴ及びその
ソースが接地電位に接続されたＮチャンネル型ＭＯＳＦ
ＥＴからなる第１のＣＭＯＳインバータ回路と、上記第
１のサブワード選択線にゲートが接続され、上記サブワ
ード線と回路の接地電位との間に設けられ、ゲートが上
記第２の反転サブワード線に接続されたＮチャンネル型
ＭＯＳＦＥＴとし、上記第２の反転サブワード選択線
は、上記第１のサブワード選択線に接続されてなり、上
記第２の非反転サブワード線は、上記第１のサブワード
選択線が入力端子が接続され第２のＣＭＯＳインバータ
回路からなるサブワード選択線駆動回路により形成され
た選択信号が伝えられるものとすることにより、少ない
素子数で効率よくサブワード線駆動回路を構成すること
ができるという効果が得られる。
【００７５】（５） 上記サブワード選択線駆動回路
を、上記センスアンプ列とサブワード線駆動回路列とが
交差するクロスエリアに配置されることにより、サブワ
ード線駆動回路を効率よく配置させることができるとい
う効果が得られる。
を、上記センスアンプ列とサブワード線駆動回路列とが
交差するクロスエリアに配置されることにより、サブワ
ード線駆動回路を効率よく配置させることができるとい
う効果が得られる。
【００７６】（６） 上記第１のサブワード選択線は、
上記メインワード線の間に配置され、メインワード線と
同じ配線層を利用して形成されるともに、それを挟むよ
うに配置された２つの配線層を短絡させて１つの第１の
サブワード選択線として用いることよりサブワード選択
線の低抵抗化が図られ、それに伴いサブワード線の高速
動作化が図られるという効果が得られる。
上記メインワード線の間に配置され、メインワード線と
同じ配線層を利用して形成されるともに、それを挟むよ
うに配置された２つの配線層を短絡させて１つの第１の
サブワード選択線として用いることよりサブワード選択
線の低抵抗化が図られ、それに伴いサブワード線の高速
動作化が図られるという効果が得られる。
【００７７】（７） 上記メインワード線及び第１のサ
ブワード選択線を第２層目のメタル層により形成し、上
記第２のサブワード選択線は、第３層目のメタル層、第
２層目のメタル層及び第１層目のメタル層を用いて構成
し、上記メインワード線と交差する部分では上記第３層
目のメタル層が用いられ、上記サブワード線駆動回路を
構成する回路素子に接続される部分では第１層目のメタ
ル層を用いて構成することにより、効率よくメインワー
ド線及び第１のサブワード選択線と第２のサブワード選
択線を構成することができるという効果が得られる。
ブワード選択線を第２層目のメタル層により形成し、上
記第２のサブワード選択線は、第３層目のメタル層、第
２層目のメタル層及び第１層目のメタル層を用いて構成
し、上記メインワード線と交差する部分では上記第３層
目のメタル層が用いられ、上記サブワード線駆動回路を
構成する回路素子に接続される部分では第１層目のメタ
ル層を用いて構成することにより、効率よくメインワー
ド線及び第１のサブワード選択線と第２のサブワード選
択線を構成することができるという効果が得られる。
【００７８】以上本発明者よりなされた発明を実施例に
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、サブ
アレイの構成、または半導体チップに搭載される複数の
メモリアレイの配置は、その記憶容量等に応じて種々の
実施形態を採ることができる。また、サブワードドライ
バの構成は、種々の実施形態を採ることができる。入出
力インターフェイスの部分は、クロック信号に同期して
動作を行うようにされたシンクロナスダイナミック型Ｒ
ＡＭとしてもよい。１つのメインワード線に割り当てら
れるサブワード線の数は、前記のように４本の他に８本
等種々の実施形態を採ることができる。この発明は、メ
インワード線とサブワード線とを備えた分割ワード線方
式のダイナミック型ＲＡＭに広く利用できる。
基づき具体的に説明したが、本願発明は前記実施例に限
定されるものではなく、その要旨を逸脱しない範囲で種
々変更可能であることはいうまでもない。例えば、サブ
アレイの構成、または半導体チップに搭載される複数の
メモリアレイの配置は、その記憶容量等に応じて種々の
実施形態を採ることができる。また、サブワードドライ
バの構成は、種々の実施形態を採ることができる。入出
力インターフェイスの部分は、クロック信号に同期して
動作を行うようにされたシンクロナスダイナミック型Ｒ
ＡＭとしてもよい。１つのメインワード線に割り当てら
れるサブワード線の数は、前記のように４本の他に８本
等種々の実施形態を採ることができる。この発明は、メ
インワード線とサブワード線とを備えた分割ワード線方
式のダイナミック型ＲＡＭに広く利用できる。
【００７９】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、メインワード線の延長方向
に対して分割された長さとされ、かつ、上記メインワー
ド線と交差するビット線方向に対して複数配置され、複
数からなるメモリセルが接続されてなるサブワード線を
設け、上記メインワード線と平行するように設けられる
第１のサブワード選択線をサブアレイ上を延長させてワ
ード線の延長方向に並べられた複数のサブアレイに導
き、上記第１のサブワード選択線の対応するものと接続
されて上記メインワード線と直交するように延長される
第２のサブワード選択線を隣接するサブアレイのワード
線駆動回路領域まで延長させ、各サブアレイに対応して
設けられたサブワード線駆動回路において、上記メイン
ワード線と上記第２のサブワード選択線からの信号によ
りサブワード線の選択動作と非選択動作を行わせるよう
にすることにより、分割ワード線方式を採用しつつ、高
集積化を実現できる。
的なものによって得られる効果を簡単に説明すれば、下
記の通りである。すなわち、メインワード線の延長方向
に対して分割された長さとされ、かつ、上記メインワー
ド線と交差するビット線方向に対して複数配置され、複
数からなるメモリセルが接続されてなるサブワード線を
設け、上記メインワード線と平行するように設けられる
第１のサブワード選択線をサブアレイ上を延長させてワ
ード線の延長方向に並べられた複数のサブアレイに導
き、上記第１のサブワード選択線の対応するものと接続
されて上記メインワード線と直交するように延長される
第２のサブワード選択線を隣接するサブアレイのワード
線駆動回路領域まで延長させ、各サブアレイに対応して
設けられたサブワード線駆動回路において、上記メイン
ワード線と上記第２のサブワード選択線からの信号によ
りサブワード線の選択動作と非選択動作を行わせるよう
にすることにより、分割ワード線方式を採用しつつ、高
集積化を実現できる。
【図１】この発明に係るダイナミック型ＲＡＭの一実施
例を示すレイアウト図である。
例を示すレイアウト図である。
【図２】この発明に係るダイナミック型ＲＡＭを説明す
るための概略レイアウト図である。
るための概略レイアウト図である。
【図３】この発明に係るダイナミック型ＲＡＭにおける
サブアレイとその周辺回路の一実施例を示す概略レイア
ウト図である。
サブアレイとその周辺回路の一実施例を示す概略レイア
ウト図である。
【図４】図１に示したメモリアレイのメインワード線と
サブワード線との関係を説明するための要部ブロック図
である。
サブワード線との関係を説明するための要部ブロック図
である。
【図５】図１のメモリアレイのメインワード線とセンス
アンプとの関係を説明するための要部ブロック図であ
る。
アンプとの関係を説明するための要部ブロック図であ
る。
【図６】この発明に係るダイナミック型ＲＡＭのセンス
アンプ部の一実施例を示す要部回路図である。
アンプ部の一実施例を示す要部回路図である。
【図７】この発明に係るダイナミック型ＲＡＭの周辺部
分の一実施例を示す概略ブロック図である。
分の一実施例を示す概略ブロック図である。
【図８】この発明に係るダイナミック型ＲＡＭを説明す
るためのメモリセル部の素子構造断面図である。
るためのメモリセル部の素子構造断面図である。
【図９】この発明の他の一実施例を示す概略構成図であ
る。
る。
【図１０】この発明に係るダイナミック型ＲＡＭに用い
られるサブワードドライバの他の一実施例を示す回路図
である。
られるサブワードドライバの他の一実施例を示す回路図
である。
１０…メモリチップ、１１…メインロウデコーダ領域、
１２…メインワードドライバ領域、１３…カラムデコー
ダ領域、１４…周辺回路、ポンディングパッド領域、１
５…メセリセルアレイ（サブアレイ）、１６…センスア
ンプ領域、１７…サブワードドライバ領域、１８…交差
領域（クロスエリア） ＳＡ，ＳＡ１，ＳＡ２…センスアンプ、ＳＷＤ…サブワ
ードドライバ、ＭＷＤ…メインワードドライバ、ＡＣＴ
ＲＬ…メモリアレイ制御回路、ＭＷＬ０〜ＭＷＬｎ…メ
インワード線、ＳＷＬ０…サブワード線、ＹＳ…カラム
選択線、ＭＭＡＴ０，ＭＭＡＴ１…メモリマット（サブ
アレイ）、ＴＧ…タイミング制御回路、Ｉ／Ｏ…入出力
回路、ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カラム
アドレスバッファ、ＡＭＸ…マルチプレクサ、ＲＦＣ…
リフレッシュアドレスカウンタ回路、ＸＰＤ，ＹＰＤ…
プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系冗長回路、ＸＩ
Ｂ…デコーダ回路、Ｑ１〜Ｑ４１…ＭＯＳＦＥＴ、ＣＳ
Ｐ，ＣＳＮ…共通ソース線、ＹＳ…カラム選択信号、Ｈ
ＶＣ…ハーフプリチャージ電圧、ＳＨＲＬ，ＳＨＲＲ…
シェアード選択線、Ｉ／Ｏ…入出力線、Ｍ１〜Ｍ３…メ
タル層、ＳＮ…ストレージノード、ＰＬ…プレート電
極、ＢＬ…ビット線、ＳＤ…ソース，ドレイン、ＦＧ…
１層目ポリシリコン層。
１２…メインワードドライバ領域、１３…カラムデコー
ダ領域、１４…周辺回路、ポンディングパッド領域、１
５…メセリセルアレイ（サブアレイ）、１６…センスア
ンプ領域、１７…サブワードドライバ領域、１８…交差
領域（クロスエリア） ＳＡ，ＳＡ１，ＳＡ２…センスアンプ、ＳＷＤ…サブワ
ードドライバ、ＭＷＤ…メインワードドライバ、ＡＣＴ
ＲＬ…メモリアレイ制御回路、ＭＷＬ０〜ＭＷＬｎ…メ
インワード線、ＳＷＬ０…サブワード線、ＹＳ…カラム
選択線、ＭＭＡＴ０，ＭＭＡＴ１…メモリマット（サブ
アレイ）、ＴＧ…タイミング制御回路、Ｉ／Ｏ…入出力
回路、ＲＡＢ…ロウアドレスバッファ、ＣＡＢ…カラム
アドレスバッファ、ＡＭＸ…マルチプレクサ、ＲＦＣ…
リフレッシュアドレスカウンタ回路、ＸＰＤ，ＹＰＤ…
プリテコーダ回路、Ｘ−ＤＥＣ…ロウ系冗長回路、ＸＩ
Ｂ…デコーダ回路、Ｑ１〜Ｑ４１…ＭＯＳＦＥＴ、ＣＳ
Ｐ，ＣＳＮ…共通ソース線、ＹＳ…カラム選択信号、Ｈ
ＶＣ…ハーフプリチャージ電圧、ＳＨＲＬ，ＳＨＲＲ…
シェアード選択線、Ｉ／Ｏ…入出力線、Ｍ１〜Ｍ３…メ
タル層、ＳＮ…ストレージノード、ＰＬ…プレート電
極、ＢＬ…ビット線、ＳＤ…ソース，ドレイン、ＦＧ…
１層目ポリシリコン層。
フロントページの続き (72)発明者 荒井 公司 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 ▲高▼橋 康 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体事業部内 (72)発明者 田中 敦也 東京都青梅市今井2326番地 株式会社日立 製作所デバイス開発センタ内 (72)発明者 助川 俊一 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 別所 真次 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内 (72)発明者 平 雅之 茨城県稲敷郡美浦村木原2350 日本テキサ ス・インスツルメンツ株式会社内
Claims (7)
- 【請求項１】 メインワード線と、上記メインワード線
の延長方向に対して分割された長さとされ、かつ、上記
メインワード線と交差するビット線方向に対して複数配
置され、複数からなるダイナミック型メモリセルのアド
レス選択端子が接続されてなるサブワード線と、 上記メインワード線と平行するように延長され、上記１
つのメインワード線に割り当てられた複数のサブワード
線の中の１つを選択する選択信号が伝えられる第１のサ
ブワード選択線と、 上記第１のサブワード選択線の対応するものと接続さ
れ、上記メインワード線と直交するように延長される第
２のサブワード選択線と、 上記メインワード線の選択信号と上記第２のサブワード
選択線を通して伝えられた選択信号とを受けて、上記サ
ブワード線の選択信号を形成する複数からなるサブワー
ド線駆動回路と、 上記複数のサブワード線とそれと直交するように配置さ
れ、上記ダイナミック型メモリセルの入出力端子がその
一方に接続された複数の相補ビット線対と、 上記複数の相補ビット線対に入出力端子が接続されてな
る複数のセンスアンプとを備え、 上記複数のサブワード線及び上記複数の相補ビット線対
及びこれらの交点に設けられた複数のダイナミック型メ
モリセルからなるサブアレイ上に、上記メインワード線
と上記第１のサブワード選択線を配置し、 上記第２のサブワード選択線を隣接する上記サブアレイ
に対応された上記サブワード駆動回路上を延長させ、対
応する上記サブワード線駆動回路に供給してなることを
特徴とするダイナミック型ＲＡＭ。 - 【請求項２】 上記サブアレイは、 上記複数からなるサブワード線配列の両端側にサブワー
ド線駆動回路が振り分けられて分割して配置され、 上記複数からなる相補ビット線配列の両端側にセンスア
ンプが振り分けられて分割して配置され、 上記１つのサブアレイは、上記複数のサブワード線駆動
回路列と上記複数のセンスアンプ列とにより囲まれるよ
うに形成されるものであることを特徴とする請求項１の
ダイナミック型ＲＡＭ。 - 【請求項３】 上記センスアンプは、シェアードセンス
方式とされ、それを中心にして隣接するサブアレイのビ
ット線に対応して設けられるものであり、 上記サブワード線駆動回路は、それを中心にして隣接す
るサブアレイのサブワード線を選択するものであること
を特徴とする請求項１又は請求項２のダイナミック型Ｒ
ＡＭ。 - 【請求項４】 上記メインワード線はロウレベルの選択
レベルとする反転メインワード線であり、上記第２のサ
ブワード選択線は、ハイレベルを選択レベルとする非反
転サブワード選択線とロウレベルを選択レベルとする反
転サブワード選択線からなり、 上記サブワード線駆動回路は、 上記メインワード線が共通接続されたゲートからなる入
力端子に接続され、その出力端子に上記サブワード線が
接続され、上記第２の非反転サブワード選択線がソース
に接続されたＰチャンネル型ＭＯＳＦＥＴ及びそのソー
スが接地電位に接続されたＮチャンネル型ＭＯＳＦＥＴ
からなる第１のＣＭＯＳインバータ回路と、 上記第１のサブワード選択線にゲートが接続され、上記
サブワード線と回路の接地電位との間に設けられ、ゲー
トが上記第２の反転サブワード線に接続されたＮチャン
ネル型ＭＯＳＦＥＴとからなり、 上記第２の反転サブワード選択線は、上記第１のサブワ
ード選択線に接続されてなり、上記第２の非反転サブワ
ード線は、上記第１のサブワード選択線が入力端子が接
続され第２のＣＭＯＳインバータ回路からなるサブワー
ド選択線駆動回路により形成された選択信号が伝えられ
るものであることを特徴とする請求項１のダイナミック
型ＲＡＭ。 - 【請求項５】 上記サブワード選択線駆動回路は、上記
センスアンプ列とサブワード線駆動回路列とが交差する
クロスエリアに配置されるものであることを特徴とする
請求項４のダイナミック型ＲＡＭ。 - 【請求項６】 上記第１のサブワード選択線は、上記メ
インワード線の間に配置され、メインワード線と同じ配
線層を利用して形成されるともに、 それを挟むように配置された２つの配線層を短絡させて
１つの第１のサブワード選択線として用いることを特徴
とする請求項１のダイナミック型ＲＡＭ。 - 【請求項７】 上記メインワード線及び第１のサブワー
ド選択線は第２層目のメタル層により形成され、 上記第２のサブワード選択線は、第３層目のメタル層、
第２層目のメタル層及び第１層目のメタル層を用いて構
成され、 上記メインワード線と交差する部分では上記第３層目の
メタル層が用いられ、上記サブワード線駆動回路を構成
する回路素子に接続される部分では第１層目のメタル層
が用いられてなることを特徴とする請求項１、請求項
４、請求項５又は請求項６のダイナミック型ＲＡＭ。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09665197A JP3938803B2 (ja) | 1997-03-31 | 1997-03-31 | ダイナミック型ｒａｍ |
| TW087103213A TW417285B (en) | 1997-03-31 | 1998-03-05 | Dynamic RAM |
| KR1019980010224A KR19980080620A (ko) | 1997-03-31 | 1998-03-25 | 다이나믹형 ｒａｍ |
| US09/050,946 US8068379B1 (en) | 1997-03-31 | 1998-03-31 | Dynamic RAM |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09665197A JP3938803B2 (ja) | 1997-03-31 | 1997-03-31 | ダイナミック型ｒａｍ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10275468A true JPH10275468A (ja) | 1998-10-13 |
| JP3938803B2 JP3938803B2 (ja) | 2007-06-27 |
Family
ID=14170742
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09665197A Expired - Lifetime JP3938803B2 (ja) | 1997-03-31 | 1997-03-31 | ダイナミック型ｒａｍ |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8068379B1 (ja) |
| JP (1) | JP3938803B2 (ja) |
| KR (1) | KR19980080620A (ja) |
| TW (1) | TW417285B (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000187984A (ja) * | 1998-12-24 | 2000-07-04 | Matsushita Electric Ind Co Ltd | 半導体記憶装置及び副ワード線駆動信号発生回路 |
| JP2003517170A (ja) * | 1999-08-23 | 2003-05-20 | アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド | ３層の金属配線を用いたフラッシュメモリアーキテクチャ |
| KR100558561B1 (ko) | 2004-10-28 | 2006-03-10 | 삼성전자주식회사 | 반도체 메모리 장치 |
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