JP2007052913A - 半導体記憶装置 - Google Patents

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Abstract

【課題】回路のサイズを最小にする、アレイタイプの集積回路上のメッシュ状電源及び信号バスを提供する。
【解決手段】メッシュシステムのためのスルーホールは、周辺回路だけでなくサブアレイ１８ａ、１８ｂにも配置される。メッシュシステムの電源バス及び信号バスは、アレイを横断して垂直及び水平の両方向に伸びており、すべての垂直バスは１つの金属層Ｍ３に、また、すべての水平バスは他の金属層Ｍ２に置かれている。１つの層のバスはアレイに配置されたスルーホールにより他の層の適切なバスに接続されている。接続されたバスは、適切なセンスアンプドライバへと伸びている。
【選択図】図１

Description

本発明は、一般的に半導体回路設計に関し、特に、半導体メモリ集積回路において電源及び信号バスを相互接続する方法及び装置に適用して有効な技術に関するものである。
半導体技術の発展に伴って、単一の集積回路すなわち「チップ」に含まれるトランジスタの数は益々増大し、そのため設計ルールパラメータの値は益々小さくなっている。これら２つの面での進展は、金属層の抵抗を増大させ、また、この抵抗の増大が新たな問題を引き起こす。そのような問題の例としては、電源線電位のゆれ、クロストークノイズ、回路の遅延を挙げることができる。これらの問題すべてはチップの動作を遅らせ、チップに格納されているデータを破損させることさえあり得る。金属層の抵抗の増大の影響を除去することは、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）の設計も含めて、ほとんどの半導体設計の分野で重要な設計上の課題となっている。
この問題に対する１つの解決策として、チップに対するメッシュ状の電源バスシステムが開発されてきた（たとえば、非特許文献１参照）。 メッシュ状電源バスシステムは、ＤＲＡＭのような集積回路で容易に実現することができる。それは、そのような集積回路では、メモリセルが巨大なアレイとなっており、センスアンプドライバ（sense amplifier driver）が分散して存在しているからである。メッシュシステムでは、多数の電源バスがアレイ上を水平及び垂直の両方向に伸びて設けられているので、十分な電力が分散されたセンスアンプドライバに供給される。
Yamada, A 64-Mb DRAM with Meshed Power Line, 26 IEEE Journal of Solid-State Circuits 11 (1991)
Yamadaのメッシュ状システムは、従来のＣＭＯＳ（complementary metal oxide semiconductor ）技術を用いて実現することができるものであり、互いに電気的に絶縁された第１、第２及び第３の金属層を有しており、第１の金属層は最下層の金属層、第３の金属層は最上層の金属層となっており、第２の金属層は第１と第３の金属層の間に挟まれている。Yamadaのメッシュ状システムは第２及び第３の金属層で形成されており、プラスの供給電圧（ＶＤＤ）のメッシュとマイナスの供給電圧（ＶＳＳ）のメッシュを含み、それらはそれぞれＶＤＤ電源バスとＶＳＳ電源バスに対応している。この従来設計のメッシュでは、電源バスはメモリアレイ上に伸びて、センスアンプ領域に配置されたスルーホールを利用してセンスアンプ上の配線に変換されセンスアンプドライバに給電される。しかし、センスアンプ自体にはＶＤＤ電源バス及びＶＳＳ電源バスが存在する必要はない。なぜなら、それらの回路は、ウェルバイアス（well bias ）のためを除いて、ＶＤＤ電源あるいはＶＳＳ電源のどちらも必要としないからである。
その結果、センスアンプは、そのサイズが比較的小さく、また、多くの信号バス及び電源バスが付随しているため、Yamadaのメッシュ状システムによって不利な影響を受ける。すなわち、余分な電源及び信号バスによってセンスアンプは込み合ってしまう。それに加え、センスアンプ上のスルーホールを覆うのに必要な金属配線の幅は、金属配線の最小幅より大きいので、金属配線層の幅をなお一層増加させてしまう。その結果、センスアンプ上の金属配線層がセンスアンプ回路のサイズの決定要因となる。そのため、センスアンプのサイズの減少は金属幅を狭くすることにより実現しなければならず、必然的に抵抗を増大させ、動作を遅くしてしまう。
Yamadaのメッシュ状システムとは別に、従来のＤＲＡＭ設計に対する他の提案もなされてきた。近年、K. Noda et Al., a Boosted Dual Word-line DecodingScheme for 256 Mbit DRAM's, 1992 Symp. on VLSI Circuit Dig. of Tech. Papers, pp. 112-113 (1992) において、階層的なワード線構造が提案された。Noda案は、第２の金属配線層に形成されたメインワード線と、多結晶シリコンに形成されたサブワード線とを含むものである。Noda案は８本のサブワード線毎に２本のメインワード線（True, Bar ）を設けるものであり、そのため、メインワード線のピッチをサブワード線のピッチの４倍に緩和することができる。しかし、この金属配線ピッチでは新たな金属配線を設けメッシュ状の電源及び信号バスシステムの改善に貢献することはできないであろう。
そこで、アレイタイプの集積回路におけるメッシュ状の電源及び信号バスシステムで、メッシュのスルーホール接続をセンスアンプ領域上だけに制約せず、アレイの他の位置でのそのような接続を可能とし、その結果、センスアンプ上での金属幅を縮小することができ、電源バスの抵抗がより小さなものでありながらチップの総面積を減少させることができるものが求められている。
さらに、改善されたメッシュ状の電源及び信号バスシステムを支持する、メインワード線のピッチがサブワード線のピッチの４倍以上であるような階層的なワード線案が求められている。
本発明の目的は、メッシュのスルーホール接続をセンスアンプ領域上だけに制約せず、アレイの他の位置でこれらの接続を可能とし、それにより、センスアンプ上での金属幅を縮小し、センスアンプの動作をより速いものとし、チップサイズを減少させることができる電源及び信号バスシステムを提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、以下のとおりである。
すなわち、本発明の電源及び信号バスシステムは、メッシュ状の電源バス及び信号バスシステムを提供する方法及び装置であって、メッシュのスルーホール接続をセンスアンプ領域上だけに制約せず、アレイの他の位置でこれらの接続を提供し、それにより、センスアンプ上で金属幅を緩和し、センスアンプの動作をより速いものとし、チップサイズを減少させることができるものを提供する。メッシュ状システムのためのスルーホールは、センスアンプ回路に配置される代わりに、あるいはその配置に加えて、セルアレイ上に配置される。そのためにアレイにおけるスルーホールのためのスペースが用いられ、これにより、センスアンプにおいて電源及び信号バスをより効率的に用いることができる。
本発明は、複数のサブアレイに分割された、そしてメインアドレスデコーダにより選択されるＤＲＡＭメモリセルのアレイを含むものである。各サブアレイは複数のセンスアンプ回路、サブデコーダ回路により囲まれ、各サブアレイ上をＶＤＤバス、ＶＳＳバス及び信号バスが横断する。ＶＤＤバスは垂直及び水平の両方向にサブアレイを横断して伸びており、すべての垂直バスは第３の金属層（Ｍ３）で作られ、すべての水平バスは第２の金属層（Ｍ２）で作られ、それによってＶＤＤメッシュが作り出されている。各層のバスは、センスアンプ領域上に加えてメモリセルサブアレイ領域上に配置されたスルーホールを用いて互いに接続されている。同様に、ＶＳＳメッシュ及び／または信号メッシュは、メモリセルサブアレイに配置されたスルーホールを用いることにより作り出されている。接続された後、バスは、センスアンプドライバ回路等の適切な回路へと伸びるので、センスアンプの上に金属層及びスルーホールを必要とすることはかなり減少される。
本発明は、また、階層的なワード線の改良案を含むものである。前述のメッシュ状システムと階層的なワード線案との組合せを容易にするために、Nodaの階層的なワード線案よりも、サブワード線に対するメインワード線のピッチをより大きなものに改善する必要がある。改善された階層的なワード線システムでは、センスアンプとサブデコーダとの間に作り出される交差領域が、サブデコーダドライバ及びセンスアンプドライバを含んでいる。この組合せにより、高速なワード線の選択と高速なセンスアンプの動作とを同時に提供することができる。
前記のメッシュ状システムによって可能とされるように、センスアンプのサイズが金属の使用によって規定されなくなると、微細なメモリセルサイズと適合させるために、センスアンプ回路自体の改善されたレイアウト技術が必要となることがある。この改善されたレイアウト技術は、ビット線イコライゼーション回路のための互い違いに並んだＴ字形のゲート領域と、ラッチ回路のための、金属−多結晶シリコン−金属と変化する構造を備えたＨ字形の活性層領域を含むものである。
本発明により達成される技術的な有利点は、金属層のためにサイズ上の制約がある例えばセンスアンプ等の周辺回路のサイズを増加させることなく、メッシュ状の電源システムの低抵抗設計を十分に利用することができるということである。
本発明により達成される他の技術的な有利点は、信号バスと電源バスの両方が水平方向及び垂直方向のどちらにも自由に伸びることができるということである。
本発明により達成されるさらに別の技術的な有利点は、アレイ領域に配置されるスルーホールの設計が、周辺領域に配置されるスルーホールのように、最小設計とする必要がなく、それにより段差領域上にあっても歩留まりが改善されるということである。
本発明により達成されるさらに他の技術的有利点は、改善された階層的なワード線構造が、従来の階層的なワード線構造に比べて、サブデコーダの面積が小さい上に速度が速いということである。
本願において開示される発明のうち、代表的なものの構成は以下の通りである。
１. 主面を有する半導体基板と、
前記半導体基板の主面上において、複数のメモリセルが行列状に配置されてなるメモリセルアレイ領域と、
前記メモリセルアレイ領域内に配置された複数のメモリセルに接続され、行方向に延在する複数のビット線と、
前記メモリセルアレイ領域内に配置された複数のメモリセルに接続され、列方向に延在する複数のワード線と、
前記メモリセルアレイ領域に近接して形成され、複数のＭＯＳＦＥＴを有する第１の周辺回路領域と、
前記メモリセルアレイ領域の外の領域であって、前記半導体基板の主面上に形成され、かつ所定の電位が外部から供給される電源パッドと、
前記メモリセルアレイ領域上に形成され、前記ビット線及びワード線の上を前記行方向に延在する第１電源配線と、
前記第１電源配線とは別層の導体層で形成され、前記メモリセルアレイ領域上であって、前記ビット線及びワード線の上を前記列方向に延在する第２電源配線とを有し、
前記第１電源配線と前記第２電源配線とは、前記メモリセルアレイ領域上に両者の交差部分を有し、前記交差部分において前記第１電源配線と前記第２電源配線とは電気的に接続されており、
前記第１電源配線及び第２電源配線の一方は、前記電源パッドに電気的に接続されており、
前記第１の周辺回路領域の前後複数のＭＯＳＦＥＴへは、前記第１電源配線及び第２電源配線を介して前記電源パッドから前記所定の電位が供給されることを特徴とする半導体記憶装置。
２. 前記構成１において、
前記第１電源配線は、前記第２電源配線よりも上層の導体層で形成されており、前記第１電源配線を形成する導体層の膜厚は、前記第２電源配線を形成する導体層の膜厚よりも大であることを特徴とする半導体記憶装置。
３. 前記構成１において、更に、
前記列方向において、前記メモリセルアレイ領域に隣接し、前記行方向において、前記第１の周辺回路領域と隣接する複数のＭＯＳＦＥＴを有する第２の周辺回路領域と、
前記第１の周辺回路領域内において、前記ビット線とほぼ平行であって、前記第２の周辺回路領域にまで延在する第３電源配線を有し、前記第２電源配線は前記第２の周辺回路領域まで延在して前記第３電源配線と交差し、前記交差部分において、前記第２電源配線と第３電源配線とは電気的に接続されていることを特徴とする半導体記憶装置。
４. 前記構成３において、
前記第３電源配線は前記第１電源配線と同層の導体層で構成されており、前記第１の周辺回路領域内のＭＯＳＦＥＴに電気的に接続されていることを特徴とする半導体記憶装置。
５. 前記構成４において、
前記第１電源配線の配線幅は、前記第３電源配線の配線幅よりも大であることを特徴とする半導体記憶装置。
６. 前記構成５において、更に、
前記第１電源配線及び第３電源配線と前記第２電源配線とを電気的に分離する絶縁膜を有し、前記第１電源配線と前記第２電源配線を電気的に接続するために前記絶縁膜に形成された第１スルーホールの孔径は、前記第２電源配線と前記第３電源配線を電気的に接続するために前記絶縁膜に形成された第２スルーホールの孔径よりも大であることを特徴とする半導体記憶装置。
７. 前記構成６において、
前記メモリセルは、直列接続された１個のＭＯＳＦＥＴと１個の容量素子からなり、前記容量素子は、前記ＭＯＳＦＥＴの上部に形成されていることを特徴とする半導体記憶装置。
８. 前記構成４において、更に、
前記行方向において前記メモリセルアレイ領域に隣接し、前記列方向において前記第１の周辺回路領域に隣接して配置されたセンスアンプ領域を有し、前記第１の周辺回路領域のＭＯＳＦＥＴは、センスアンプドライバ回路を構成することを特徴とする半導体記憶装置。
９. 前記構成８記載において、
前記センスアンプ領域には、前記第２電源配線と同層の導体層で形成された複数の信号線が前記列方向に延在していることを特徴とする半導体記憶装置。
１０. 前記構成４において、
前記第２の周辺回路領域には、サブデコーダ回路が形成されており、前記サブデコーダ回路は前記列方向に延在するメインワード線とサブデコーダ制御線を入力とし、前記ワード線を出力とすることを特徴とする半導体記憶装置。
１１. 前記構成１０において、
前記メインワード線とサブデコーダ制御線とは、前記第２電源配線と同層の導体層で形成されていることを特徴とする半導体記憶装置。
１２. 前記構成１１において、
前記第２電源配線の配線幅は、前記メインワード線の配線幅よりも大であることを特徴とする半導体記憶装置。
１３. 前記構成１１において、更に、
前記メモリセルアレイ領域上を列方向に延在し、前記第２電源配線と同層の導体層で形成された第４電源配線を有し、前記サブデコーダ制御線は、前記メモリセルアレイ領域の中央部を列方向に延在し、前記サブデコーダ制御線の両側に前記第２電源配線及び前記第４電源配線が前記列方向に延在することを特徴とする半導体記憶装置。
１４. 前記構成１３において、
前記メモリセルアレイ領域上において、前記第４電源配線と前記第１電源配線とは交差部を有し、前記交差部において前記第４及び第１電源配線は、電気的に接続されていることを特徴とする半導体記憶装置。
１５. 前記構成１において、更に、
前記メモリセルアレイ領域上を行方向に延在し、前記第１電源配線と同層の導体層で形成された複数の列選択線と、
前記複数の列選択線から所定の列選択線を選択するための列デコーダとを有し、前記第１電源配線の配線幅は、前記列選択線の配線幅よりも大であることを特徴とする半導体記憶装置。
１６. 前記構成１５において、更に、
前記メモリセルアレイ領域上を行方向に延在し、前記第１電源配線と同層の導体層で形成され、前記列選択線とは異なる複数の信号線を有することを特徴とする半導体記憶装置。
１７. 前記構成１６において、更に、
前記メモリセルアレイ領域上を行方向に延在し、前記第１電源配線と同層の導体層で形成された第５電源配線を有することを特徴とする半導体記憶装置。
１８. 前記構成１７において、
前記複数の信号線は、前記メモリセルアレイ領域の中央部を行方向に延在し、前記複数の信号線の両側に前記第１電源配線及び前記第５電源配線が前記行方向に延在することを特徴とする半導体記憶装置。
１９. 半導体基板と、
前記半導体基板上に形成され、行方向に延在する複数のビット線と、列方向に延在する複数のワード線と、前記ビット線と前記ワード線の交差部分にそれぞれ配置された複数のメモリセルとを有するサブアレイと、
前記行方向において、前記サブアレイと隣接する第１周辺回路領域と、
前記列方向において、前記サブアレイと隣接する第２周辺回路領域と、
前記第１及び第２周辺回路領域の交差する領域に配置された第３周辺回路領域と、
前記ビット線及びワード線の上を前記行方向に延在し、前記サブアレイ及び前記第１周辺回路領域上に形成され、第１導体層で形成された複数の第１電源配線と、
前記第１導体層とは別層の第２導体層で形成され、前記サブアレイの前記ビット線及びワード線の上を前記列方向に延在し、前記サブアレイ及び前記第２周辺回路領域上に形成された複数の第２電源配線と、
前記第２及び第３周辺回路領域上に延在し、前記第１導体層で形成された第３電源配線とを有し、
前記第１電源配線と前記第２電源配線とは、前記サブアレイ上に交差部を有し、前記交差部において、前記第１及び第２電源配線は電気的に接続されており、前記第２電源配線と前記第３電源配線とは、前記第２周辺回路領域上に交差部を有し、前記交差部において、前記第２及び第３電源配線は電気的に接続されており、
前記第１及び第２電源配線の配線幅は、前記第３電源配線の配線幅よりも大であることを特徴とする半導体記憶装置。
２０. 前記構成１９において、
前記第３周辺回路領域は、複数のＭＩＳＦＥＴを有し、前記ＭＩＳＦＥＴは前記第３電源配線に接続されていることを特徴とする半導体記憶装置。
２１. 前記構成２０において、
前記第１周辺回路領域には、前記第２導体層で形成された複数の信号配線が、前記列方向に延在していることを特徴とする半導体記憶装置。
２２. 前記構成２１において、更に、
前記第１導体層と前記第２導体層の間に介在する絶縁膜とを有し、前記絶縁膜には前記第１電源配線と前記第２電源配線の交差部に第１のスルーホール、前記第２電源配線と前記第３電源配線の交差部に第２のスルーホールが形成されており、前記第１のスルーホールの孔径は、前記第２のスルーホールの孔径よりも大であることを特徴とする半導体記憶装置。
２３. 前記構成２２において、更に、
前記メモリセルは、直列接続された１個のＭＯＳＦＥＴと１個の容量素子からなり、前記容量素子は、前記ＭＯＳＦＥＴの上部に形成されていることを特徴とする半導体記憶装置。
２４. 前記構成２１において、
前記第１導体層は前記第２導体層よりも上層の導体層であり、前記第１導体層の膜厚は前記第２導体層の膜厚よりも大であることを特徴とする半導体記憶装置。
２５. 前記構成１９において、
前記第２周辺回路領域には、サブデコーダ回路が形成されており、前記サブデコーダ回路は前記列方向に延在するメインワード線とサブデコーダ制御線を入力とし、前記ワード線を出力とすることを特徴とする半導体記憶装置。
２６. 前記構成２５において、
前記メインワード線とサブデコーダ制御線とは、前記第２導体層で形成されており、前記第２電源配線の配線幅は、前記メインワード線の配線幅よりも大であることを特徴とする半導体記憶装置。
２７. 前記構成２６において、
前記サブデコーダ制御線は、前記サブアレイの中央部を列方向に延在し、前記サブデコーダ制御線の両側に前記第２電源配線が前記列方向に延在することを特徴とする半導体記憶装置。
２８. 半導体基板上に形成された複数のメモリセルと、前記複数のメモリセルが接続された相補型の第１及び第２のビット線と、前記相補型の第１及び第２のビット線間に直列接続された第１及び第２ＭＩＳＦＥＴと、前記相補型の第１及び第２のビット線間に接続された第３ＭＩＳＦＥＴとを有する半導体記憶装置であって、
前記半導体基板の主面に形成され、前記第１、第２及び第３ＭＩＳＦＥＴを形成するための活性領域と、
前記活性領域内に形成された第１、第２及び第３の半導体領域と、
前記第１、第２及び第３の半導体領域と前記第１及び第２のビット線との間に位置する絶縁膜と、前記絶縁膜に形成され、前記第１半導体領域と第１ビット線とを接続するための第１スルーホールと、前記第２半導体領域と第２ビット線とを接続するための第２スルーホールと、前記第３半導体領域上に位置する第３スルーホールと、
前記第１及び第２半導体領域間、前記第２及び第３半導体領域間及び前記第３及び第１半導体領域間に位置し、それぞれが一体に構成された前記第１、第２及び第３ＭＩＳＦＥＴのゲート電極とを有し、
前記第１、第２及び第３スルーホールは三角形を構成し、隣接する相補型ビット線に対応する前記三角形は、点対称の位置関係にあることを特徴とする半導体記憶装置。
２９. 前記構成２８において、
前記活性領域は、Ｔ字型の平面形状を有することを特徴とする半導体記憶装置。
３０. 前記構成２９において、
前記ゲート電極は、Ｔ字型の平面形状を有することを特徴とする半導体記憶装置。
３１. 前記構成３０において、
前記第３半導体領域には、所定の固定電位が供給されることを特徴とする半導体記憶装置。
３２. センスアンプを構成し、ドレイン及びソースとなる第１及び第２半導体領域とゲート電極を有する第１、第２ＭＩＳＦＥＴと、
前記第１、第２ＭＩＳＦＥＴの両側に位置する第１メモリアレイと第２メモリアレイと、
前記第１メモリアレイ内に延在する相補型の第１及び第２ビット線と、前記第２メモリアレイ内に延在する相補型の第３及び第４ビット線とからなり、
前記第１、第２、第３及び第４ビット線は、同層の導体層により構成されており、
前記第１ビット線は、前記第１ＭＩＳＦＥＴの第１半導体領域に接続され、前記第２ＭＩＳＦＥＴのゲート電極を介して前記第３ビット線に接続されており、
前記第２ビット線は、前記第１ＭＩＳＦＥＴのゲート電極と前記第２ＭＩＳＦＥＴの第１半導体領域に接続され、前記第２ビット線と前記第４ビット線は連続して一体に構成されていることを特徴とする半導体記憶装置。
３３. データ線とメモリセルとメインワード線と該メインワード線に対応する第１及び第２サブワード線とを備えるメモリアレイと、
前記第１サブワード線に結合される出力端子と前記メインワード線に結合される第１入力端子を持つ第１サブデコーダと、
前記第２サブワード線に結合される出力端子と前記メインワード線に結合される第１入力端子を持つ第２サブデコーダと、
前記第１サブデコーダの第２入力端子に結合され前記第１サブワード線に供給されるべき選択レベル電圧を出力する第１駆動回路と、
前記第２サブデコーダの第２入力端子に結合され前記第２サブワード線に供給されるべき選択レベル電圧を出力する第２駆動回路とを含み、
前記メモリアレイは第１領域内に形成され、前記第１及び第２サブデコーダは前記第１領域に隣接する第２領域内に形成され、前記第１及び第２駆動回路は前記第２領域に隣接する第３領域内に形成されることを特徴とする半導体記憶装置。
３４. 前記構成３３において、
前記データ線に結合されるセンスアンプを更に有し、前記センスアンプは前記第１及び第３領域に隣接する第４領域に形成されることを特徴とする半導体記憶装置。
３５. 前記構成３４において、
前記第１、第２、第３及び第４領域は四角形領域であり、前記第２及び第４領域を延長することによって現れる交差領域が前記第３領域であることを特徴とする半導体記憶装置。
３６. 前記構成３４において、
前記第１駆動回路の入力端子に供給されるべき第１選択信号を伝達するための第１信号線と、
前記第２駆動回路の入力端子に供給されるべき第２選択信号を伝達するための第２信号線とを更に有し、
前記第１及び第２信号線は、前記メインワード線及び前記第１及び第２サブワード線と共に前記第１領域において同一方向に延長されることを特徴とする半導体記憶装置。
３７. 前記構成３６において、
前記第１及び第２サブデコーダはそれぞれ、
（ａ）前記第１入力端子に結合されるゲートと前記第２入力端子と前記出力端子との間に設けられるソース・ドレイン通路とを有する第１ＭＯＳＦＥＴと、
（ｂ）前記第１入力端子に結合されるゲートと前記出力端子とグランド電位との間に設けられるソース・ドレイン通路とを有する第２ＭＯＳＦＥＴと、
（ｃ）前記第２ＭＯＳＦＥＴのソース・ドレイン通路に並列接続されるソース・ドレイン通路を有する第３ＭＯＳＦＥＴを備えることを特徴とする半導体記憶装置。
３８. 前記構成３７において、
前記第１及び第２駆動回路はインバータ回路であることを特徴とする半導体記憶装置。
３９. 前記構成３８において、
前記第１ＭＯＳＦＥＴはｐチャネル型であり、前記第２及び第３ＭＯＳＦＥＴはｎチャネル型であることを特徴とする半導体記憶装置。
４０. 前記構成３９において、
前記第３ＭＯＳＦＥＴのゲート幅は前記第２ＭＯＳＦＥＴのゲート幅より短いことを特徴とする半導体記憶装置。
４１. 前記構成４０において、
前記第１及び第２サブワード線のうち選択されたサブワード線の電圧は前記データ線のハイレベル電圧よりも高いことを特徴とする半導体記憶装置。
４２. データ線とメモリセルとメインワード線と該メインワード線に対応する複数のサブワード線とを備えるメモリアレイと、
前記複数のサブワード線に対応する複数のサブデコーダと、
前記複数のサブデコーダに対応する複数の駆動回路とを備え、
前記複数のサブデコーダはそれぞれ、
（ａ）対応する１つのサブワード線に結合されるドレインと前記メインワード線に結合されるゲートを有するｐチャネル型の第１ＭＯＳＦＥＴと、
（ｂ）グランド電位を受けるソースと前記第１ＭＯＳＦＥＴのドレインに結合されるドレインと前記メインワード線に結合されるゲートを有するｎチャネル型の第２ＭＯＳＦＥＴと、
（ｃ）前記第２ＭＯＳＦＥＴのドレインとソースとの間に設けられるソース・ドレイン通路を有する第３ＭＯＳＦＥＴを有し、
前記複数の駆動回路はそれぞれ、対応するサブデコーダの前記第３ＭＯＳＦＥＴのゲートに結合される入力端子と前記第１ＭＯＳＦＥＴのソースに結合される出力端子を有し、
前記メモリアレイは第１領域内に形成され、前記複数のサブデコーダ回路は前記第１領域に隣接する第２領域内に形成され、前記複数の駆動回路は前記第２領域に隣接する第３領域内に形成されることを特徴とする半導体記憶装置。
４３. 前記構成４２において、
前記第３ＭＯＳＦＥＴはｎチャネル型であり、前記複数の駆動回路はインバータ回路であることを特徴とする半導体記憶装置。
４４. 前記構成４３において、
選択されたサブワード線の電圧は前記データ線のハイレベル電圧よりも高いことを特徴とする半導体記憶装置。
４５. 前記構成４４において、
前記データ線に結合されるセンスアンプを更に有し、前記センスアンプは前記第１及び第３領域に隣接する第４領域に形成されることを特徴とする半導体記憶装置。
４６. 前記構成４５において、
前記第１、第２、第３及び第４領域は四角形領域であり、前記第２及び第４領域を延長することによって現れる交差領域が前記第３領域であることを特徴とする半導体記憶装置。
４７. 前記構成４６において、
前記第３ＭＯＳＦＥＴのゲート幅は前記第２ＭＯＳＦＥＴのゲート幅より短いことを特徴とする半導体記憶装置。
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
（１）金属層のためにサイズ上の制約がある例えばセンスアンプ等の周辺回路のサイズを増加させることなく、メッシュ状の電源システムの低抵抗設計を十分に達成することができる。
（２）信号バスと電源バスの両方が水平方向及び垂直方向のどちらにも自由に伸びることができる。
（３）アレイ領域に配置されるスルーホールの設計が、周辺領域に配置されるスルーホールのように、最小設計幅とする必要がなく、段差の大きいアレイ上でもスルーホール形成の歩留まりが改善される。
（４）改善された階層的なワード線構造が、従来の階層的なワード線構造に比べて、小さくて速度が速い。
（５）センスアンプの新しいレイアウト方式により、センスアンプの占有面積を縮小できる。
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
図１には、本発明の特徴を具現化したメモリデバイスが参照番号１０によって示されている。デバイス１０は、従来のＣＭＯＳ技術によって製造され、第１、第２及び第３の金属層及び多結晶シリコン層を含んでいる。本発明の好適な実施形態ではデバイス１０は２５６Ｍｂｉｔのダイナミックランダムアクセスメモリ（ＤＲＡＭ）であるが、本発明は２５６ＭｂｉｔのＤＲＡＭへの適用に限定されることはなく、アレイを有する他のデバイス、例えばプログラマブルアレイロジック、１ＧｂｉｔのＤＲＡＭ及び他のメモリデバイス等に適用することができる。
デバイス１０は、アレイブロック１２のようなメモリセルのアレイブロックを１セット、１群のパッド１４ａ−１４ｆ、１群のメインアドレスデコーダ１６ａ−１６ｌを含んでおり、デコーダ１６ｂ、１６ｅ、１６ｈ及び１６ｋは行デコーダ、デコーダ１６ａ、１６ｃ、１６ｄ、１６ｆ、１６ｇ、１６ｉ、１６ｊ及び１６ｌは列デコーダである。行デコーダにおいてメインワード信号、及びサブデコーダ制御信号ＤＸＢを発生する。列デコーダにおいて列選択信号ＹＳを発生する。メインワード信号、サブデコーダ制御信号は異なるＲｏｗ系アドレス信号群で制御される。アレイブロック１２はアドレスパッド１４ａ−１４ｄからの信号によって選択される。もっと多くのアドレス及び信号パッドが存在しているのであるが、それらはアドレスパッド１４ａ−１４ｄによって代表させており、それらはメインアドレスデコーダ１６ａ−１６ｌによってデコードされることを理解されたい。アレイブロック１２は、１６Ｍビットのアレイブロックを代表するものとして示されているが、さらに１２８個のサブアレイに分割され、そのうち２つが図２に示されており、それぞれ参照番号１８ａ及び１８ｂによって参照されている。各サブアレイは１２８Ｋ個のメモリセル（５１２行×２５６列に配列されている）から構成されている。
電源は、電源パッド１４ｅ及び１４ｆを介してデバイス１０に供給される。パッド１４ｅはプラスの供給電圧（ＶＤＤ）の電源パッドであり、外部電源（図示されていない）に接続されている。パッド１４ｆはマイナスの供給電圧（ＶＳＳ）の電源パッドであり、外部のグランド（やはり図示されていない）に接続されている。
図２を参照すると、サブアレイ１８ａのメモリセルは２群のアドレスサブデコーダ２０ａ及び２０ｂからの信号により選択される。同様に、サブアレイ１８ｂのメモリセルは２群のアドレスサブデコーダ２０ｃ及び２０ｄからの信号により選択される。サブアレイ１８ａのメモリセルは２群のセンスアンプ２２ａ及び２２ｂにより読み出される。同様に、サブアレイ１８ｂのメモリセルは２群のセンスアンプ２２ｂ及び２２ｃにより読み出される。領域２４ａ−２４ｆはセンスアンプ領域２２ａ−２２ｃとサブデコーダ領域２０ａ−２０ｄとの交差領域である。
図３を参照すると、パッド１４ｅ及び１４ｆは、それぞれメインのＶＤＤ電源バス２８及びＶＳＳ電源バス２６を介して電源をデバイス１０全体に供給するための電気的なポートとして機能している。第１のＶＤＤバス３０は、第３の金属層（Ｍ３）で形成された導線で、サブアレイ１８ａを垂直に横断する。第１のＶＳＳバス３２は、やはりＭ３で形成された導線であり、バス３０と平行にメモリサブアレイ１８ａを垂直に横断している。同様に、第１の信号バス３４及び第１の列選択（ＹＳ）バス３５は、Ｍ３で形成された導線であり、電源バス３０及び３２と平行にサブアレイ１８ａを横断して垂直に伸びている。第１のサブデコーダ（ＤＸＢ）バス３６は、やはりＭ３で形成された導線であり、サブアレイ１８ａの外側で、アドレスサブデコーダ２０ａを横断して垂直に伸びている。第２のＶＤＤバス３７ａ、第２のＶＳＳバス３７ｂ及び第２の信号バス３７ｃは、Ｍ３で形成された導線であり、サブデコーダ２０ａと交差領域２４ａ及び２４ｂを横断して垂直に伸びている。メモリサブアレイ１８ａ上の電源バス３０及び３２は、周辺回路領域に位置する第２のＶＤＤバス３７ａ、第２のＶＳＳバス３７ｂよりも配線幅が広い。
第３のＶＤＤバス３８及び第３のＶＳＳバス４０は、第３の信号バス４２及び第２のＤＸＢバス４４と共に、やはり上述のものと同様の導線であるが、第２の金属層（Ｍ２）で形成されている点が異なっており、メモリサブアレイ１８ａを互いに平行に水平方向に横断している。ここで、第２の金属層（Ｍ２）と第３の金属層（Ｍ３）の膜厚を比べると、第３の金属層（Ｍ３）の方が膜厚が大である。また、第２の金属層（Ｍ２）と第３の金属層（Ｍ３）の間には絶縁膜が介在しており、この絶縁膜には複数のスルーホールが形成されていて、このスルーホールにより、第２の金属層（Ｍ２）で構成された配線と第３の金属層（Ｍ３）で構成された配線とが電気的に接続される。第３のＶＤＤバス３８は、サブデコーダ２０ａ内において第２のＶＤＤバス３７ａに対して交点４５において電気的に接続されており、メモリサブアレイ１８ａ内において第１のＶＤＤバス３０に対して交点４６で接続されている。同様に、第３のＶＳＳバス４０は、サブデコーダ２０ａ内において第２のＶＳＳバス３７ｂに対して交点４７で電気的に接続されており、メモリサブアレイ１８ａ内において第１のＶＳＳバス３２に対して交点４８において接続されている。さらに、第３の信号バス４２はサブデコーダ２０ａ内において第２の信号バス３７ｃに対して交点４９において電気的に接続されており、メモリサブアレイ１８ａ内において第１の信号バス３４に対して交点５０において接続されている。そして、第２のＤＸＢバス４４は、サブデコーダ回路２０ａ内において第１のＤＸＢバス３６に対して交点５２で電気的に接続されている。
ＶＤＤ電源及びＶＳＳ電源は、図３について上に説明したように、外部パッド１４ｅ及び１４ｆによってメイン電源バス２８及び２６に供給されている。第１のＶＤＤバス３０はメインＶＤＤ電源バス２８に電気的に接続されているので、それにより第１のＶＤＤバス３０、第２のＶＤＤバス３７ａ及び第３のＶＤＤバス３８にＶＤＤ電源が供給されている。配線幅1.８μｍの第１のＶＤＤバス３０と配線幅1.８μｍの第３のＶＤＤバス３８を接続するために絶縁膜に形成されたスルーホールの孔径は0.６μｍであり、配線幅0.７μｍの第２のＶＤＤバス３７ａと第３のＶＤＤバス３８を接続するために絶縁膜に形成されたスルーホールの孔径は0.３μｍである。このように、メモリサブアレイ１８ａ領域のスルーホールの孔径は周辺回路領域のスルーホールの孔径よりも大きい。第１のＶＳＳバス３２はメインＶＳＳ電源バス２６に電気的に接続されているので、それにより第１のＶＳＳバス３２、第２のＶＳＳバス３７ｂ及び第３のＶＳＳバス４０にＶＳＳ電源が供給されている。このようにして、ＶＤＤバス３０、３７ａ及び３８によりＶＤＤメッシュ５４が作り出されており、ＶＳＳバス３２、３７ｂ及び４０によりＶＳＳメッシュ５６が作り出されている。その結果、前述のメッシュは、サブアレイ１８ａ、サブデコーダ２０ａ及び交差領域２４ａ−２４ｂを横断して垂直方向と水平方向の両方向に伸びる電源バスを有している。さらに、ＶＤＤバス３７ａ及びＶＳＳバス３７ｂの幅が狭い場合でも、ＶＤＤメッシュ５４及びＶＳＳメッシュ５６は、電源パッド１４ｅ及び１４ｆからサブデコーダ２０ａ、交差領域２４ａ−２４ｂ及び他の回路への総電源バス抵抗をかなり減少させている。
第１の周辺回路（図示されていない）は電気的な信号を第１の信号バス３４へ供給し、列デコーダ１６ａ（図１）は電気的な信号をＹＳバス３５へ供給し、ＹＳバス３５はセンスアンプ２２ａ及び２２ｂで利用されている。センスアンプ２２ａ、２２ｂには第２金属層（Ｍ２）で構成された複数の配線がワード線と平行な方向に延在しており、その中の少なくとも１本の配線がＹＳバス３５と接続されている。同様に、メインアドレスデコーダ１６ｂ（図１）は、従来の仕方で、電気的な信号を第２のＤＸＢバス４４へ供給する。第１の信号バス３４は電気的に第２の信号バス３７ｃと第３の信号バス４２に電気的に接続されており、それによりサブアレイ１８ａ及びサブデコーダ２０ａを横断する信号メッシュ５８が作り出されている。同様に、第１のＤＸＢバス３６は第２のＤＸＢバス４４に電気的に接続されており、それによりサブデコーダ２０ａを横断するサブデコーダメッシュ６０が作り出されている。このようにして、信号メッシュ５８及びサブデコーダメッシュ６０は、センスアンプ２２ａ−２２ｂ、サブデコーダ２０ａ、及び交差領域２４ａ−２４ｂを、多くの異なる組合せで接続することができる。
図４を参照するとＶＤＤメッシュ５４、ＶＳＳメッシュ５６、信号メッシュ５８及びサブデコーダメッシュ６０は、実際には、多くの垂直配線及び水平配線を代表するものであり、周囲の回路に対してもっと多くのバスが提供され、各メッシュの抵抗は減少される。例えば、サブアレイ１８ａは、Ｍ２で伸びる多数のＶＤＤバス３８ａ−３８ｄ及びＭ３で伸びる多数のＶＤＤバス３０ａ−３０ｄを有しており、そのすべてはメインＶＤＤバス２８（図３）に結合されており、これにより、ＶＤＤメッシュ５４の全抵抗を減少させている。同様に、サブアレイ１８ａは、Ｍ２で伸びる多数のＶＳＳバス４０ａ−４０ｄ及びＭ３で伸びる多数のＶＳＳバス３２ａ−３２ｄを有しており、これらすべてはメインＶＳＳバス２６（図３）に結合されており、これにより、ＶＳＳメッシュ５６の全抵抗を減少させている。
ＶＤＤメッシュ５４、ＶＳＳメッシュ５６、信号メッシュ５８及びサブデコーダメッシュ６０に加えて、他のバスがサブアレイ１８ａを横断して伸びている。これら他のバスとしては、Ｍ３において垂直に伸びる多数の列系（ＣＦ：カラムファスタ）バス６１ａ−６１ｄ、及びＭ２において水平に伸びる多数のサブデコーダバス（ＤＸＢ１、ＤＸＢ３、ＤＸＢ５、ＤＸＢ７）４４ａ−４４ｄを挙げることができる。列系バス６１ａ−６１ｄは列デコーダ１６ａ、１６ｃ、１６ｄ、１６ｆ、１６ｇ、１６ｉ、１６ｊ及び１６ｌ（図２）に入力するためのものであり、サブデコーダバス４４ａ−４４ｄはサブデコーダ回路２０ａ及び２０ｂ（図２）及び第１のＤＸＢバス３６に接続するためのものである。なお、図４において、電源系のバス３０ａ−３０ｄ、３２ａ−３２ｄ、３８ａ−３８ｄ、４０ａ−４０ｄが信号系のバス６１ａ−６１ｄ、４４ａ−４４ｄよりもサブアレイ１８ａの外周部に配置されている。この理由は、この構成が電源系バスにとっては電源パッドから交差領域までの電源線抵抗を減少すること、信号系バスにとっては多種信号相互の等長・等遅れ配線に有利だからである。
図５ａを参照すると、図４に示されたバス間の電気的な接続が、メモリセルの上に位置する交点でなされている。交点４８ａはＶＳＳバス３２ｂとＶＳＳバス４０ｂとが交差する点である。ＶＳＳバス３２ｂとＶＳＳバス４０ｂとの間の電気的な接続は、メモリセル回路６４の上に配置されたスルーホール６２を用いて実現されている。
図５ａ−図５ｂを参照すると、サブアレイ１８ａのメモリセル回路６４は、従来のように、１個のキャパシタと１個のトランジスタからなるタイプのＤＲＡＭセルからなっている。例えば、キャパシタ６５はプレート６６と蓄積ノード６８との間に形成されている。同様に、トランジスタ６９は、それぞれ蓄積ノード６８とビット線（ＢＬ１）バス７０とに接続されたソースとドレイン及び、ある幅７４を持った第１のサブワード線（ＳＷ）バス７２ａに接続されたゲートを備えて形成されている。電源及び信号バスにより引き起こされるどんな結合雑音をも避けるために、好適な実施形態のセル構造はキャパシタがビット線の上にある構造（ＣＯＢ（capacitor on bit line ）構造）とされている。この構造は、プレート６４のシールド効果によって、ＢＬ１バス７０がセルの上に配置された電源メッシュ及び信号メッシュ５４、５６及び５８からの雑音による有害な影響を受けずに安定に動作することを可能にする。
交点４８ａはメモリセル回路６４の真上に配置されているように示されているが、これは要求されている訳ではなく、説明の便宜のためだけのものである。さらに、スルーホール６２及びＶＳＳバス３２ｂ及び４０ｂはメモリセル６４に必要なものではなく、また、電源バス及び信号バスのすべてが交差する他のバスに接続されている訳ではない。
図４及び図６ａを参照すると、サブアレイ１８ａの第１のセクション７６を拡大したものが図６ａに示されており、図４に示されたバスの間に、もっと多くの信号線が配置されている様子が示されている。セクション７６には、それを横断して垂直方向及び水平方向に伸びる様々な幅の信号及び電源バスが多数存在している。これらのバスとしては、幅８０のＹＳバス３５ａ−３５ｄ、幅８２のＣＦバス６１ａ、幅８４のＶＳＳバス３２ｂが含まれ、Ｍ３を用いて垂直に伸びている。同様に、幅８８のＭＷＢバス８６ａ−８６ｄ、幅９０のＤＸＢ１バス４４ａ、及び幅９２のＶＳＳバス４０ｂが、Ｍ２を用いて水平に伸びている。信号バスＹＳ３５ａ−３５ｄ、ＣＦ６１ａ、ＭＷＢ８６及びＤＸＢ１ ４４ａは、それぞれの対応する回路へと伸びているので、方向を変化させるためにサブアレイ１８ａの上にスルーホールを設ける必要がない。ＶＳＳバス３２ｂ及び４０ｂだけが、それらを電気的に接続するためにスルーホール６２を備えている。この配列によって、各バスの幅８０、８２、８４、８８、９０及び９２は、速度及び電源抵抗効果を考慮して最適な値に選ぶことができる。例えば、ＶＳＳバス３２ｂ及び４０ｂの幅８４及び９２、ＣＦバス６１ａの幅８２、及びＤＸＢ１バス４４ａの幅９０は、速い速度及び低い電源抵抗を実現するために、また、スルーホール６２に適応できるように幅８０や幅８８より広く作られている。一方、ＹＳバス３５の幅８０及びＭＷＢバス８６の幅８８は、金属のスペースを確保するために狭く作られている（８２、８４＞８０ ａｎｄ ９０、９２＞８８）。
同様に、図６ｂ及び図６ｃを参照すると、スルーホールが２個のセクション９４及びスルーホールのないセクション９６が示されている。結果として、図６ａ、図６ｂ、図６ｃでＭ３における幅及びスペースの要求が満たされた状態で、４個のセンスアンプ回路毎に２本のＹＳバス及び１本のＣＦバス（あるいは２本のＹＳバスと１本の電源バス）が作り出されている。同様に、Ｍ２における幅及びスペースの要求が満たされた状態で、１６本のサブワードバス毎に、２本のＭＷＢバスと１本のＤＸＢバス（あるいは２本のＭＷＢバスと１本の電源バス）が配置されている。これに加え、すべての電源及び信号バスの幅を最適化することにより、各メッシュのために利用される多数のバスを、金属配線ピッチを緩和するという階層ワード構成の本来の利点を守りながら、実効抵抗を減少させるため、あるいは高速化のために調節することができる。
再び図３を参照すると、電源及び信号メッシュ５４、５６及び５８はサブアレイ１８ａの上に形成されていることに加えて、それらは、サブデコーダメッシュ６０と共に、部分的にサブデコーダ２０ａの上にも形成されている。メモリセルアレイ以外の回路は、電源及び信号メッシュ５４、５６、５８及び６０により必要とされる金属スペースに適応するように修正される。修正される回路は、以下に説明するように、センスアンプ、サブデコーダ及び交差領域に含まれている。
図７ａ及び図７ｂには、図５ａ、図５ｂのメモリセル６４を含め、代表としての３２個のメモリセルを有するサブアレイ１８ａが示されている。さらに、サブアレイ１８ａと、図２の交差領域２４ａ、サブデコーダ２０ａ、及びセンスアンプ２２ａとの関係が示されている。
この実施形態では、センスアンプ２２ａは、センスアンプ回路９８ａ及び９８ｂのような１２８個のセンスアンプ回路を含んでいる。センスアンプ回路９８ａ、９８ｂは共に、交差領域２４ａに配置されたセンスアンプドライバ１００ａに接続されている。センスアンプ回路９８ａは、ＢＬ１バス７０（図５ａ）及びビット線（ＢＬ１Ｂ）バス１０４ａを介してメモリセル１０２ａの列に接続されている。両方のバス７０及び１０４ａは第１の金属層（Ｍ１）で形成されており、アレイ１８ａを横断して垂直に伸びている。同様に、センスアンプ回路９８ｂは、ビット線（ＢＬ２）バス１０４ｂ及びビット線（ＢＬ２Ｂ）バス１０４ｃを介してメモリセル１０２ｂの列に接続されている。両方のバス１０４ｂ及び１０４ｃもまたＭ１で形成されており、アレイ１８ａを横断して垂直に伸びている。センスアンプ回路９８ａ、９８ｂについては、後で図１０ａ及び図１０ｂを参照して詳細に説明する。
センスアンプドライバ１００ａに加えて、交差領域２４ａは、複数の回路を含んでおり、それらの回路は全体として１００ｂと表現されている（ここではセンスアンプドライバ１００ａとサブデコーダドライバ１１０ａ−１１０ｄ以外の全ての回路を１００ｂと記す）。これらの回路１００ａ、１００ｂは、バス３７ａ−３７ｃにより供給されるような、ＶＤＤメッシュ５４、ＶＳＳメッシュ５６及び信号メッシュ５８の低抵抗特性の利点を活用するように設計されている。
サブデコーダ２０ａは、サブデコーダ回路１０６ａ−１０６ｄによって概略的に代表されている２５６個のサブデコーダ回路を含んでいる。サブデコーダ回路１０６ａは、階層的なワード線構造を代表的に示しており、この回路は残りのサブデコーダ回路の各々でも用いられている。サブデコーダ回路１０６ａはＤＸＢ７バス４４ｄ及びＭＷＢバス８６ａに接続されており、ＭＷＢバス８６ａは、Ｍ１で形成されたコネクタバス１０８を介して４つのサブデコーダ回路１０６ａ−１０６ｄへと順に伸びている。サブデコーダ回路１０６ａはまた、交差領域２４ａにセンスアンプドライバ１００ａと共に配置された第１のサブデコーダドライバ１１０ａに接続されている。同様に、サブデコーダ回路１０６ｂ−１０６ｄは、交差領域に配置されたサブデコーダドライバ１１０ｂ−１１０ｄにそれぞれ接続されている。このサブデコーダはＤＸＢ、ＭＷＢの両者がＬｏｗの時のみ選択され、サブワード線はＨｉｇｈレベルとなる。サブデコーダ２０ａについては後にさらに詳細に説明する。
図８を参照すると、２つのサブデコーダドライバ１１０ａ、１１０ｄが交差領域２４ａに配置されており、他の２つのサブデコーダドライバ１１０ｂ、１１０ｃは交差領域２４ｂに配置されている。サブデコーダドライバ１１０ａはインバータであり、そのインバータはＤＸＢ７バス４４ｄを入力とし、サブデコーダ（ＤＸ７）バス１１４ｄ出力へと反転する。同様に、サブデコーダドライバ１１０ｂ−１１０ｄはＤＸＢ１ ４４ａ、ＤＸＢ３ ４４ｂ、及びＤＸＢ５ ４４ｃを、反転サブデコーダバスＤＸ１ １１４ａ、ＤＸ３ １１４ｂ、及びＤＸ５ １１４ｃへと反転する。好適な実施形態では、サブデコーダドライバ１１０ａ−１１０ｄの各々は６４個のサブデコーダ回路を駆動し、それによりサブデコーダ領域２０ａの２５６個全てのサブデコーダを駆動する。交差領域２４ａ−２４ｂに配置されているために、サブデコーダドライバ１１０ａ−１１０ｄは充分な大きさとすることができ、内部生成の昇圧された電圧（ＶＰＰ）を供給し、バスＤＸ１ １１４ａ、ＤＸ３ １１４ｂ、ＤＸ５ １１４ｃ、及びＤＸ７ １１４ｄをＶＰＰレベルへ駆動することができる。
サブデコーダ回路１０６ａ及びそれに続くサブデコーダ回路１０６ｂ−１０６ｄは、階層的なワード線構造を実現している。先に説明したように、サブデコーダ領域２０ａ及び２０ｂにあるこれらのサブデコーダ群は、サブアレイ１８ａのあるサブワード線を選択駆動するために用いられる。複数のサブワード線は各々、サブワード線７２ａのような、多結晶シリコン（ＦＧ）層（図５ａ）で形成される。ＭＷＢバス８６ａは、サブデコーダ領域２０ａの４つのサブデコーダ回路１０６ａ−１０６ｄを駆動し、その各々は、サブアレイ（メモリアレイ）１８ａへと伸びるＳＷバス７２ａ−７２ｄをそれぞれ駆動する。同様に、ＭＷＢバス８６ａは、さらに、サブデコーダ領域２０ｂの４つのサブデコーダ回路１０６ｅ−１０６ｈを駆動し、その各々は、サブアレイ１８ａへと伸びるＳＷバス７２ｅ−７２ｈをそれぞれ駆動する。
図９ａ−図９ｂを参照すると、階層的なワード線を組み込んだ従来のサブデコーダ回路１１６及びそれに代わるサブデコーダ回路１１８が示されている。これらの構造は、Ｍ２に形成されたメインワード線バスが、ＦＧに形成されたサブワード線バスの上に配置されているため階層的となっている。しかし、サブデコーダ回路１１６、１１８は、本発明のメッシュ状システムに貢献するものではない。
図９ａを参照すると、Nodaの階層的なワード線構造案に用いられているような、３個のＮ型金属酸化膜半導体（ＮＭＯＳ）トランジスタから構成され、ＳＷ出力を生成する従来のサブデコーダ回路１１６が示されている。しかし、サブデコーダ回路１１６は非反転ワード線（ＭＷ）バスを必要とし、後者は、ＭＷＢバスと同様、アレイ（図示されていない）を横断して伸びていなければならない。これは、Ｍ２を用いてアレイを横断するメインワード線の数を実質的に２倍にしてしまう。その結果、８本のサブワード線を駆動するために２本のメインワード線が用いられ、メインワード線のピッチは４本のサブワード線ピッチになってしまう。しかし、このピッチでは、本発明のメッシュ状システムに必要な余分な金属を設けるのは困難と考えられる。
図９ｂを参照すると、サブデコーダ回路１１８は２個のＮＭＯＳトランジスタと２個のＰ型金属酸化膜半導体（ＰＭＯＳ）トランジスタから構成されている。サブデコーダドライバは図９ａの場合とは異なり非反転ワード線バス（ＭＷ）を必要としない。その結果、８本のサブワード線を駆動するために１本のメインワード線が用いられ、メインワード線のピッチは８本のサブワード線のピッチとなる。しかし、サブデコーダ回路が４個のトランジスタから構成されているので、多くのスペースが消費され、また、回路の速度を上げるためにはトランジスタの幾つかを非常に大きなものとしなければならない。
図９ｃを参照すると、好適な実施形態のサブデコーダ回路１０６ａは、上記２つのサブデコーダドライバの利点を有するものである。サブデコーダ回路１０６ａは、ＭＷＢバス８６ａ、ＤＸＢ７バス４４ｄ、及びＤＸ７バス１１４ｄを用いてＳＷバス７２ａを生むので、サブデコーダ回路１０６ａは僅か３個のトランジスタ１２０ａ−１２０ｃで形成することができる。図９ｃの回路動作は、ＭＷＢバス、ＤＸＢバスが共にＬｏｗの時、該当するサブデコーダのサブワード線出力はＨｉｇｈレベルの選択状態となる。ＭＷＢあるいはＤＸＢのいずれか１つがＨｉｇｈであれば、サブワード線出力はＬｏｗレベルである。ＤＲＡＭの待機時あるいはプリチャージ期間中は全てのＭＷＢ、ＤＸＢバスはＨｉｇｈレベルとなる。このように、ＭＷＢ、ＤＸＢが負論理をとるので、メインＲｏｗデコーダ、ＤＸＢドライバなどでのＭＯＳトランジスタのサブスレッシュホルド電流はＮＭＯＳにより決まる。ゆえに、待機時電源電流を抑制できる。これはＮＭＯＳのゲート幅がＰＭＯＳより小さいこと、ＮＭＯＳのカットオフがＰＭＯＳより急峻であることによる。待機時電源電流をさらに抑制するには、メインＲｏｗデコーダ、ＤＸＢドライバ、サブデコーダドライバ１１０ａ−１１０ｄに特開平５−２１０９７６号公報で開示したような低リーク回路の採用が望ましい。さらに、ＤＸ７バス１１４ｄはサブデコーダ領域２０ａ内だけを伸びて、アレイを水平に横切って伸びる必要はないので、サブアレイ１８ａを横断するメインワード線のピッチは、メインワード線毎に８本のサブワード線のままである。その結果、本発明の電源メッシュ、信号メッシュ及びサブデコーダメッシュ５４、５６、５８及び６０、及びＤＸＢバス４４（図３）のための十分な金属スペースがある。
サブデコーダ回路１０６ａは、電源メッシュ、信号メッシュ及びサブデコーダメッシュ５４、５６、５８及び６０のために余分な金属スペースを提供するだけでなく、速度性能をも改善する。サブデコーダ回路１０６ａの速度は、ＤＸ７バス１１４ｄがＬからＨへ遷移する駆動能力に直接に比例している。ＤＸ７バス１１４ｄはサブデコーダドライバ１１０ａによって駆動され、また、そのサブデコーダドライバは過密となっていない交差領域２４ａに配置されているため、十分な大きさとすることができる。さらに、ＤＸ７バス１１４ｄはＭ３で形成されるが、Ｍ３は３つの金属層のうち最も抵抗の小さなものである。このような理由から、ＤＸ７バス１１４ｄは急峻な立ち上がり波形を生成し、ＳＷバス７２ａを高速に駆動することができる。
なお、サブデコーダ回路１０６ａにおいて、ＮＭＯＳ１２０ａ、１２０ｂのゲート幅において、ＤＸＢバス４４ｄがゲートに入力される１２０ｂのゲート幅を１２０ａより小さくすることが、速度及びレイアウト面積から好適である。数値例として、１２０ａ、１２０ｂのゲート幅は各々２μｍ、１μｍである。１２０ｂのゲート幅を小さくした方が、ＤＸＢバス４４ｄのゲート容量が小さくなり、その立ち下がりが速くなり、１１４ｄの立ち上がりは速くなる。一方、１２０ａのゲート幅はサブワード線７２ａの立ち下がり速度から必要十分な値に決められる。その最適値が上記の値である。
図１０ａを参照すると、センスアンプ回路９８ａはラッチ部１２２ａ及びイコライザ部１２４ａを有している。ラッチ部１２２ａは２個のＮＭＯＳトランジスタ１２６ａ、１２６ｂを有しており、それらはビット線バス７０及び１０４ａと第１のラッチバス１２８との間に接続されている。ラッチ部１２２ａはまた、２個のＰＭＯＳトランジスタ１３０ａ−１３０ｂを有しており、それらはビット線バス７０及び１０４ａと第２のラッチバス１３２との間に接続されている。全部で４個のトランジスタ１２６ａ、１２６ｂ、１３０ａ、１３０ｂは、ビット線バス７０及び１０４ａからの信号を増幅再書き込みするために、従来の方法に従って交差結合されている。
イコライザ部１２４ａは、ＤＲＡＭの待機時またはプリチャージ期間にＢＬ１バス７０及びＢＬ１Ｂバス１０４ａを等電位化するために、３個のＮＭＯＳトランジスタ１３４ａ−１３４ｃで構成される。３個のトランジスタ１３４ａ−１３４ｃは、イコライゼーション信号バス１３６により制御されている。
同様に、センスアンプ回路９８ｂは、ビット線バス１０４ｂ−１０４ｃに接続されたラッチ部１２２ｂ及びイコライザ部１２４ｂを含んでいる。ラッチ部１２２ｂ及びイコライザ部１２４ｂは、やはり、２本のラッチバス１２８、１３２及びイコライゼーション信号バス１３６にそれぞれ接続されている。
図１０ｂを参照すると、センスアンプ９８ａ−９８ｂは、他のレイアウト上の改善により、センスアンプアンプ領域２２ａのサイズを減少させることができる。イコライザ部１２４ａ及び１２４ｂは、後に図１１ａを参照してより詳細に説明するように、ゲートが互い違いの「Ｔ」字形に形成されている。ラッチ部１２２ａ及び１２２ｂは、後に図１２ａ、図１２ｂを参照して詳細に説明するように、「Ｈ」字形の活性層領域を利用して形成されている。
図１１ａ、図１１ｂを参照すると、トランジスタ１３４ａ−１３４ｃを形成するイコライザ部１２４ａのサイズ制約を緩和するために、Ｔ字形のゲート領域１３８ａ（図１１ｂ）が用いられている。イコライザ信号バス１３６によりトランジスタ１３４ａ−１３４ｃの各々に対するゲートが作り出されている。同様に、イコライザ部１２４ｂは、逆Ｔ字形のゲート領域１３８ｂを用いている。その結果、ゲート領域１３８ａ、１３８ｂ間の必要な活性領域間の絶縁距離１３７を維持したまま、ゲート領域１３８ａ、１３８ｂを密に詰め込むことができる。それによって、２つのゲート領域の幅１４０は、図１１ｂに示されているように、従来の２つの方形のゲート領域１４４ａ及び１４４ｂの幅１４２より小さくなる。従って、高密度なメモリセルアレイに対応するように、小面積のセンスアンプを実現することができる。
図１２ａを参照すると、センスアンプ１２２ａはＨ字形の活性層１４６をも有している。ＢＬ１バス７０はＭ１で形成されているが、やはりＭ１で形成されたＢＬ１Ｂバス１０４ａに対して、Ｍ１で電気的に交差することなくＨ字形の活性領域１４６において横断する必要がある。さらに、ＢＬ１バス７０はトランジスタゲート１４８ａを駆動する必要があり、ＢＬ１Ｂバス１０４ａはトランジスタゲート１４８ｂを駆動する必要がある。横断点１５０において、ＢＬ１Ｂバス１０４ａは金属層の下に伸びるＦＧに形成されたトランジスタゲート１４８ｂに接続されている。ゲート１４８ｂはＢＬ１Ｂバス１０４ａがＢＬ１バス７０を横断するのを可能にさせるだけでなく、トランジスタ１３０ｂに対するゲートでもある。ＢＬ１バス７０を横断した後、ゲート１４８ｂは、やはりＭ１で形成されたコネクティングバス１５２に再接続され、それによりＢＬ１Ｂバス１０４ａをコネクティングバス１５２に接続する。同様に、ＢＬ２バス１０４ｂはＨ字形の活性領域１４６においてＢＬ２Ｂバス１０４ｃを横断している。
図１２ｂを参照すると、これらの接続により、Ｍ１からＦＧ、次いでＭ１への移行が実現されており、２個のＰＭＯＳトランジスタ１３０ａ−１３０ｂが形成されている。この移行によりサイズが減少するだけでなく、追加の金属層を用いることなくそれがなされている。
さらに、Ｈ字形の活性領域１４６により、メッシュ状のシステムに関連する他の問題、即ち、ビット線バス７０及び１０４ａ−１０４ｃ上の雑音の問題も解決される。センスアンプ２２ａ−２２ｃにおける雑音は、Ｍ１に形成されたビット線バス７０及び１０４ａ−１０４ｃに重ね合うようにＭ３で形成された信号バス（ＹＳ、ＣＦバスなど）によりしばしば引き起こされている。ビット線バス７０及び１０４ａは交差パターンとなっているため、ＣＦバスやＹＳバスのようなＭ３に形成された信号バスから誘発される雑音あるいは容量結合は、ＢＬ１バス７０及びＢＬ１Ｂバス１０４ａの両方にとって雑音量は同じであるため、実効的に雑音の影響を除去することができる。ＢＬ２バス１０４ｂとＢＬ２Ｂバス１０４ｃの雑音に対して同じである。
図１３ａを参照すると、Ｍ１に形成されたビット線バス７０及び１０４ａ−１０４ｃに重ね合わされるＭ３に形成された信号バスからのさらなる雑音保護が、Ｍ２のシールド効果により成される。例えば、従来の先行技術の設計では、Ｍ１に形成され垂直方向に伸びる第１及び第２のバス１５４ａ−１５４ｂと、Ｍ３に形成され、やはり垂直方向に伸びる第３のバス１５４ｃが存在しているが、雑音は悪化されている。雑音は第３のバス１５４ｃから第１及び第２のバス１５４ａ及び１５４ｂへと誘発される。なぜならそれらのバスは重ね合わされており、また、同じ方向に伸びているため、大きな重ね合わせの面積により雑音が強化されてしまうからである。従来のこの設計は、バス１５４ａ、１５４ｂが本発明のビット線バス７０及び１０４ａのように特別に雑音に対して敏感な場合は特に、問題となる。さらに、従来の設計では、Ｍ２に形成され、水平方向に伸びる１群の他のバス１５６ａ−１５６ｄは、図示されているように、殆どあるいは全くシールド効果を有していない。
図１３ｂ−図１３ｃを参照すると、好適な実施形態では、同じ方向に伸びるバスの間の雑音をＭ２バスのシールド効果で減少することができる。この好適な実施形態では、ＢＬ１バス７０及びＢＬ１Ｂバス１０４ａはＭ１で形成されており、垂直に伸びている。さらに、ＣＦバス６１ａがＭ３で形成されており、前記のビット線バス７０と１０４ａの真上を垂直方向に伸びている。ＣＦバス６１ａとビット線バス７０及び１０４ａとの間に、Ｍ２で形成された４本のバス１５８ａ−１５８ｄが配置されて、水平方向に伸びている。
図１３ｂを参照すると、センスアンプの一部の配線のようにＭ２のパルス動作するバス１５８ａ及び１５８ｄに雑音があり、Ｍ２のバス１５８ｂ、１５８ｃが電源供給バス等の直流で静かな（quiet ）バスである状況において、第１のシールド技術が用いられている。図１３ａに示されているように、Ｍ２のバス１５８ａ−１５８ｄのあるものがビット線バス７０及び１０４ａの１つを横断して伸びているだけである代わりに、図１３ｂではＭ２のバス１５８ｂ−１５８ｃは、両方のビット線バスの上を伸びている。このようにすれば、Ｍ２バス１５８ａ−１５８ｄは、ＣＦバス６１ａからのどんな雑音に対しても、ビット線バス７０及び１０４ａに対してより多くのシールド効果を提供することになる。
図１３ｃを参照すると、Ｍ２の２本のバス１５８ａ及び１５８ｄが、電源供給バスのように、直流で静かなバスであり、Ｍ２の他の２本のバス１５８ｂ、１５８ｃがパルス動作する雑音のあるバスである状況において、第２のシールド技術が用いられている。この場合には、ビット線バス７０及び１０４ａは、ＣＦバス６１ａからの雑音に対して、Ｍ２の静かなバス１５８ａ、１５８ｄによってより良くシールドされる。それで、Ｍ２の静かなバス１５８ａ、１５８ｄは可能な限り大きな面積に形成され、それによりそれらのシールド効果が最大とされている。
図１４ａを参照すると、センスアンプのウェル構造は、電源及び信号メッシュが用いられる好適な発明のような状況では特に、サイズ決定の要因となり得る。第１の設計では、センスアンプ回路１７０からサブアレイ１６８ａへの雑音からの保護のために、ｐウェル（ＰＷ）１６２ａ、ｎ形の深いウェル（ＤＷ）１６４ａ及びｐ−基板（Ｐ−Ｓｕｂ）１６６からなる３重ウェル構造１６０が用いられている。同様に、３重ウェル構造１６０は、センスアンプ回路１７０からサブアレイ１６８ｂへの雑音からの保護のために、ｐウェル（ＰＷ）１６２ｂ、ｎ形の深いウェル（ＤＷ）１６４ｂ及びＰ−Ｓｕｂ １６６を有している。ウェル１６２ａ、１６２ｂ、１６４ａ、１６４ｂ及び基板１６６は様々なバイアスの組合せを取り得るが、そのような組合せの１つは次のものである：
Figure 2007052913
 ウェルにバイアスをかけることはこの技術分野で既知であり、バイアス電圧に関するどんな記載も単に例示のためだけのものであり、いかなる意味でもそれに限定されるものではない。
サブアレイ１６８ａ及び１６８ｂは雑音を発生するセンスアンプ１７０から、２つのアイソレーションｎウェル（ＮＷ）１７２ａ及び１７２ｂによって分離されている。１７０の左右両端のｎＭＯＳトランジスタは、センスアンプを両側セルアレイで共用するための分離用ｎＭＯＳトランジスタで、そのｐウエルにはメモリセルアレイと同じ負電圧を印加し、素子間絶縁を完全にする。これらＮＷ１７２ａ、１７２ｂは、電気的な絶縁のために、ＶＰＰ １６７ｂにバイアスされている。さらに、ＮＷ １７２ａ、１７２ｂはＤＷ １６４ａ、１６４ｂの外縁の上にそれぞれ配置されており、その結果、ＤＷをＶＰＰバイアスしている。ＤＷをＶＰＰバイアスする理由は、サブデコーダがＶＰＰ動作のＣＭＯＳ回路だからである（図７ａ、７ｂ、１４ｃ）。一方、センスアンプ内のＰＭＯＳはＶＤＤあるいはＶＤＤ以下の電圧で動作するのでウエルをＶＤＤバイアスすることが望ましい。センスアンプ回路１７０は、さらにＮＷ １７４を有しており、それは、ＰＭＯＳトランジスタ１７６の高速な動作を実現するために、ＶＤＤ １６７ｄにバイアスされている。センスアンプ１７０は、また、２つのＰＷ １７８ａ、１７８ｂを有しており、それらはＰ−ＳｕｂによりＶＢＢ１６７ｃにバイアスされている。ＰＷ １６２ａ（１７８ａ）はトランジスタ１８０ａを保持しており、ＰＷ １７８ｂは２つのトランジスタ１８０ｂ、１８０ｃを保持している。
図１４ｂを参照すると、その好適な実施形態によれば、図１４ａの場合に比較して、センスアンプ２２ｂのウェル構造を縮小することができる。この好適な実施形態では、サブアレイ１８ａに対しては、ＰＷ １８４ａ、ＤＷ １８６ａ、及びＰ−Ｓｕｂ １８８からなり、サブアレイ１８ｂに対しては、ＰＷ １８４ｂ、ＤＷ １８６ｂ、及びＰ−Ｓｕｂ１８８からなる３重ウェル構造１８２が用いられている。それで、サブアレイ１８ａ、１８ｂはセンスアンプ回路２２ｂから保護されている。３重ウェル構造１８２では、表１に示された例示的なバイアスと同様なウェルバイアスがやはり用いられている。しかし、ウェルバイアスはこの技術分野では良く知られており、バイアス電圧に関するいかなる記載も単に例示のためものであり、いかなる意味でもそれに限定されることはない。
サブアレイ１８ａ、１８ｂは、２つのアイソレーションＮＷ １９０ａ、１９０ｂのそれぞれによって、センスアンプ２４ｂの雑音の影響から分離されている。アイソレーションＮＷ １９０ａ、１９０ｂは、アイソレーションのために、ＶＰＰ １６７ｂにバイアスされている。さらに、アイソレーションＮＷ １９０ａ、１９０ｂはＤＷ １８６ａ、１８６ｂの上にそれぞれ配置されており、それによりそれらのＤＷがバイアスされている。この好適な実施形態は、アイソレーションＮＷ １９０ａもまた、図１４ａのトランジスタ１７６に対応するトランジスタ１３０ｂを保持している点で、図１４ａの従来のシステムと異なっている。その結果、トランジスタ１３０ｂは図１４ａのトランジスタ１７６よりも遅い動作となる。しかし、トランジスタ１３０ｂの速度はセンスアンプ回路９８ａ全体としてのタイミングにとってクリティカルではない。それで、ＰＭＯＳトランジスタ１３０ｂはＶＰＰにバイアスされたウェルを用いているものの、全体としての速度の低下はない。
しかし、アイソレーションＮＷ １９０ａは、サイズの面では、図１４ａに示された従来技術に対して有利である。アイソレーションのためだけにＮＷ １７２ａを設け、トランジスタ１７６のためには第２のＮＷ １７４を設ける（図１４ａ）代わりに、好適な本実施形態ではそれら２つが１つのＮＷ １９０ａに結合されているため、センスアンプ２４ｂのスペースが縮小されている。さらに、トランジスタ１３４ａ−１３４ｃを保持するために、単一のＰＷ １９２を用いることができる。
図１４ｃを参照すると、サブデコーダ２０ａのために３重ウェル構造１９４が実現されている。Ｐ−Ｓｕｂ １８８及びＤＷ １８６ａはサブアレイ１８ａ全体にわたって（図１４ｂ）、サブデコーダ２０ａを横断して、サブアレイ１９６内へと伸びている。ＰＷ １８４ａはＮＷ ２００によりＰＷ １９８から分離されており、ＮＷ ２００はアイソレーションのためにＶＰＰ １６７ｂにバイアスされている。ＮＷ ２００をＶＰＰ １６７ｂにバイアスすることにより、ＳＷバス７２ａはＶＰＰで動作することができる。
図１５ａ及び図１５ｂを参照すると、センスアンプ２２ａは、列冗長構成（column redundancy ）の案に用いられる４個のヒューズ２０２ａ−２０２ｄを含んでいる。２個のヒューズ２０２ｂ及び２０２ｄはセンスアンプ回路９８ａ−９８ｂをディスエーブルにするために用いられ、２個のヒューズ２０２ａ及び２０２ｃはセンスアンプ回路２０４ａ−２０４ｂをディスエーブルにするために用いられる。列冗長構成はこの技術分野の通常の知識を有する者には良く知られているが、従来の設計では、ヒューズの配置のためにセンスアンプの設計において劇的な面積ペナルティが課される結果となっていた。それで、本実施形態では、ヒューズ２０２ａ−２０２ｄはビット線バス７０及び１０４ａと平行かつ１列に整列されており、これは異なる領域に配置されたセンスアンプに対応するヒューズであってもそうである。このようにして、垂直に伸びるＣＦバス６１ａ及びＹＳバス３５ｃ、３５ｄは、１群のヒューズに関してのみ位置をずらせばよく、電源及び信号メッシュ５４、５６、５８及び６０に対する最大のスペースが提供される。
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。そして、前述の開示は修正、変更及び代替の余地があるものであり、ある場合には、本発明のある特徴を用い、他の特徴は用いないこともできる。例えば、垂直方向及び水平方向は、好適な実施形態の説明を簡単にするために導入されたものであり、本発明を限定することを意図したものではない。それで、添付の特許請求の範囲を、広く、また、発明の範囲に整合する仕方で解釈することは適切である。
以上の説明では主として本発明者によってなされた発明をその利用分野である半導体回路に適用した場合について説明したが、これに限定されるものではない。
本発明は、半導体メモリ集積回路において電源及び信号バスを相互接続する技術に適している。
本発明の特徴を具現化した２５６ＭｂｉｔＤＲＡＭのブロック図である。 図１のＤＲＡＭの２つのサブアレイ、それを取り囲むセンスアンプ、及びサブデコーダのブロック図である。 図２に示された１つのサブアレイ、２つのセンスアンプ及びサブデコーダと、サブアレイを横断するメッシュ状の電源及び信号システムのブロック図である。 図３のサブアレイの上のメッシュ状の電源及び信号システムの概略図である。 図４のメッシュ状電源システムに用いられる２つの金属層を接続するスルーホールを備えた図３のサブアレイのメモリセルの断面図である。 図３のサブアレイのメモリセルの詳細な回路図である。 図４のメッシュ状システムの拡大部のレイアウト図である。 図４のメッシュ状システムの拡大部のレイアウト図である。 図４のメッシュ状システムの拡大部のレイアウト図である。 図３の交差領域、センスアンプ、サブデコーダ、メモリアレイに含まれる回路の概略図である。 図３の交差領域、センスアンプ、サブデコーダ、メモリアレイに含まれる回路の概略図である。 図７のサブデコーダ回路の説明図である。 Nodaの階層的なワード線を示す先行技術のサブデコーダ回路の概略図である。 階層的なワード線を組み込んだ１つのサブデコーダ回路の概略図である。 本発明の階層的なワード線を示す好適なサブデコーダ回路の概略図である。 図７ａの２つのセンスアンプ回路の回路図である。 図１０ａのセンスアンプ回路のレイアウト図である。 従来のセンスアンプのイコライザ部に用いられる回路のレイアウト図である。 図７ａのセンスアンプ回路のイコライザ部に用いられる回路で、本発明の互い違いのＴ字形のゲート領域を用いたもののレイアウト図である。 図７ａのセンスアンプ回路のラッチ部に用いられる回路で、図１０ｂのＨ字形の活性層領域を用いたもののレイアウト図である。 図１２ａのＨ字形の活性層領域の単純化された図である。 従来のセンスアンプ部分の金属レイアウト図である。 本発明の雑音減少法を組み込んだ図７ａのセンスアンプの改善された部分の金属レイアウト図である。 本発明の雑音減少法を組み込んだ図７ａのセンスアンプの改善された部分の金属レイアウト図である。 ３重ウェル構造を用いたセンスアンプの第１の断面図である。 ３重ウェル構造を用いた図２のセンスアンプの第２の断面図である。 ３重ウェル構造を用いた図２のサブデコーダの断面図である。 図２のセンスアンプに用いられる４個のヒューズと２個の追加のセンスアンプを示すブロック図である。 図２のセンスアンプに用いられる４個のヒューズと２個の追加のセンスアンプを示す回路図である。
符号の説明
１０ メモリデバイス
１２ アレイブロック
１４ａ アドレスパッド
１４ｂ アドレスパッド
１４ｃ アドレスパッド
１４ｄ アドレスパッド
１４ｅ 電源パッド
１４ｆ 電源パッド
１６ａ メインアドレスデコーダ（列デコーダ）
１６ｂ メインアドレスデコーダ（行デコーダ）
１６ｃ メインアドレスデコーダ（列デコーダ）
１６ｄ メインアドレスデコーダ（列デコーダ）
１６ｅ メインアドレスデコーダ（行デコーダ）
１６ｆ メインアドレスデコーダ（列デコーダ）
１６ｇ メインアドレスデコーダ（列デコーダ）
１６ｈ メインアドレスデコーダ（行デコーダ）
１６ｉ メインアドレスデコーダ（列デコーダ）
１６ｊ メインアドレスデコーダ（列デコーダ）
１６ｋ メインアドレスデコーダ（行デコーダ）
１６ｌ メインアドレスデコーダ（列デコーダ）
１８ａ サブアレイ
１８ｂ サブアレイ
２０ａ アドレスサブデコーダ
２０ｂ アドレスサブデコーダ
２０ｃ アドレスサブデコーダ
２０ｄ アドレスサブデコーダ
２２ａ センスアンプ
２２ｂ センスアンプ
２２ｃ センスアンプ
２４ａ 領域
２４ｂ 領域
２４ｃ 領域
２４ｄ 領域
２４ｅ 領域
２４ｆ 領域
２６ ＶＳＳ電源バス
２８ ＶＤＤ電源バス
３０ 第１のＶＤＤバス
３０ａ ＶＤＤバス
３０ｂ ＶＤＤバス
３０ｃ ＶＤＤバス
３０ｄ ＶＤＤバス
３２ 第１のＶＳＳバス
３２ａ ＶＳＳバス
３２ｂ ＶＳＳバス
３２ｃ ＶＳＳバス
３２ｄ ＶＳＳバス
３４ 第１の信号バス
３５ 第１の列選択（ＹＳ）バス
３５ａ ＹＳバス
３５ｂ ＹＳバス
３５ｃ ＹＳバス
３５ｄ ＹＳバス
３６ 第１のサブデコーダ（ＤＸＢ）バス
３７ａ 第２のＶＤＤバス
３７ｂ 第２のＶＳＳバス
３７ｃ 第２の信号バス
３８ 第３のＶＤＤバス
３８ａ ＶＤＤバス
３８ｂ ＶＤＤバス
３８ｃ ＶＤＤバス
３８ｄ ＶＤＤバス
４０ 第３のＶＳＳバス
４０ａ ＶＳＳバス
４０ｂ ＶＳＳバス
４０ｃ ＶＳＳバス
４０ｄ ＶＳＳバス
４２ 第３の信号バス
４４ 第２のサブデコーダバス（ＤＸＢバス）
４４ａ サブデコーダバスＤＸＢ１
４４ｂ ＤＸＢ３
４４ｃ ＤＸＢ５
４４ｄ ＤＸＢ７バス
４５ 交点
４６ 交点
４７ 交点
４８ 交点
４９ 交点
５０ 交点
５２ 交点
５４ ＶＤＤメッシュ
５６ ＶＳＳメッシュ
５８ 信号メッシュ
６０ サブデコーダメッシュ
６１ａ 列要素バス（ＣＦバス）
６１ｂ 列要素バス
６１ｃ 列要素バス
６１ｄ 列要素バス
６２ スルーホール
６４ メモリセル回路
６５ キャパシタ
６６ プレート
６８ 蓄積ノード
６９ トランジスタ
７０ ビット線バス
７２ａ サブワード線（ＳＷ）バス
７２ｂ サブワード線バス
７２ｃ サブワード線バス
７２ｄ サブワード線バス
７２ｅ サブワード線バス
７２ｆ サブワード線バス
７２ｇ サブワード線バス
７２ｈ サブワード線バス
７４ 幅
７６ 第１のセクション
８０ 幅
８２ 幅
８４ 幅
８６ ＭＷＢバス
８６ａ ＭＷＢバス
８６ｂ ＭＷＢバス
８６ｃ ＭＷＢバス
８６ｄ ＭＷＢバス
８８ 幅
９０ 幅
９２ 幅
９４ セクション
９６ セクション
９８ａ センスアンプ回路
９８ｂ センスアンプ回路
１００ａ センスアンプドライバ
１００ｂ 回路
１０２ａ メモリセル
１０２ｂ メモリセル
１０４ａ ビット線バス
１０４ｂ ビット線バス
１０４ｃ ビット線バス
１０６ａ サブデコーダ回路
１０６ｂ サブデコーダ回路
１０６ｃ サブデコーダ回路
１０６ｄ サブデコーダ回路
１０６ｅ サブデコーダ回路
１０６ｆ サブデコーダ回路
１０６ｇ サブデコーダ回路
１０６ｈ サブデコーダ回路
１０８ コネクタバス
１１０ａ サブデコーダドライバ
１１０ｂ サブデコーダドライバ
１１０ｃ サブデコーダドライバ
１１０ｄ サブデコーダドライバ
１１４ａ 反転サブデコーダバスＤＸ１
１１４ｂ 反転サブデコーダバスＤＸ３
１１４ｃ 反転サブデコーダバスＤＸ５
１１４ｄ 反転サブデコーダバスＤＸ７
１１６ サブデコーダ回路
１１８ サブデコーダ回路
１２０ａ トランジスタ
１２０ｂ トランジスタ
１２０ｃ トランジスタ
１２２ａ ラッチ部
１２２ｂ ラッチ部
１２４ａ イコライザ部
１２４ｂ イコライザ部
１２６ａ ＮＭＯＳトランジスタ
１２６ｂ ＮＭＯＳトランジスタ
１２８ 第１のラッチバス
１３０ａ ＰＭＯＳトランジスタ
１３０ｂ ＰＭＯＳトランジスタ
１３２ 第２のラッチバス
１３４ａ ＮＭＯＳトランジスタ
１３４ｂ ＮＭＯＳトランジスタ
１３４ｃ ＮＭＯＳトランジスタ
１３６ イコライゼーション信号バス
１３７ 絶縁距離
１３８ａ ゲート領域
１３８ｂ ゲート領域
１４０ 幅
１４２ 幅
１４４ａ ゲート領域
１４４ｂ ゲート領域
１４６ 活性領域
１４８ａ トランジスタゲート
１４８ｂ トランジスタゲート
１５０ 横断点
１５２ コネクティングバス
１５４ａ 第１のバス
１５４ｂ 第２のバス
１５４ｃ 第３のバス
１５６ａ バス
１５６ｂ バス
１５６ｃ バス
１５６ｄ バス
１５８ａ バス
１５８ｂ バス
１５８ｃ バス
１５８ｄ バス
１６０ ３重ウェル構造
１６２ａ ｐウェル（ＰＷ）
１６２ｂ ｐウェル（ＰＷ）
１６４ａ ｎ形の深いウェル（ＤＷ）
１６４ｂ ｎ形の深いウェル（ＤＷ）
１６６ ｐ−基板（Ｐ−Ｓｕｂ）
１６７ａ ＶＢＢＡ
１６７ｂ ＶＰＰ
１６７ｃ ＶＢＢ
１６７ｄ ＶＤＤ
１７０ センスアンプ
１７２ａ アイソレーションｎウェル（ＮＷ）
１７２ｂ アイソレーションｎウェル（ＮＷ）
１７４ アイソレーションｎウェル（ＮＷ）
１７６ ＰＭＯＳトランジスタ
１７７ｃ ＶＢＢ
１７８ａ ＰＷ
１７８ｂ ＰＷ
１８０ａ トランジスタ
１８０ｂ トランジスタ
１８０ｃ トランジスタ
１８２ ３重ウェル構造
１８４ａ ＰＷ
１８４ｂ ＰＷ
１８６ａ ＤＷ
１８６ｂ ＤＷ
１８８ Ｐ−Ｓｕｂ
１９０ａ アイソレーションＮＷ
１９０ｂ アイソレーションＮＷ
１９２ ＰＷ
１９４ ３重ウェル構造
１９８ ＰＷ
２００ ＮＷ
２０２ａ ヒューズ
２０２ｂ ヒューズ
２０２ｃ ヒューズ
２０２ｄ ヒューズ
Ｍ１ 第１の金属層
Ｍ２ 第２の金属層
Ｍ３ 第３の金属層

Claims (8)

  1. データ線とメモリセルとメインワード線と該メインワード線に対応する第１及び第２サブワード線とを備えるメモリアレイと、
    前記第１サブワード線に結合される出力端子と前記メインワード線に結合される第１入力端子を持つ第１サブデコーダと、
    前記第２サブワード線に結合される出力端子と前記メインワード線に結合される第１入力端子を持つ第２サブデコーダと、
    前記第１サブデコーダの第２入力端子に結合され前記第１サブワード線に供給されるべき選択レベル電圧を出力する第１駆動回路と、
    前記第２サブデコーダの第２入力端子に結合され前記第２サブワード線に供給されるべき選択レベル電圧を出力する第２駆動回路とを含み、
    前記メモリアレイは第１領域内に形成され、前記第１及び第２サブデコーダは前記第１領域に隣接する第２領域内に形成され、前記第１及び第２駆動回路は前記第２領域に隣接する第３領域内に形成されることを特徴とする半導体記憶装置。
  2. 請求項１記載の半導体記憶装置であって、
    前記データ線に結合されるセンスアンプを更に有し、前記センスアンプは前記第１及び第３領域に隣接する第４領域に形成されることを特徴とする半導体記憶装置。
  3. 請求項２記載の半導体記憶装置であって、
    前記第１、第２、第３及び第４領域は四角形領域であり、前記第２及び第４領域を延長することによって現れる交差領域が前記第３領域であることを特徴とする半導体記憶装置。
  4. 請求項２記載の半導体記憶装置であって、
    前記第１駆動回路の入力端子に供給されるべき第１選択信号を伝達するための第１信号線と、
    前記第２駆動回路の入力端子に供給されるべき第２選択信号を伝達するための第２信号線とを更に有し、
    前記第１及び第２信号線は、前記メインワード線及び前記第１及び第２サブワード線と共に前記第１領域において同一方向に延長されることを特徴とする半導体記憶装置。
  5. 請求項４記載の半導体記憶装置であって、
    前記第１及び第２サブデコーダはそれぞれ、
    （ａ）前記第１入力端子に結合されるゲートと前記第２入力端子と前記出力端子との間に設けられるソース・ドレイン通路とを有する第１ＭＯＳＦＥＴと、
    （ｂ）前記第１入力端子に結合されるゲートと前記出力端子とグランド電位との間に設けられるソース・ドレイン通路とを有する第２ＭＯＳＦＥＴと、
    （ｃ）前記第２ＭＯＳＦＥＴのソース・ドレイン通路に並列接続されるソース・ドレイン通路を有する第３ＭＯＳＦＥＴを備えることを特徴とする半導体記憶装置。
  6. 請求項５記載の半導体記憶装置であって、
    前記第１及び第２駆動回路はインバータ回路であり、
    前記第１ＭＯＳＦＥＴはｐチャネル型であり、前記第２及び第３ＭＯＳＦＥＴはｎチャネル型であり、
    前記第３ＭＯＳＦＥＴのゲート幅は前記第２ＭＯＳＦＥＴのゲート幅より短く、
    前記第１及び第２サブワード線のうち選択されたサブワード線の電圧は前記データ線のハイレベル電圧よりも高いことを特徴とする半導体記憶装置。
  7. データ線とメモリセルとメインワード線と該メインワード線に対応する複数のサブワード線とを備えるメモリアレイと、
    前記複数のサブワード線に対応する複数のサブデコーダと、
    前記複数のサブデコーダに対応する複数の駆動回路とを備え、
    前記複数のサブデコーダはそれぞれ、
    （ａ）対応する１つのサブワード線に結合されるドレインと前記メインワード線に結合されるゲートを有するｐチャネル型の第１ＭＯＳＦＥＴと、
    （ｂ）グランド電位を受けるソースと前記第１ＭＯＳＦＥＴのドレインに結合されるドレインと前記メインワード線に結合されるゲートを有するｎチャネル型の第２ＭＯＳＦＥＴと、
    （ｃ）前記第２ＭＯＳＦＥＴのドレインとソースとの間に設けられるソース・ドレイン通路を有する第３ＭＯＳＦＥＴを有し、
    前記複数の駆動回路はそれぞれ、対応するサブデコーダの前記第３ＭＯＳＦＥＴのゲートに結合される入力端子と前記第１ＭＯＳＦＥＴのソースに結合される出力端子を有し、
    前記メモリアレイは第１領域内に形成され、前記複数のサブデコーダ回路は前記第１領域に隣接する第２領域内に形成され、前記複数の駆動回路は前記第２領域に隣接する第３領域内に形成されることを特徴とする半導体記憶装置。
  8. 請求項７記載の半導体記憶装置であって、
    前記第３ＭＯＳＦＥＴはｎチャネル型であり、前記複数の駆動回路はインバータ回路であり、
    選択されたサブワード線の電圧は前記データ線のハイレベル電圧よりも高く、
    前記データ線に結合されるセンスアンプを更に有し、前記センスアンプは前記第１及び第３領域に隣接する第４領域に形成され、
    前記第１、第２、第３及び第４領域は四角形領域であり、前記第２及び第４領域を延長することによって現れる交差領域が前記第３領域であり、
    前記第３ＭＯＳＦＥＴのゲート幅は前記第２ＭＯＳＦＥＴのゲート幅より短いことを特徴とする半導体記憶装置。
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Families Citing this family (65)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7336468B2 (en) 1997-04-08 2008-02-26 X2Y Attenuators, Llc Arrangement for energy conditioning
US7274549B2 (en) * 2000-12-15 2007-09-25 X2Y Attenuators, Llc Energy pathway arrangements for energy conditioning
US6603646B2 (en) * 1997-04-08 2003-08-05 X2Y Attenuators, Llc Multi-functional energy conditioner
US7301748B2 (en) 1997-04-08 2007-11-27 Anthony Anthony A Universal energy conditioning interposer with circuit architecture
US9054094B2 (en) 1997-04-08 2015-06-09 X2Y Attenuators, Llc Energy conditioning circuit arrangement for integrated circuit
US7321485B2 (en) * 1997-04-08 2008-01-22 X2Y Attenuators, Llc Arrangement for energy conditioning
AU7706198A (en) * 1997-05-30 1998-12-30 Micron Technology, Inc. 256 meg dynamic random access memory
JP4056107B2 (ja) 1997-06-20 2008-03-05 エルピーダメモリ株式会社 半導体集積回路
US6480989B2 (en) * 1998-06-29 2002-11-12 Lsi Logic Corporation Integrated circuit design incorporating a power mesh
JP4079522B2 (ja) * 1998-08-27 2008-04-23 エルピーダメモリ株式会社 半導体集積回路装置
JP2001118999A (ja) * 1999-10-15 2001-04-27 Hitachi Ltd ダイナミック型ｒａｍと半導体装置
JP2001344966A (ja) 2000-06-06 2001-12-14 Toshiba Corp 半導体記憶装置
US7193831B2 (en) * 2000-10-17 2007-03-20 X2Y Attenuators, Llc Energy pathway arrangement
CN1481603A (zh) * 2000-10-17 2004-03-10 X2Y˥�������޹�˾ 屏蔽汞齐和被屏蔽的能量路径及用于单个或多个带公共参考节点电路的其它元件
US6863149B2 (en) * 2000-12-12 2005-03-08 Japan Science And Technology Corporation Steering mechanism of electric car
JP2002184870A (ja) * 2000-12-18 2002-06-28 Mitsubishi Electric Corp スタティック型半導体記憶装置
US6349067B1 (en) * 2001-01-30 2002-02-19 International Business Machines Corporation System and method for preventing noise cross contamination between embedded DRAM and system chip
US6466471B1 (en) * 2001-05-29 2002-10-15 Hewlett-Packard Company Low power MRAM memory array
US6598216B2 (en) 2001-08-08 2003-07-22 International Business Machines Corporation Method for enhancing a power bus in I/O regions of an ASIC device
JP3768433B2 (ja) * 2001-11-19 2006-04-19 株式会社ルネサステクノロジ 半導体装置の設計方法
JP2003158205A (ja) * 2001-11-26 2003-05-30 Hitachi Ltd 半導体装置及び製造方法
JP2003197769A (ja) * 2001-12-21 2003-07-11 Mitsubishi Electric Corp 半導体記憶装置
US6795365B2 (en) * 2002-08-23 2004-09-21 Micron Technology, Inc. DRAM power bus control
JP4416409B2 (ja) * 2003-01-16 2010-02-17 株式会社ルネサステクノロジ 半導体記憶装置
US7180718B2 (en) * 2003-01-31 2007-02-20 X2Y Attenuators, Llc Shielded energy conditioner
US6924661B2 (en) * 2003-02-10 2005-08-02 International Business Machines Corporation Power switch circuit sizing technique
US7675729B2 (en) 2003-12-22 2010-03-09 X2Y Attenuators, Llc Internally shielded energy conditioner
US7817397B2 (en) 2005-03-01 2010-10-19 X2Y Attenuators, Llc Energy conditioner with tied through electrodes
KR20070107746A (ko) * 2005-03-01 2007-11-07 엑스2와이 어테뉴에이터스, 엘.엘.씨 내부 중첩된 조절기
KR100571650B1 (ko) 2005-03-31 2006-04-17 주식회사 하이닉스반도체 저전압용 반도체 메모리 장치
JP2007194496A (ja) * 2006-01-20 2007-08-02 Toshiba Corp 半導体集積回路
CN101395683A (zh) 2006-03-07 2009-03-25 X2Y衰减器有限公司 能量调节装置结构
JP4600835B2 (ja) * 2006-07-31 2010-12-22 エルピーダメモリ株式会社 半導体集積回路
KR100761854B1 (ko) * 2006-08-08 2007-09-28 삼성전자주식회사 비트라인 이퀄라이저 및 이를 구비하는 반도체 메모리장치, 그리고 비트라인 이퀄라이저의 제조 방법
US7752578B2 (en) * 2006-10-19 2010-07-06 Apache Design Solutions, Inc. Automatic voltage drop optimization
US7447071B2 (en) * 2006-11-08 2008-11-04 Atmel Corporation Low voltage column decoder sharing a memory array p-well
JP5079342B2 (ja) * 2007-01-22 2012-11-21 ルネサスエレクトロニクス株式会社 マルチプロセッサ装置
US8411482B2 (en) * 2008-08-20 2013-04-02 Intel Corporation Programmable read only memory
US7760578B2 (en) * 2008-10-20 2010-07-20 Lsi Logic Corporation Enhanced power distribution in an integrated circuit
US8823165B2 (en) 2011-07-12 2014-09-02 Invensas Corporation Memory module in a package
US8502390B2 (en) 2011-07-12 2013-08-06 Tessera, Inc. De-skewed multi-die packages
US8659141B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization using duplicate sets of terminals for wirebond assemblies without windows
US8525327B2 (en) 2011-10-03 2013-09-03 Invensas Corporation Stub minimization for assemblies without wirebonds to package substrate
JP5887415B2 (ja) 2011-10-03 2016-03-16 インヴェンサス・コーポレイション 平行な窓を有するマルチダイのワイヤボンドアセンブリのスタブ最小化
EP2769409A1 (en) 2011-10-03 2014-08-27 Invensas Corporation Stub minimization for multi-die wirebond assemblies with orthogonal windows
KR20140069343A (ko) 2011-10-03 2014-06-09 인벤사스 코포레이션 패키지의 중심으로부터 옵셋된 단자 그리드를 구비하는 스터드 최소화
US8436477B2 (en) 2011-10-03 2013-05-07 Invensas Corporation Stub minimization using duplicate sets of signal terminals in assemblies without wirebonds to package substrate
US8659143B2 (en) 2011-10-03 2014-02-25 Invensas Corporation Stub minimization for wirebond assemblies without windows
US8787034B2 (en) 2012-08-27 2014-07-22 Invensas Corporation Co-support system and microelectronic assembly
US8848391B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support component and microelectronic assembly
US8848392B2 (en) 2012-08-27 2014-09-30 Invensas Corporation Co-support module and microelectronic assembly
US9368477B2 (en) 2012-08-27 2016-06-14 Invensas Corporation Co-support circuit panel and microelectronic packages
WO2014112472A1 (ja) * 2013-01-15 2014-07-24 ピーエスフォー ルクスコ エスエイアールエル 半導体装置
US9070423B2 (en) 2013-06-11 2015-06-30 Invensas Corporation Single package dual channel memory with co-support
US9117804B2 (en) * 2013-09-13 2015-08-25 United Microelectronics Corporation Interposer structure and manufacturing method thereof
US9123555B2 (en) 2013-10-25 2015-09-01 Invensas Corporation Co-support for XFD packaging
JP6308831B2 (ja) * 2014-03-25 2018-04-11 ルネサスエレクトロニクス株式会社 半導体記憶装置
US9281296B2 (en) 2014-07-31 2016-03-08 Invensas Corporation Die stacking techniques in BGA memory package for small footprint CPU and memory motherboard design
US9691437B2 (en) 2014-09-25 2017-06-27 Invensas Corporation Compact microelectronic assembly having reduced spacing between controller and memory packages
US9484080B1 (en) 2015-11-09 2016-11-01 Invensas Corporation High-bandwidth memory application with controlled impedance loading
US9679613B1 (en) 2016-05-06 2017-06-13 Invensas Corporation TFD I/O partition for high-speed, high-density applications
US10878163B2 (en) * 2017-08-30 2020-12-29 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device including PG-aligned cells and method of generating layout of same
TWI692063B (zh) * 2018-09-13 2020-04-21 奇景光電股份有限公司 電路佈線方法及電路佈線系統
US10833059B2 (en) * 2018-12-07 2020-11-10 Micron Technology, Inc. Integrated assemblies comprising vertically-stacked decks of memory arrays
CN114373734A (zh) * 2022-01-10 2022-04-19 长鑫存储技术有限公司 均衡电路结构及其制造方法、感测放大及存储电路结构

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08181292A (ja) * 1994-12-20 1996-07-12 Hitachi Ltd 半導体記憶装置
JPH09167487A (ja) * 1995-12-04 1997-06-24 Samsung Electron Co Ltd 半導体メモリ装置
JPH10275468A (ja) * 1997-03-31 1998-10-13 Hitachi Ltd ダイナミック型ｒａｍ
JPH10308091A (ja) * 1997-05-02 1998-11-17 Hitachi Ltd 半導体記憶装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0239913B2 (en) * 1980-10-22 1995-05-10 Fujitsu Limited Semiconductor memory circuit
JPH0632213B2 (ja) * 1987-02-26 1994-04-27 日本電気株式会社 半導体メモリ
US4975874B1 (en) * 1988-11-01 1997-09-23 Texas Instruments Inc Metrix interconnection system with different width conductors
US5222038A (en) * 1989-06-13 1993-06-22 Kabushiki Kaisha Toshiba Dynamic random access memory with enhanced sense-amplifier circuit
US5024993A (en) * 1990-05-02 1991-06-18 Microelectronics & Computer Technology Corporation Superconducting-semiconducting circuits, devices and systems
JP2758504B2 (ja) * 1990-07-06 1998-05-28 松下電器産業株式会社 半導体記憶装置
JP2660111B2 (ja) * 1991-02-13 1997-10-08 株式会社東芝 半導体メモリセル
JPH05174578A (ja) * 1991-12-24 1993-07-13 Mitsubishi Electric Corp 半導体装置
US5559350A (en) * 1992-07-08 1996-09-24 Kabushiki Kaisha Toshiba Dynamic RAM and method of manufacturing the same
US5325336A (en) * 1992-09-10 1994-06-28 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device having power line arranged in a meshed shape
JP3272888B2 (ja) * 1993-12-28 2002-04-08 株式会社東芝 半導体記憶装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH08181292A (ja) * 1994-12-20 1996-07-12 Hitachi Ltd 半導体記憶装置
JPH09167487A (ja) * 1995-12-04 1997-06-24 Samsung Electron Co Ltd 半導体メモリ装置
JPH10275468A (ja) * 1997-03-31 1998-10-13 Hitachi Ltd ダイナミック型ｒａｍ
JPH10308091A (ja) * 1997-05-02 1998-11-17 Hitachi Ltd 半導体記憶装置

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